TWI600163B - 具有延伸凹陷隔離及源極／汲極區域的電晶體結構及其製造方法 - Google Patents

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葉震亞
簡嘉弘
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Description

具有延伸凹陷隔離及源極/汲極區域的電晶體結構及其製造方法
在深次微米處理節點(例如，32奈米或以上)中的積體電路(IC)設計涉及幾個重要的挑戰，且電晶體結構所面對的特別複雜，諸如關於實現低功率性能的那些。處理的尺度持續縮小將使這些問題益形惡化。
100‧‧‧積體電路
110‧‧‧基板
120‧‧‧假閘極氧化物
130‧‧‧假閘極層
140‧‧‧硬遮罩層
105‧‧‧凹部
150‧‧‧隔離物
160‧‧‧植入物
125‧‧‧淺溝隔離
170‧‧‧填充物
180‧‧‧可被替換性金屬閘極
190‧‧‧接點
1000‧‧‧計算系統
1002‧‧‧主機板
1004‧‧‧處理器
1006‧‧‧通訊晶片
圖1係按照實施例所組構之積體電路(IC)的橫斷面側視圖。
圖2係按照實施例之圖1的IC在被蝕刻後的橫斷面側視圖。
圖3係按照實施例之圖2的IC在被進一步蝕刻後的橫斷面側視圖。
圖4係按照實施例之圖3的IC在被進一步蝕刻後的橫斷面側視圖。
圖5係按照實施例之圖4的IC在形成凹陷隔離物後 的橫斷面側視圖。
圖6係按照實施例之圖5的IC在形成凹陷之源極/汲極(S/D)植入物後的橫斷面側視圖。
圖6'係圖6之IC的橫斷面透視圖。
圖6"係取自沿著圖6'之虛線A-A的橫斷面視圖。
圖7係按照實施例之圖6的IC在提供層間介電質(ILD)填充物及形成可被替換性金屬閘極(RMG)後的橫斷面側視圖。
圖8係按照實施例之圖7的IC在形成S/D接點後的橫斷面側視圖。
圖8'係圖8中被虛線橢圓所包圍之部分的放大圖。
圖9係按照實施例所組構之實際IC例的橫斷面側視圖。
圖10說明以使用按照例示實施例揭示之技術所形成的積體電路結構或裝置來實施的計算系統。
經由配合本文描述的圖式閱讀以上的詳細描述將可更瞭解本實施例的這些與其它特徵。在各圖式中，於不同圖中之每一個相同或近乎相同之組件以相同的數字指示。基於清楚之目的，每一圖式中並非每一組件都標示。此外，如所瞭解，各圖並非必然按尺寸繪製，或意欲將所主張之發明侷限於所示的特定組構。例如，雖然某些圖一般是以直線、直角及平滑表面來指示，而所揭示之技術之實際上的實施絕非完美的直線、直角等，且某些特徵會具有表面形貌或不平滑，此係現實世界的製程的限制。簡言之，所 提供的各圖僅顯示例示性的結構。
【發明內容及實施方式】
揭示用於形成具有延伸凹陷隔離物及源極/汲極(S/D)區之電晶體架構的技術。在某些實施例中，例如，凹部可形成在鰭式場效電晶體(fin-based field-effect transistor；finFET)之鰭部的頂部內，以使該凹部允許用來在finFET內形成毗鄰於閘極堆疊之延伸的凹陷隔離物及源極/汲極(S/D)區。在某些例中，此組構在鰭部之頂部內提供較高的電阻路徑，因此有助於最小化或以其它方式降低finFET內之閘極誘發的汲極漏電(gate-induced drain leakage；GIDL)。在某些實施例中，可提供GIDL之開始的精確調整。在某些情況中，證實按本文之描述所組構的電晶體架構可降低接面漏電(Lb)同時顯現增加的臨界電壓(VT)。在某些實施例中，所揭示的技術可用平面與非平面鰭式架構來實施，且可用於標準的金屬氧化物半導體(MOS)與互補MOS(CMOS)製程。根據本揭示將可明瞭許多的組構與衍生。
概述
如前文指出，在深次微米處理節點(例如，32奈米或以上)中會發生一些重要的議題，使得電晶體實現低功率性能的能力變得複雜。例如，一個重要的議題關於金屬氧化物半導體場效電晶體(MOSFET)典型上經受數個不同類 型的漏電，包括閘極漏電、截止狀態(或次臨界)漏電、及接面漏電，每一種漏電都會對實現低功率電晶體性能的能力造成負面衝擊。在這些不同類型的漏電中，接面漏電是其中主要的漏電組分之一，而閘極誘發的汲極漏電(GIDL)是接面漏電的主要形式，在鰭式場效電晶體(finFET)架構的環境中更是如此。
針對接面漏電的傳統方法包括接面梯度化(junction grading)、共植入最佳化、及氧化物厚度控制，但由於次臨界(截止狀態)漏電增加，因此，這些都有重大的負面後果。增加氧化物厚度來降低漏電的代價是損失短通道控制。提供較寬的閘極長度可降低截止狀態/次臨界漏電，但無止境的橫向縮小通常需要經由較高的臨界電壓(VT)來降低截止狀態/次臨界電流。為充份地提高VT及補償由於增加氧化物厚度(為了閘極漏電)與次臨界電流(由於閘極長度縮短)而損失的短通道控制，需要高的鹵素劑量(halo dose)，通常造成了源極/汲極(S/D)與電晶體本體之間陡直的摻雜剖面。在某些情況中，接面漏電可經由修改本體/通道與S/D區域間的摻雜剖面而減輕，且可增加VT以控制短通道效應(例如，在縮小技術之下，特別是在低功率裝置中，短的閘極長度產生高的截止狀態電流)。不過，對於一給定的鹵素劑量，finFET所表現出對於VT控制的靈敏度，通常比平面式架構為低，因此需要較高的植入物來提高電晶體的VT，其相應地使此種電晶體架構的接面漏電性能問題惡化。另一個重要的議題是關於縮小以提高 性能之處理技術通常的代價是漏電的事實。特別是，閘極長度愈短則需要愈高的鹵素劑量來控制短通道行為(截止狀態電流)，結果是接面漏電增加，阻礙了實現低功率性能的能力。
因此，按照本揭示的實施例，所揭示的技術用於形成具有延伸之凹陷隔離物及源極/汲極(S/D)區域的電晶體。在某些實施例中，所揭示的技術例如可用來在鰭式場效電晶體(finFET)之鰭部之頂部，鄰近閘極堆疊的S/D區域中形成凹部。依次，此凹部可允許在finFET中形成延伸的凹陷隔離物及S/D區域。在某些例中，此組構在鰭部的頂部中提供較高的電阻路徑(例如，其中通常以GIDL電流為主)，因此，有助於最小化或以其它方式降低finFET中的GIDL。
通常，典型上，電晶體中的接面漏電隨著VT增加而增加。不過，在某些實施例中，藉由在鰭部之頂部中毗鄰於閘極堆疊的隔離物與S/D區域處加入凹部，即可增加電晶體的VT而接面漏電不會增加(或可忽略的增加)。在某些情況中，證實按本文之揭示所組構的電晶體架構可減少漏往本體的電流(Lb)(例如，減少接面漏電)而同時顯現VT增加。例如，在具有矽(Si)鰭部之finFET的例示情況中，與現有的架構相較，接面漏電可減少十倍或更多，然而同時提供VT的範圍增加大約100mV(例如，±25%)。根據本揭示將可理解，及在按照其它的實施例中，所揭示的技術可視指定的應用對象或最終用途之需要而提供其它範圍及 次範圍之增進的Lb與VT。
在某些實施例中，所揭示的技術可用來提供finFET架構中GIDL之開始的精確調整，其可有助於減少此finFET的接面漏電。此外，在某些實施例中，與習知裝置相較，不改變閘極長度即可降低接面漏電與截止狀態電流，其相應地提供本文所揭示之技術與架構之縮小的優點(例如，相較於現有的方法)。通常，按照某些實施例，本文所揭示之技術主要是以例如finFET架構的環境(例如，諸如三閘極及/或其它三維/非平面電晶體架構)來討論。不過，須注意，所揭示的技術並不僅限於以finFET架構來實施。例如，在某些其它的實施例中，所揭示的技術可用於最小化或以其它方式減少平面式電晶體架構中的接面漏電。更一般來說，按照一或多個實施例，所揭示的技術例如可用於任何標準及/或客製的金屬氧化物半導體(MOS)或互補MOS(CMOS)製程。
在某些實施例中，所揭示的技術可用來提供低功率電晶體架構。在某些實施例中，可在各種任何的應用中發現使用此架構，諸如在系統晶片(SoC)應用中、在埋置段中、及/或在對功率敏感的電子裝置，諸如行動電話、平板電腦、筆電、及其它可攜式計算裝置。更一般來說，所揭示的技術及架構可用於任何應用，這些應用都可得益於低功率電晶體結構之使用。根據本揭示將可明瞭許多適合的使用及應用。此外，按照實施例，所揭示之技術的使用，例如，可藉由目視或其它檢查(例如，顯微鏡等)給定 之IC或其它裝置具有包括有按本文之描述所組構之延伸凹陷之S/D區域的電晶體架構而檢測到。
方法與架構
圖1-8說明按照實施例之積體電路(IC)的製造流程。圖1-8中所說明的每一視圖皆係沿著實質垂直於閘極(例如，OGD切面)的橫斷面。現回到這些圖，製程從圖1開始，其為按照實施例所組構之IC 100的橫斷面側視圖。如圖中所見，IC 100包括基板110。基板110可具有任何適用的組構及厚度，例如，作為在其上建構半導體裝置(例如，電晶體)之基礎。在某些情況中，基板110可被組構成鰭部(例如，鰭式場效電晶體或finFET架構的鰭部)，此外，根據本揭示將可明瞭，基板110可包含各種任何的材料，包括：矽(Si)、鍺(Ge)、III-V材料、及/或任何其它適合用於形成IC 100之半導電通道的導電材料。此外，基板110可使用任何各種的處理來形成，包括：結晶生長、化學氣相沈積(CVD)、磊晶、原子層沈積(ALD)、及/或這些方法的任何組合。根據本揭示將可明瞭，其它適合用於形成基板110的組構、材料、及技術將視所指定的應用而定。
此外，從圖1可見，在基板110上方提供假閘極氧化物(DGO)層120。DGO層120可具有任何所需的組構及厚度，且在某些例中，可以是提供於基板110上之實質的共形層。為達此目的，DGO層120可使用各種任何的處理 來形成，包括：熱生長、原子層沈積(ALD)、化學氣相沈積(CVD)、及/或這些方法的任何組合。此外，在某些實施例中，DGO層120可包含例如氧化物，諸如二氧化矽(SiO2)、及/或氧化鋁(Al2O3)。不過，根據本揭示將可明瞭，DGO層120的材料成分並無此限制，更一般來說，DGO層120可以是提供指定之應用對象或最終用途所需之電性絕緣量的任何絕緣材料。如以下參考圖3及7之討論，按照某些實施例，DGO層120也可以做為犧牲層，且在某些例中，可用做為蝕刻阻擋層(例如，當蝕刻假閘極層130時，如以下的討論)。通常，藉由選擇性地減薄或去除DGO層120，可以控制假閘極層130的蝕刻以穿入到擴散層，藉以產生本文所描述的凹部105。且根據本揭示將可明瞭，其它適合用於形成DGO層120之的組構、材料、及技術將視所指定的應用而定。
從圖1可進一步看出，在DGO層120上提供假閘極層130。假閘極層130可以具有任何所需的組構及厚度，且在某些例中，其可提供為DGO層120上方之實質的共形層。為達此目的，假閘極層130可使用各種任何的處理來形成，包括：化學氣相沈積(CVD)、磊晶，諸如液相磊晶(LPE)、及/或這些方法的任何組合。此外，根據本揭示將可明瞭，在某些實施例中，假閘極層130可包含例如多晶矽、非晶矽、氮化物，諸如氮化矽(Si3N4)、及/或任何其它具有足夠回彈性可作為假閘極的材料。如以下參考圖7之討論及按照實施例，假閘極層130可作為犧牲層(例 如，其可被替換性金屬閘極(replacement metal gate；RMG)層180取代，如以下之討論)。根據本揭示將可明瞭，其它適合用於形成假閘極層130的組構、材料、及技術將視指定的應用而定。
可進一步看出，在假閘極層130上方提供硬遮罩層140。硬遮罩層140可具有任何所需的組構與厚度，且在某些例中，可提供為假閘極層130上方之實質的共形層。根據本揭示將可明瞭，為達此目的，例如，可使用化學氣相沈積(CVD)及/或任何其它適合提供硬遮罩材料層的處理來形成硬遮罩層140。此外，在某些實施例中，硬遮罩層140例如可包含氮化物，諸如氮化矽(Si3N4)。不過，硬遮罩層140之材料成分並無此限制，更一般來說，根據本揭示將可明瞭，硬遮罩層140可以是對於指定之應用對象或最終用途具有足夠回彈性的任何硬遮罩材料。如圖1之說明及按照實施例，硬遮罩層140可被圖案化。視需要，任何標準及/或客製的圖案化處理都可用來製作硬遮罩層140之圖案。根據本揭示將可明瞭，其它適合用於形成與圖案化硬遮罩層140的組構、材料、及技術將視指定的應用而定。
按照實施例之接續的處理流程如圖2所示，其為圖1之IC 100經蝕刻後的橫斷面側視圖。如圖中所見，由於蝕刻處理，例如，在圖案化硬遮罩層140期間所曝露出之假閘極層130的區域中形成一或多個凹部105，如前文之討論。按照某些實施例，例如，假閘極層130的蝕刻可使 用濕式蝕刻處理、乾式蝕刻處理、及/或該兩者的任何組合來完成。根據本揭示將可理解，蝕刻假閘極層130所使用的蝕刻處理，至少部分視層130及/或IC 100之其它層的材料成分而定。在任何這樣的情況中，指定之凹部105的尺寸與各向等性/各向異性的數量，可按指定之應用對象或最終用途的需要客製化。另可理解，例如，需要確保指定之凹部105的幾何(例如，尺寸及/或各向等性/各向異性)適合所要實施的特定接點架構(例如，諸如以下一般參考圖5-8所討論的那些)。根據本揭示將可明瞭，其它適合用於蝕刻假閘極層130的蝕刻處理將視指定的應用而定。
按照實施例之接續的處理流程如圖3所示，其為圖2之IC 100被進一步蝕刻後的橫斷面側視圖。如圖中所見，由於蝕刻處理，原於假閘極層130之蝕刻期間所形成的一或多個凹部105被延伸進入到DGO層120。按照某些實施例，例如，可使用濕式蝕刻處理、乾式蝕刻處理、及/或該兩者之任何組合來完成DGO層120的蝕刻。在某些情況中，用來蝕刻DGO層120的蝕刻處理可以是用來蝕刻假閘極層130之蝕刻處理的延續，如前文之討論。不過，在某些其它情況中，可使用分開的或其它不同的蝕刻處理，例如，在某些實施例中，假閘極層130的蝕刻可暫停，實行DGO層120的選擇性圖案化，再隨之使用蝕刻處理來蝕刻DGO層120。根據本揭示將可理解，在任何情況中，用於蝕刻DGO層120的蝕刻處理至少部分視 DGO層120的材料成分及/或IC 100的其它層而定。根據本揭示將可明瞭，其它適合用來蝕刻DGO層120以延伸指定之凹部105的蝕刻處理將視指定的應用而定。
在某些實施例中，DGO層120初始僅經歷部分蝕刻，以便減薄或以其它方式減少DGO層120中之指定區域的厚度；亦即，並未將DGO層120的整個厚度蝕離，且因此使得指定的凹部105初始地終止於DGO層120內，但未延伸而完全貫穿(例如，諸如圖3中之一般顯示)。不過，在其它例中，可實行貫穿DGO層120整個厚度的蝕刻；亦即，可使得指定之凹部105從其表面到表面延伸，完全貫穿DGO層120，沒有前述的中間減薄。如以下參考圖4之討論，並按照實施例，DGO層120所經歷之減薄/蝕刻貫穿之程度，可影響指定之凹部105延伸進入基板110的最終深度(δ)。此外，如前所述，藉由選擇性地減薄或去除DGO層120，假閘極層130之蝕刻得以被控制，以穿透進入擴散層，藉以產生本文所描述的凹部105。根據本揭示將可明瞭很多組構。
按照實施例之接續的處理流程如圖4所示，其為圖3之IC 100被進一步蝕刻後的橫斷面側視圖。如圖中所見，由於蝕刻處理，一或多個凹部105進一步延伸進入基板110。按照某實施例，例如，可使用濕式蝕刻處理、乾式蝕刻處理、及/或該兩者之任何組合來完成基板110的蝕刻。根據本揭示將可進一步理解，用來蝕刻基板110的蝕刻處理，可至少部分視基板110的材料成分及/或IC 100的其它層而定。根據本揭示將可明瞭，其它適合用於蝕刻基板110以進一步延伸指定之凹部105的蝕刻處理將視指定的應用而定。
如先前於圖3之上下文中之說明，例如，指定之凹部105延伸進入基板110的最終厚度δ，受DGO層120所經歷之蝕刻程度(例如，部分或完全)的影響。例如，按照某些實施例，部分蝕刻DGO層120可致使凹部105延伸進入基板110之深度δ小於或等於大約100奈米(例如，在大約1-20奈米、大約20-50奈米、大約50-80奈米、大約80-100奈米的範圍，或任何其它小於或等於大約100奈米的子範圍)。反之，按照某些其它的實施例，完全蝕刻DGO層120可致使凹部105延伸進入基板110之深度δ在大約100-300奈米範圍或更大(例如，在大約100-150奈米、大約150-200奈米、大約200-250奈米、大約250-300奈米的範圍，或任何其它大約100-300奈米或更大的子範圍)。更一般來說，指定之凹部105延伸進入基板110之深度δ，可視指定之應用對象或最終用途之需要，藉由調整DGO層120減薄的程度來調整。根據本揭示將可明瞭，指定之凹部105的其它尺寸及各向等性/各向異性的程度也可視需要客製化。另可理解，例如，需要確保指定之凹部105的最終幾何適合所要實施的特定接點架構(例如，諸如以下一般參考圖5-8所討論的那些)。
在某些例中，用於蝕刻基板110所需的止蝕點(例如，指定之凹部105所需的深度δ)，至少部分視IC 100 所需的電氣特性/性能而定。例如，且按照實施例，當指定之凹部105延伸進入基板110的深度δ增加時，IC 100所顯現的接面漏電(Lb)減少，且它的臨界電壓(VT)增加。此外，按照某些實施例，增加指定之凹部105的深度δ可增進IC 100的可靠度，例如，諸如藉由增加它的崩潰電壓、增加它的輸出電壓、及/或增進關於熱載子效應(hot carrier effects；HCE)的性能。在一例示的實施例中，其中，基板110被組構成矽(Si)鰭部，與現有的架構相較，可使Lb降低十倍或更多(例如，大約之1-10×或更大的範圍)，而同時使VT增加大約100mV(例如，±25%)之範圍。這些及其它因素可使得IC 100適合用於例如低功率電晶體式的架構與裝置。根據本揭示將可明瞭其它適合的用途。
按照實施例之接續的處理流程如圖5所示，其為圖4之IC 100在形成了凹陷的隔離物150之後的橫斷面側視圖。例如，隔離物150可沿著指定之凹部105的側壁形成(例如，可從硬遮罩140延伸到基板110內之凹部105的底部)。從這個意義上來說，隔離物150可稱為凹陷的隔離物。視指定之應用對象或最終用途之需要而定，隔離物150可以是任何厚度；不過，需要確保隔離物150之厚度不能太超過，以致於閉塞或阻礙了凹部105容納所要實施之指定的接點架構(例如，隔離物150、植入物160、填充物170、及接點190、以下將依次討論)。為達此目的，隔離物150例如可使用各種任何的處理來形成，包括：化學 氣相沈積(CVD)、原子層沈積(ALD)、及/或這兩方法的任何組合。此外，根據本揭示將可明瞭，在某些實施例中，隔離物150可包含氮化物，諸如氮化矽(Si3N4)，及/或任何其它適合隔離物的材料。根據本揭示將可明瞭，其它適合用於形成隔離物150的組構、材料、及技術，將視指之應用而定。
按照實施例之接續的處理流程如圖6所示，其為圖5之IC 100在形成了凹陷的源極/汲極(S/D)植入物160之後的橫斷面側視圖。圖6'係圖6之IC的橫斷面透視圖，及圖6"係沿著圖6'之A-A虛線所取的橫斷面視圖。如圖中所見，例如，S/D植入物160可形成在指定之凹部105內形成了隔離物150之後所剩餘的空間內，且因此可稱為凹陷的S/D植入物。按指定的應用對象或最終用途之需要，所提供的指定S/D植入物160可以是任何厚度/高度；不過，需確保指定之S/D植入物160的尺寸不會太超過，以致於阻止了或以其它方式妨礙了凹部105容納所要的接點架構。為達此目的，指定之S/D植入物160例如可以使用任何各種的處理來形成，包括：磊晶、原子層沈積(ALD)、及/或這兩方法的任何組合。此外，根據本揭示將可明瞭，在某些實施例中，指定之S/D植入物160例如可包含：矽(Si)、矽鍺(SiGe)、碳化矽(SiC)、及/或任何其它適合的S/D植入物材料。根據本揭示將可明瞭，其它適合用於形成指定之S/D植入物160的組構、材料、及技術，將視指定之應用而定。
如從圖中進一步可見，在基板110之上可提供淺溝隔離(STI)層125。按照實施例，可在基板110之上提供任何所需初始厚度的STI層125。為此目的，STI層125可使用各種任何的技術來形成，包括：高密度電漿(HDP)化學氣相沈積(CVD)、旋鍍/旋塗沈積(SOD)、及/或這兩方法的任何組合。在某些例中，需要減少STI層125之厚度，以使得其凹陷到低於基板110之鰭部的高度。根據本揭示將可明瞭，為此目的，且按照實施例，可使用任何適合的濕式及/或乾式蝕刻處理。如進一步理解，STI層125凹陷的程度可視需要而客製化。此外，在某些實施例中，例如，STI層125可包含氧化物，諸如二氧化矽(SiO2)。不過，根據本揭示將可明瞭，STI層125的材料成分並無此限制，更一般來說，STI層125可以是能提供指定之應用對象或最終用途所需之電性絕緣量的任何絕緣材料。根據本揭示將可明瞭，其它適合用於提供及凹陷化STI層125的材料、組構、及技術，將視指定之應用而定。
按照實施例之接續的處理流程如圖7所示，其為圖6之IC 100在提供了層間介電質(ILD)填充物170及形成了替換性金屬閘極(RMG)180之後的橫斷面側視圖。如所見，IC 100的一或多個凹部105可容納ILD填充材料170。例如，可使用各種任何的處理來提供ILD 170，包括：高密度電漿(HDP)化學氣相沈積(CVD)、旋鍍/旋塗沈積(SOD)、及/或這兩方法的任何組合。此外，根據本揭示將可明瞭，在某些實施例中，ILD 170例如可包含氧化 物，諸如二氧化矽(SiO2)及/或任何其它可做為ILD的任何其它材料。根據本揭示將可明瞭，其它適合用於形成ILD 170的組構、材料、及技術，將視指定的應用而定。
此外，從圖中可看出，可從IC 100移除硬遮罩層140與假閘極層130。根據本揭示將可明瞭，硬遮罩層140與假閘極層130之移除，可使用任何適合之蝕刻、拋磨、及/或清潔處理來完成。如先前之說明DGO層120可做為蝕刻阻擋層，例如在移除假閘極層130之期間。
如進一步可看出，在按照實施例，可在移除了假閘極層130後之得到的區域中形成一或多個RMG 180；因此，如先前之說明，假閘極層130可做為犧牲層。視指定之應用對象或最終用途而定，所提供之指定的RMG 180可以是任何尺寸。為達此目的，指定之RMG 180可使用各種任何的處理來形成，包括：物理氣相沈積(PVD)，諸如濺鍍或蒸鍍、化學氣相沈積(CVD)、金屬沈積處理、及/或這些方法的任何組合。此外，根據本揭示將可明瞭，在某些實施例中，指定之RMG 180可包含任何各種的材料，諸如：鎢(W)、鋁(Al)、鈦(Ti)、銅(Cu)、及它們的任何合金；及/或任何其它適合的導電材料。根據本揭示將可明瞭，其它適合用於形成指定之RMG 180的組構、材料、及技術，將視指定的應用而定。
按照實施例之接續的處理流程如圖8所示，其為圖7之IC 100在形成了源極/汲極(S/D)接點190之後的橫斷面側視圖。如圖中所見，例如，指定之S/D接點190可形成 在凹部105內(例如，如前文之討論，其另可包括隔離物150、S/D植入物160、及/或ILD填充物170)。在某些例中，在形成期間，指定之S/D接點190可變成插入在或以其它方式部分埋置在對應的S/D植入物160內，諸如圖8'中一般的描繪，該圖係包含圖8中被虛線橢圓所包圍之部分的放大圖。在某些情況中，指定之S/D接點190的尺寸可調整，以使得其與毗鄰之隔離物150實體接觸。不過，在其它情況中，指定之接點190與毗鄰之隔離物150之間的ILD 170部分可保持完整(諸如圖8'中所見)。在此任何情況中，例如，S/D接點190可使用任何各種的處理來形成，包括：物理氣相沈積(PVD)，諸如濺鍍、電鍍、及/或這些方法的任何組合。此外，且按照一或多個實施例，例如，指定之S/D接點190可包含與以上關於RMG 180之討論相同的任何材料。根據本揭示將可明瞭，其它適合用於形成指定之S/D接點190的組構、材料、及技術，將視指定的應用而定。
圖9說明按照實施例所組構之實例IC的橫斷面側視圖。如圖中所見，隔離物150與S/D植入物160凹陷在基板110內，如前文之討論。
例示的系統
圖10說明按照本發明之例示實施例，以使用揭示之技術所形成的積體電路結構或裝置來實施的計算系統1000。如圖中所見，計算系統1000裝有主機板1002。主 機板1002可包括若干組件，包括但不限於處理器1004及至少一個通訊晶片1006，每一個都可實體及電性地耦接至主機板1002，或以其它方式整合於其中。如所理解，主機板1002例如可以是任何印刷電路板，無論是主板，或是安裝在主板上的子板，或是唯系統1000的電路板，等。視其應用而定，計算系統1000可包括一或多個其它組件，其可以與也可以不與主機板1002實體及電性地耦接。這些其它的組件可包括但不限於揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、圖形處理器、數位信號處理器、密碼處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音頻編解碼器、視訊編解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速儀、陀螺儀、喇叭、照相機、及大量儲存裝置(諸如硬式磁碟機、光碟(CD)、數位光碟(DVD)、等)。按照本發明的例示實施例，包括在計算系統1000內的任何組件都可包括一或多個使用本揭示之技術所形成的積體電路結構或裝置。在某些實施例中，多項功能可整合到一或多個晶片內(例如，須注意，通訊晶片1006可以是處理器1004的一部分或以其它方式整合到處理器1004內)。
通訊晶片1006使往來於計算系統1000的資料傳輸能夠無線通訊。名詞“無線”及其衍生可用來描述電路、裝置、系統、方法、技術、通訊頻道等，其可通過使用經調變的電磁輻射經由非固態媒體傳遞資料。該名詞並非暗示 相關的裝置不包含任何導線，雖然在某些實施例中的確不包含。通訊晶片1006可實施任何種類的無線標準或協定，包括但不限於Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、長程演進(long term evolution；LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙、及它們的衍生物，以及命名為3G、4G、5G、或以上之任何其它的無線協定。計算系統1000可包括複數個通訊晶片1006。例如，第一通訊晶片1006可專用於較短程的無線通訊，諸如Wi-Fi及藍牙，及第二通訊晶片1006可專用於較長程的無線通訊，諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其它。
計算系統1000的處理器1004包括封裝在處理器1004內的積體電路晶粒。在本發明的某些實施例中，處理器的積體電路晶粒包括板載電路，係以使用所揭示之技術所形成的一或多個積體電路結構或裝置來實施，如本文之各種描述。名詞“處理器”可指任何例如用來處理來自暫存器及/或記憶體之電子資料，並將該電子資料轉換成可儲存在暫存器及/或記憶體中之其它電子資料的裝置或部分裝置。
通訊晶片1006也可包括封裝在通訊晶片1006內的積體電路晶粒。按照某些這類例示實施例，通訊晶片的積體電路晶粒包括使用本文所描述之IC製造技術所形成的積體電路結構或裝置。根據本揭示將可明瞭，須注意，多標 準的無線能力可直接整合到處理器1004內(例如，任何晶片1006的功能被整合到處理器1004內，而非獨立的通訊晶片)。另須注意，處理器1004可以是具有此無線能力的晶片組。簡言之，可使用任何數量的處理器1004及/或通訊晶片1006。同樣地，任何一個晶片或晶片組內可整合多項功能。
在各種不同的實施中，計算系統1000可以是膝上型電腦、連網小筆電、筆記型電腦、智慧型手機、平板電腦、個人數位助理(PDA)、超行動個人電腦、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位照相機、可攜式音樂播放機、數位錄影機、或任何其它電子裝置，其處理資料或使用一或多個使用本揭示之技術所形成的積體電路結構或裝置，如本文的各種描述。
另些例示實施例
以下的例子屬於另些實施例，從其將可明瞭諸多的置換與組構。
例1的積體電路包含：半導體基板；閘極氧化物層，配置於半導體基板之上方；閘極金屬層，配置於閘極氧化物層之部分的上方；第一與第二凹部，延伸通過閘極氧化物層並進入半導體基板，且毗鄰於閘極氧化物層與閘極金屬層之對應的第一與第二側壁；第一與第二隔離物，分別沿著閘極氧化物層與閘極金屬層之對應的第一與第二側壁 配置，且延伸進入第一與第二凹部；以及，源極/汲極(S/D)植入物，分別配置於該第一與第二凹部內。
例2包括例1與例3至18之任一例的主題，其中，S/D植入物包含矽(Si)、矽鍺(SiGe)、及/或碳化矽(SiC)至少其中之一。
例3包括例1至2與4至18之任一例的主題，其中，S/D植入物包含磊晶矽(Si)。
例4包括例1至3與5至18之任一例的主題，其中，閘極氧化物層作為犧牲層。
例5包括例1至4與6至18之任一例的主題，且另包括層間介電質(ILD)，配置於第一與第二凹部內，毗鄰於第一與第二隔離物。
例6包括例1至5與7至18之任一例的主題，且另包括第一與第二源極/汲極(S/D)接點，分別配置於第一與第二凹部內。
例7包括例6的主題，其中，第一與第二S/D接點分別延伸入配置於第一與第二凹部內的S/D植入物內。
例8包括例1至7與9至18之任一例的主題，其中，第一與第二凹部延伸入半導體基板的距離大約在1-100奈米之範圍。
例9包括例1至8與10至18之任一例的主題，其中，第一與第二凹部延伸入半導體基板的距離大約在100-300奈米之範圍。
例10包括例1至9、11、及17至18之任一例的主 題，其中，積體電路包含平面式金屬氧化物半導體場效電晶體(MOSFET)。
例11包括例10之主題，其中，第一與第二凹部係位於該平面式MOSFET之經受接面漏電(Lb)的區域中。
例12包括例1至9、13、及17至18之任一例的主題，其中，積體電路包含三閘極金屬氧化物半導體場效電晶體(metal-oxide-semiconductor field-effect transistor；MOSFET)。
例13包括例12之主題，其中，第一與第二凹部係位於三閘極MOSFET之經受接面漏電(Lb)的區域中。
例14包括例1至9及15至18之任一例的主題，其中，積體電路包含鰭式場效電晶體(finFET)。
例15包括例14之主題，其中，第一與第二凹部係位於finFET之經受閘極誘發之汲極漏電(GIDL)的區域中。
例16包括例14之主題，其中，半導體基板包含finFET的鰭部，且其中，第一與第二凹部延伸進入鰭部的頂部。
例17包括例1至16及18之任一例的主題，其中，該積體電路顯現接面漏電(Lb)降低及/或臨界電壓(VT)增加至少其中之一。
例18包括例1至17之任一例的主題，其中，該積體電路顯現增進的崩潰電壓、增進的輸出電壓、及/或增進的熱載儲存效應(HCE)性能至少其中之一。
例19係包含例1至18任一例之積體電路的晶片系統 (SoC)。
例20係包含例1至18任一例之積體電路的埋置段。
例21係包含例1至18任一例之積體電路的可攜式計算裝置。
例22包括例21之主題，其中，可攜式計算裝置包含膝上型電腦、連網小筆電、筆記型電腦、超行動個人電腦、智慧型手機、行動電話、平板電腦、個人數位助理(PDA)、可攜式音樂播放機(PMP)、及/或數位照相機的至少其中之一。
例23係形成積體電路的方法，該方法包含：在半導體基板上形成閘極氧化物層；在閘極氧化物層上形成閘極層；毗鄰於閘極氧化物層與閘極層之對應的第一與第二側壁形成第一與第二凹部，每一個凹部延伸通過閘極氧化物層，且進入到半導體基板內；分別在第一與第二凹部內形成第一與第二隔離物，該等隔離物沿著閘極氧化物層與閘極層之對應的第一與第二側壁延伸，且進入到半導體基板內；以及，分別在第一與第二凹部內形成源極/汲極(S/D)植入物，該等植入物延伸進入半導體基板。
例24包括例23及25至34之任一例的主題，其中，在半導體基板上形成閘極氧化物層包含使用熱生長處理、原子層沈積(ALD)處理、化學氣相沈積(CVD)處理、及/或這些方法的任何組合至少其中之一。
例25包括例23至24及26至34之任一例的主題，其中，在閘極氧化物層上形成閘極層包含使用物理氣相沈 積(PVD)處理，濺鍍處理、蒸鍍處理、化學氣相沈積(CVD)處理、金屬沈積處理、及/或這些方法的任何組合至少其中之一。
例26包括例23至25及27至34之任一例的主題，其中，形成第一與第二凹部包含使用蝕刻處理。
例27包括例23至26及28至34之任一例的主題，其中，在第一與第二凹部內形成第一與第二隔離物包含使用化學氣相沈積(CVD)處理、原子層沈積(ALD)處理、及/或它們的任何組合至少其中之一。
例28包括例23至27及29至34之任一例的主題，其中，形成S/D植入物包含使用磊晶處理、原子層沈積(ALD)處理、及/或它們的任何組合至少其中之一。
例29包括例23至28及30至34之任一例的主題，其中，在於閘極氧化物層上形成閘極層之前，該方法另包含：在閘極氧化物層上形成假閘極層，而假閘極層隨後被閘極層取代。
例30包括例29的主題，其中，在閘極氧化物層上形成假閘極層包含使用化學氣相沈積(CVD)處理、磊晶處理、液相磊晶(LPE)處理、及/或它們的任何組合至少其中之一。
例31包括例23至30及32至34之任一例的主題，其中，該方法另包含：在第一與第二凹部內沈積層間介電質(ILD)。
例32包括例31的主題，其中，在第一與第二凹部內 沈積ILD包含使用高密度電漿(HDP)化學氣相沈積(CVD)、旋鍍/旋塗沈積(SOD)、及/或它們的任何組合至少其中之一。
例33包括例23至32及34之任一例的主題，其中，該方法另包含：在第一與第二凹部內分別形成第一與第二源極/汲極(S/D)接點，其中，每一個第一與第二S/D接點之至少部分分別埋入在第一與第二凹部內的S/D植入物內。
例34包括例33的主題，其中，在第一與第二凹部內形成第一與第二S/D接點包含使用物理氣相沈積(PVD)處理、濺鍍處理、電鍍處理、及/或這些方法的任何組合至少其中之一。
例35係包含例23至34之任一項方法的金屬氧化物半導體(MOS)處理流程。
例36係藉由例35之處理流程所形成的電晶體。
例37係包含例23至34任一項方法的互補金屬氧化物半導體(CMOS)處理流程。
例38係藉由例37之處理流程所形成的電晶體。
例39係藉由例23至34之任一項方法所形成的積體電路。
例40係包含例39之積體電路的晶片系統(SoC)。
例41係包含例39之積體電路的埋置段。
例42係包含例39之積體電路的可攜式計算裝置。
例43包括例42的主題，其中，可攜式計算裝置包含 膝上型電腦、連網小筆電、筆電型電腦、超級行動個人電腦、智慧型手機、行動電話、平板電腦、個人數位式助理(PDA)、可攜式音樂播放機(PMP)、及/或數位式相機至少其中之一。
例44係電晶體，包含：半導體基板，具有形成於其表面的第一與第二凹部，該等凹部延伸進入該半導體基板；閘極本體，形成於半導體基板之表面上，且毗鄰於第一與第二凹部並位於兩凹部之間；第一與第二隔離物，分別沿著閘極本體之對應的第一與第二側壁配置，且延伸入第一與第二凹部；以及第一與第二源極/汲極(S/D)架構，毗鄰於該閘極本體形成，其中，第一與第二源極/汲極(S/D)架構係分別至少部分配置在第一與第二凹部內。
例45包括例44之主題，其中，第一與第二S/D架構每一個包含：S/D植入物；以及至少部分被埋置在S/D植入物內的S/D接點。
例46包括例45之主題，其中，S/D植入物包含矽(Si)、矽鍺(SiGe)、及/或碳化矽(SiC)至少其中之一
例47包括例45之主題，其中，S/D植入物包含磊晶矽(Si)。
例48包括例45之主題，其中，第一與第二S/D架構每一個另包含層間介電質(ILD)，其中，S/D接點至少部分配置在層間介電質內。
例49包括例44至48及50至63之任一例的主題，且另包括閘極氧化物層，配置於閘極本體與半導體基板之 間，且毗鄰於凹部並位於第一與第二凹部之間。
例50包括例44至49及52至63之任一例的主題，其中，第一與第二凹部每一個具有各向異性的幾何。
例51包括例44至49及52至63之任一例的主題，其中，第一與第二凹部每一個具有各向同性的幾何。
例52包括例44至51及60至63之任一例的主題，其中，第一與第二凹部每一個延伸進入半導體基板的深度在大約1-20奈米之範圍。
例53包括例44至51及60至63之任一例的主題，其中，第一與第二凹部每一個延伸進入半導體基板的深度在大約20-50奈米之範圍。
例54包括例44至51及60至63之任一例的主題，其中，第一與第二凹部每一個延伸進入半導體基板的深度在大約50-80奈米之範圍。
例55包括例44至51及60至63之任一例的主題，其中，第一與第二凹部每一個延伸進入半導體基板的深度在大約80-100奈米之範圍。
例56包括例44至51及60至63之任一例的主題，其中，第一與第二凹部每一個延伸進入半導體基板的深度在大約100-150奈米之範圍。
例57包括例44至51及60至63之任一例的主題，其中，第一與第二凹部每一個延伸進入半導體基板的深度在大約150-200奈米之範圍。
例58包括例44至51及60至63之任一例的主題， 其中，第一與第二凹部每一個延伸進入半導體基板的深度在大約200-250奈米之範圍。
例59包括例44至51及60至63之任一例的主題，其中，第一與第二凹部每一個延伸進入半導體基板的深度在大約250-300奈米之範圍。
例60包括例44至59之任一例的主題，其中，電晶體被組構成平面式金屬氧化物半導體場效電晶體(MOSFET)。
例61包括例44至59之任一例的主題，其中，電晶體被組構成三閘極金屬氧化物半導體場效電晶體(MOSFET)。
例62包括例44至59之任一例的主題，其中，電晶體被組構成鰭式場效電晶體(finFET)。
例63包括例62的主題，其中，半導體基板包含finFET的鰭部，且其中，其內形成有第一與第二凹部的該表面包含鰭部之頂部，且第一與第二凹部延伸進入鰭部。
基於說明與描述之目的，已顯示了前文對例示實施例之描述。其無意完整涵蓋或將本揭示限制在與揭示之形式絲毫不差。根據本揭示可做到很多的修改與衍生。本揭示之範圍並無意受此詳細描述之限制，而是受所附申請專利範圍的限制。主張本申請案之優先權之未來提出申請的申請案，可用不同之方法主張本揭示的主題，且通常可包括任何一或多組限制而成為不同之揭示或用與本文不同的其它方式論證。
100‧‧‧積體電路
110‧‧‧基板
120‧‧‧假閘極氧化物
150‧‧‧隔離物
160‧‧‧植入物
170‧‧‧填充物
180‧‧‧可被替換性金屬閘極
190‧‧‧接點

Claims (27)

  1. 一種積體電路，包含：半導體基板，具有從其上延伸的鰭部；閘極介電層，配置於該鰭部上方，以覆蓋該鰭部的頂及相對側表面；閘極金屬層，配置於該閘極介電層的上方；第一與第二凹部，延伸通過該閘極介電層並進入該鰭部，且毗鄰於該閘極介電層與該閘極金屬層之對應的第一與第二側壁；第一與第二閘極隔離物，分別沿著該閘極介電層與該閘極金屬層之對應的該第一與第二側壁配置，且延伸進入該第一與第二凹部，至該閘極介電層之下，其中該第一與第二閘極隔離物與該鰭部實體接觸；以及源極/汲極(S/D)區，分別配置於該第一與第二凹部內。
  2. 如申請專利範圍第1項之積體電路，其中，該源極/汲極(S/D)區包含矽、鍺及碳的至少其中之一。
  3. 如申請專利範圍第1項之積體電路，其中，該源極/汲極(S/D)區包含矽。
  4. 如申請專利範圍第1項之積體電路，進一步包含層間介電質(ILD)，配置於該第一與第二凹部內，毗鄰於該第一與第二閘極隔離物。
  5. 如申請專利範圍第1項之積體電路，進一步包含第一與第二源極/汲極(S/D)接點，分別配置於該第一與第 二凹部內，其中，該第一與第二源極/汲極(S/D)接點分別為在配置於該第一與第二凹部內的該源極/汲極(S/D)區上及延伸入配置於該第一與第二凹部內的該源極/汲極(S/D)區的至少之一內。
  6. 如申請專利範圍第1項之積體電路，其中，該第一與第二凹部延伸入該半導體基板的距離大約在1-100奈米之範圍。
  7. 如申請專利範圍第1項之積體電路，其中，該第一與第二凹部延伸入該半導體基板的距離大約在100-300奈米之範圍。
  8. 如申請專利範圍第1至7項之任一項的積體電路，其中，該積體電路包含平面式金屬氧化物半導體場效電晶體(MOSFET)，且其中，該第一與第二凹部係位於該平面式金屬氧化物半導體場效電晶體(MOSFET)之經受接面漏電(Lb)的區域中。
  9. 如申請專利範圍第1至7項之任一項的積體電路，其中，該積體電路包含三閘極場效電晶體。
  10. 如申請專利範圍第1至7項之任一項的積體電路，其中，該第一與第二凹部係位於該鰭部之經受閘極誘發之汲極漏電(GIDL)的區域中。
  11. 如申請專利範圍第1至7項之任一項的積體電路，其中，該第一與第二凹部係位於該鰭部之經受接面漏電(Lb)的區域中。
  12. 如申請專利範圍第1至7項之任一項的積體電 路，其中該第一與第二閘極隔離物與該閘極金屬層實體接觸。
  13. 一種形成積體電路的方法，該方法包含：在從基板延伸的半導體鰭部上形成閘極介電層，以覆蓋該鰭部的頂及相對側表面；在該閘極介電層上形成假閘極層；毗鄰於該閘極介電層與該假閘極層之對應的第一與第二側壁形成第一與第二凹部，每一個凹部延伸通過該閘極介電層，且進入到該鰭部內；分別在該第一與第二凹部內形成第一與第二閘極隔離物，該第一與第二閘極隔離物分別沿著該閘極介電層與該假閘極層之對應的該第一與第二側壁延伸，且進入該第一與第二凹部，至該閘極介電層之下，其中該第一與第二閘極隔離物與該鰭部實體接觸；以及在形成該第一與第二閘極隔離物後，分別在該第一與第二凹部內形成源極/汲極(S/D)區。
  14. 如申請專利範圍第13項之方法，進一步包含以下的至少之一：以高介電常數介電質材料的層取代該閘極介電層；以及以閘極電極層取代該假閘極層。
  15. 如申請專利範圍第13項之方法，進一步包含：在該第一與第二凹部內沈積層間介電質(ILD)。
  16. 如申請專利範圍第13項之方法，進一步包含： 在該第一與第二凹部內分別形成第一與第二源極/汲極(S/D)接點，其中，每一個該第一與第二源極/汲極(S/D)分別為在該第一與第二凹部內的該源極/汲極(S/D)區上及埋入在該第一與第二凹部內的該源極/汲極(S/D)區內的至少之一。
  17. 一種由申請專利範圍第13至16項之任一項方法所形成的積體電路。
  18. 一種包含申請專利範圍第17項之積體電路的系統晶片(SoC)。
  19. 一種包含申請專利範圍第17項之積體電路的埋置段。
  20. 一種包含申請專利範圍第17項之積體電路的計算裝置。
  21. 如申請專利範圍第20項之計算裝置，其中，該計算裝置為行動計算裝置。
  22. 一種電晶體，包含：半導體基板，具有從其上延伸的鰭部，且具有延伸進入該鰭部的第一及第二凹部；閘極本體，配置於該鰭部之該表面上方，且毗鄰於該第一與第二凹部並位於該第一與第二凹部之間；閘極介電層，配置於該閘極本體與該半導體基板之間，且毗鄰於該第一與第二凹部並位於該第一與第二凹部之間；第一與第二閘極隔離物，分別沿著該閘極本體之對應 的第一與第二側壁配置，且延伸入該第一與第二凹部，至該閘極介電層之下，其中該第一與第二閘極隔離物與該鰭部實體接觸；以及第一與第二源極/汲極(S/D)架構，毗鄰於該閘極本體形成，其中，該第一與第二源極/汲極(S/D)架構係分別至少部分配置在該第一與第二凹部內。
  23. 如申請專利範圍第22項之電晶體，其中，每一個該第一與第二源極/汲極(S/D)架構包含：源極/汲極(S/D)植入物；層間介電質(ILD)，配置於該源極/汲極(S/D)植入物上方；以及源極/汲極(S/D)接點，至少部分埋入在該源極/汲極(S/D)植入物內，且至少部分配置在層間介電質(ILD)內。
  24. 如申請專利範圍第22項之電晶體，其中，該源極/汲極(S/D)架構包含矽、鍺及碳的至少其中之一。
  25. 如申請專利範圍第22項之電晶體，其中，該第一與第二凹部延伸入該半導體基板的距離大約在1-300奈米之範圍。
  26. 如申請專利範圍第22至25項之任一項的電晶體，其中，該電晶體被組構成三閘極電晶體。
  27. 如申請專利範圍第22至25項之任一項的電晶體，其中該第一與第二閘極隔離物與該閘極本體實體接觸。
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