KR20000045918A - 복합 반도체소자의 아날로그 캐패시터 형성방법 - Google Patents

복합 반도체소자의 아날로그 캐패시터 형성방법 Download PDF

Info

Publication number
KR20000045918A
KR20000045918A KR1019980062541A KR19980062541A KR20000045918A KR 20000045918 A KR20000045918 A KR 20000045918A KR 1019980062541 A KR1019980062541 A KR 1019980062541A KR 19980062541 A KR19980062541 A KR 19980062541A KR 20000045918 A KR20000045918 A KR 20000045918A
Authority
KR
South Korea
Prior art keywords
analog capacitor
region
film
forming
gate electrode
Prior art date
Application number
KR1019980062541A
Other languages
English (en)
Inventor
조남홍
Original Assignee
김영환
현대전자산업 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대전자산업 주식회사 filed Critical 김영환
Priority to KR1019980062541A priority Critical patent/KR20000045918A/ko
Publication of KR20000045918A publication Critical patent/KR20000045918A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects

Abstract

본 발명은 복합 반도체소자의 아날로그 캐패시터 형성방법에 관한 것으로, 복합 반도체소자의 아날로그 캐패시터 형성방법에 있어서, 셀부의 게이트전극 측벽에 스페이서 형성공정시 아날로그 캐패시터 형성부분의 게이트전극 상부에 형성된 마스크절연막을 제거하고 로직부의 습식식각 정지층인 질화막 형성공정시 상기 아날로그 캐패시터 형성부분의 게이트전극 상부에 질화막을 형성한 다음, 상기 셀부의 콘택패드 형성공정시 상기 아날로그 캐패시터 형성부분의 게이트전극 상부에 형성된 질화막 상부에 콘택패드용 도전체를 형성함으로써 게이트전극용 도전체, 질화막 및 콘택패드용 도전체의 적층구조 아날로그 캐패시터를 형성하는 공정으로 아날로그 캐패시터의 정전용량을 증가시키고 그에 따른 공정을 단축시켜 반도체소자의 특성, 신뢰성 및 생산성을 향상시킬 수 있다는 이점이 있다.

Description

복합 반도체소자의 아날로그 캐패시터 형성방법
본 발명은 복합 반도체소자의 아날로그 캐패시터 형성방법에 관한 것으로서, 보다 상세하게는 복합 반도체소자의 로직 영역의 산화막 습식식각공정시 식각정지층으로 사용되는 질화막을 이용하여 별도의 추가공정없이 아날로그 캐패시터를 형성함으로써 공정을 단축하고 캐패시터의 정전용량을 증가시켜 그에따른 반도체소자의 특성 및 신뢰성 및 생산성을 향상시킬 수 있는 복합 반도체소자의 아날로그 캐패시터 형성방법에 관한 것이다.
일반적으로, 아날로그 캐패시터는 D/A 컨버터(Digital analog convertor), A/D 컨버터(anolg digital convertor) 회로 설계시 사용된다. 따라서, DRAM과 로직(logic) 을 하나의 칩으로 형성하는 복합반도체인 MML (merged memory logic) 소자에서도 사용된다.
이와 같은 아날로그 캐패시터는 제 1다결정실리콘 위에 유전체를 증착하고, 다시 또 다른 다결정실리콘층을 증착한 후 마스크를 이용하여 패터닝 함으로써 형성된다.
그러나, 최근 거의 모든 DRAM 의 제 1다결정실리콘 형성은 다결정실리콘/텅스텐실리사이드/마스크절연막의 적층구조로 구성된다.
더욱이 공정 안정과 전기적인 격리를 위해 마스크절연막의 두께는 점점 증가하고 있다.
따라서, 상기 마스크절연막의 두꺼운 두께로 인해 캐패시터의 용량이 작기 때문에 그 자체를 유전체로 이용하긴 어렵다. 따라서, 새로운 아날로그 캐패시터 형성방법을 필요로 하게 되었다.
도 1a 내지 도 1e 는 종래기술에 따른 복합 반도체소자의 아날로그 캐패시터 형성방법을 도시한 단면도로서, 셀부, 주변회로부 및 로직부로 나누어 도시한 것이다.
먼저, 도 1a와 같이 반도체기판(11) 상에 소자분리막(13)을 형성하고 게이트산화막(15), 제 1다결정실리콘막(17), 텅스텐실리사이드(19), 캐핑 다결정실리콘막(21) 및 마스크절연막(23)의 적층구조로 게이트전극을 형성한다.
그리고, 전체표면상부에 제 1산화막(25)을 증착하고 상기 주변회로부와 로직부의 제 1산화막(25)을 이방성식각하여 제 1산화막(25) 스페이서를 형성한다.
그리고, 상기 주변회로부와 로직부의 소오스/드레인 접합영역을 노출시키는 감광막패턴(27)을 형성하고 이를 이용하여 상기 주변회로부와 로직부에 불순물을 주입하여 소오스/드레인 접합영역(도시안됨)을 형성한다.
그 다음, 도 1b와 같이 상기 감광막패턴(27)을 제거하고, 전체표면상부에 제2산화막(29)을 일정두께 형성한다.
그리고, 도 1c와 같이 상기 셀부의 상기 제 2산화막(29)을 이방성식각하여 제 1산화막(25)과 제 2산화막(29) 적층구조의 스페이서를 형성한다.
그리고, 도 1d와 같이 자기정렬적인 콘택공정을 이용하여 상기 셀부의 소오스/드레인 접합영역에 접속되는 콘택패드를 형성하되, 제 2다결정실리콘막으로 형성한다.
그 다음, 도 1e와 같이 상기 로직부에 습식식각 정지층(35)을 형성한다. 이때, 상기 습식식각장벽층(35)은 로직부의 산화막 제거하는 습식식각(wet etch) 공정시 식각량의 조절이 어려우므로 질화막을 형성한 것이다.
상기한 바와같이 종래기술은, 게이트전극용 도전체 상부에 증착되는 마스크 절연막 두께가 두껍게 형성되어 아날로그 캐패시터가 형성되는 주변회로부에서 그 정전용량이 매우 적어지는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은 복합 반도체소자의 로직 영역의 산화막 습식식각공정시 식각정지층으로 사용되는 질화막을 이용하여 별도의 추가공정없이 아날로그 캐패시터를 형성함으로써 공정을 단축하고 캐패시터의 정전용량을 증가시켜 그에따른 반도체소자의 특성 및 신뢰성 및 생산성을 향상시킬 수 있는 복합 반도체소자의 아날로그 캐패시터 형성방법을 제공하는데 있다.
도 1a 내지 도 1e 는 종래기술에 따른 복합 반도체소자의 아날로그 캐패시터 형성방법을 도시한 단면도들이다.
도 2a 내지 도 2d 는 본 발명의 실시예에 따른 복합 반도체소자의 아날로그 캐패시터 형성방법을 도시한 단면도들이다.
- 도면의 주요부분에 대한 부호의 설명 -
11,41 : 반도체기판 13,43 : 소자분리막
15,45 : 게이트산화막 17,47 : 제1다결정실리콘막
19,49 : 텅스텐 실리사이드막 21,51 : 캐핑 다결정실리콘막
23,53 : 마스크절연막 25,55 : 제1산화막
27 : 감광막패턴 29,57 : 제2산화막
31,61 : 제2다결정실리콘막 35,59 : 질화막, 습식식각 정지층
상기와 같은 목적을 실현하기 위한 본 발명은 복합 반도체소자의 아날로그 캐패시터 형성방법에 있어서, 셀부의 게이트전극 측벽에 스페이서 형성공정시 아날로그 캐패시터 형성부분의 게이트전극 상부에 형성된 마스크절연막을 제거하는 단계와, 로직부의 습식식각 정지층인 질화막 형성공정시 상기 아날로그 캐패시터 형성부분의 게이트전극 상부에 질화막을 형성하는 단계와, 상기 셀부의 콘택패드 형성공정시 상기 아날로그 캐패시터 형성부분의 게이트전극 상부에 형성된 질화막 상부에 콘택패드용 도전체를 형성함으로써 게이트전극용 도전체, 질화막 및 콘택패드용 도전체의 적층구조 아날로그 캐패시터를 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
그리고, 상기 아날로그 캐패시터 형성부분의 게이트전극 마스크절연막 식각공정시 반도체기판의 손상을 방지하기 위하여 마스크 패터닝을 통해 게이트전극 영역만을 선택적으로 식각한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.
도 2a 내지 도 2d 는 본 발명의 실시예에 따른 복합 반도체소자의 아날로그 캐패시터 형성방법을 도시한 단면도로서, 셀부와 주변회로부의 아날로그 캐패시터 형성부분 및 로직부를 도시한다.
먼저, 도 2a와 같이 반도체기판(41) 상에 소자분리막(43)을 형성하고 게이트산화막(45), 제 1다결정실리콘막(47), 텅스텐실리사이드(49), 캐핑 다결정실리콘막(51) 및 마스크절연막(53)의 적층구조로 게이트전극을 형성한다.
그리고, 전체표면상부에 제 1산화막(55)을 증착하고 상기 주변회로부와 로직부의 제 1산화막(55)을 이방성식각하여 제 1산화막(55) 스페이서를 형성한다.
그리고, 상기 주변회로부와 로직부의 소오스/드레인 접합영역을 노출시키는 감광막패턴(57)을 형성하고 이를 이용하여 상기 주변회로부와 로직부에 불순물을 주입하여 소오스/드레인 접합영역(도시안됨)을 형성한다.
그 다음, 상기 감광막패턴(57)을 제거하고, 전체표면상부에 제2산화막(59)을 일정두께 형성한다.
그리고, 도 2b와 같이 상기 셀부와 아날로그 캐패시터가 형성될 "A" 부분을 노출시키는 마스크를 이용하여 식각함으로써 상기 셀부의 캐패시터 측벽에 제1산화막(55)과 제2산화막(57) 적층구조의 스페이서가 형성되며, 상기 아날로그 캐패시터 형성부분의 게이트전극 상측에 형성된 마스크절연막이 제거되고 "B" 부분의 제2산화막은 납게 하여 반도체기판의 손상을 방지한다.
그 다음, 도 2c와 같이 전체표면상부에 습식식각 정지층(59)인 질화막을 일정두께 증착하고 상기 아날로그 캐패시터 형성부분의 게이트전극 상부와 로직부 상부에만 남기고 모두 식각한다.
이때, 상기 아날로그 캐패시터 형성부분의 게이트전극용 도전체는 저장전극으로 사용되고, 질화막(59)은 유전체막으로 형성된 것이다.
그 다음, 도 2d와 같이 상기 셀부의 소오스/드레인 접합영역(도시안됨)을 포함한 전체표면상에 콘택패드용 제 2다결정실리콘막(61)을 증착한다.
그리고, 콘택패드를 형성할 수 있는 마스크를 이용하여 상기 제 2다결정실리콘막(61)을 패터닝하되, 상기 아날로그 캐패시터 형성부분의 게이트전극 상부에도 상기 제 2다결정실리콘막(61)이 남도록 실시한다.
여기서, 상기 아날로그 캐패시터 형성부분의 게이트전극 상부에 형성되는 제 2다결정실리콘막(61)은 캐패시터의 플레이트전극으로 사용된다.
이상에서 설명한 바와같이 본 발명에 따른 복합 반도체소자의 아날로그 캐패시터 형성방법은, 복합 반도체 제품에서 아날로그 캐패시터를 형성하기 위해 기존 DRAM 공정과 복합 반도체 고유의 공정을 그대로 이용할 수 있는 기술이므로 마스크나 공정의 추가가 없이 실시할 수 있으며 유전체로 질화막을 사용하므로 작은 면적으로도 높은 정전용량과 균일한 정전용량을 확보할 수 있어 회로 동작의 안정성을 향상시킬 수 있는 효과가 있다.

Claims (2)

  1. 복합 반도체소자의 아날로그 캐패시터 형성방법에 있어서,
    셀부의 게이트전극 측벽에 스페이서 형성공정시 아날로그 캐패시터 형성부분의 게이트전극 상부에 형성된 마스크절연막을 제거하는 단계와,
    로직부의 습식식각 정지층인 질화막 형성공정시 상기 아날로그 캐패시터 형성부분의 게이트전극 상부에 질화막을 형성하는 단계와,
    상기 셀부의 콘택패드 형성공정시 상기 아날로그 캐패시터 형성부분의 게이트전극 상부에 형성된 질화막 상부에 콘택패드용 도전체를 형성함으로써 게이트전극용 도전체, 질화막 및 콘택패드용 도전체의 적층구조 아날로그 캐패시터를 형성하는 단계를
    포함하여 이루어진 것을 특징으로 하는 복합 반도체소자의 아날로그 캐패시터 형성방법.
  2. 제 1 항에 있어서, 상기 아날로그 캐패시터 형성부분의 게이트전극 마스크절연막 식각공정시 반도체기판의 손상을 방지하기 위하여 마스크 패터닝을 통해 게이트전극 영역만을 선택적으로 식각하는 것을 특징으로 하는 복합 반도체소자의 아날로그 캐패시터 형성방법.
KR1019980062541A 1998-12-30 1998-12-30 복합 반도체소자의 아날로그 캐패시터 형성방법 KR20000045918A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019980062541A KR20000045918A (ko) 1998-12-30 1998-12-30 복합 반도체소자의 아날로그 캐패시터 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980062541A KR20000045918A (ko) 1998-12-30 1998-12-30 복합 반도체소자의 아날로그 캐패시터 형성방법

Publications (1)

Publication Number Publication Date
KR20000045918A true KR20000045918A (ko) 2000-07-25

Family

ID=19569204

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980062541A KR20000045918A (ko) 1998-12-30 1998-12-30 복합 반도체소자의 아날로그 캐패시터 형성방법

Country Status (1)

Country Link
KR (1) KR20000045918A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020081798A (ko) * 2001-04-19 2002-10-30 주식회사 하이닉스반도체 엠엠엘 반도체장치의 커패시터 제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020081798A (ko) * 2001-04-19 2002-10-30 주식회사 하이닉스반도체 엠엠엘 반도체장치의 커패시터 제조방법

Similar Documents

Publication Publication Date Title
JPH1084088A (ja) 半導体メモリ素子の緩衝パッド形成方法
KR940009616B1 (ko) 홀 캐패시터 셀 및 그 제조방법
KR100349986B1 (ko) 메모리셀의비트라인용비아홀제조방법
JP2557592B2 (ja) 半導体メモリセルの製造方法
KR980006327A (ko) 반도체 장치의 제조방법
KR20000003872A (ko) 반도체 장치의 콘택 홀을 형성하는 방법
KR100549576B1 (ko) 반도체 소자의 제조 방법
KR20000045918A (ko) 복합 반도체소자의 아날로그 캐패시터 형성방법
KR20010061523A (ko) 반도체 소자의 캐패시터 제조방법
KR0166491B1 (ko) 반도체 소자의 캐패시터 제조방법
JPH1050950A (ja) 半導体集積回路装置の製造方法
KR960013644B1 (ko) 캐패시터 제조방법
KR100195213B1 (ko) 반도체장치의 평탄화방법
KR100310542B1 (ko) 반도체소자의 제조방법
KR100310543B1 (ko) 반도체소자의 형성방법
KR100325288B1 (ko) 커패시터 및 그 제조방법
KR100444312B1 (ko) 반도체소자의미세콘택형성방법
KR20000044673A (ko) 반도체 메모리소자의 제조방법
KR970000221B1 (ko) 반도체 소자의 커패시터 제조방법
KR100881738B1 (ko) 반도체 소자의 제조 방법
KR19980068806A (ko) 메모리 소자의 자기 정렬 콘택 형성방법
KR100306902B1 (ko) 반도체장치의캐피시터제조방법
KR0166031B1 (ko) 반도체 소자의 캐패시터 제조방법
KR0122845B1 (ko) 반도체 소자의 스택 캐패시터 제조방법
KR20020014237A (ko) 전하저장전극의 콘택 면적을 확보하고 이웃하는전하저장전극간의 단락을 방지할 수 있는 반도체 장치제조 방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid