KR100200713B1 - 반도체 장치의 제조 방법 - Google Patents

반도체 장치의 제조 방법 Download PDF

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KR100200713B1
KR100200713B1 KR1019960023696A KR19960023696A KR100200713B1 KR 100200713 B1 KR100200713 B1 KR 100200713B1 KR 1019960023696 A KR1019960023696 A KR 1019960023696A KR 19960023696 A KR19960023696 A KR 19960023696A KR 100200713 B1 KR100200713 B1 KR 100200713B1
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Abstract

본 발명은 반도체 장치의 제조 방법에 관하여 기재하고 있다. 이는 실리콘 기판상에 비활성 영역으로 작용하는 소자 분리 영역에 의하여 활성 영역을 한정하는 단계와, 상기 활성 영역상에 드레인 영역과 소오스 영역과 게이트 전극으로 이루어진 트랜지스터를 형성하는 단계와, 상기트랜지스터상에 층간 절연막을 형성하는 단계와, 상기 층간 절연막을 소정 형상으로 패터닝하여서 상기 트랜지스터의 소오스 영역 및 드레인 영역을 개방시키는 복수개의 제1콘택홀을 형성시키는 단계와, 상기 제1콘택홀을 매립시키면서 상기 층간 절연막상에 소정의 두께를 가지도록 폴리 패드층을 형성하는 단계와, 상기 폴리 패드층에 복수개의 트렌치를 형성하고 소정 두께의 제1절연층을 형성하는 단계와, 상기 제1절연층을 부분적으로 식각하여 제거함으로서 상기 트랜지스터의 드레인 영역상부에 존재하는 폴리 패드층의 일부를 노출시키는 제2콘택홀을 형성시키는 단계와, 상기 제2콘택홀을 매립시키는 제1도전층을 형성하는 단계와, 상기 폴리 패드층이 노출될 때 까지 상기 제1도전층을 평탄화시키는 단계와, 상기 제1도전층이 매립된 상기 폴리 패드층상에 제2절연층을 형성시키는 단계와, 상기 제2절연층을 소정 형상으로 패터닝시킴으로서 상기 트랜지스터의 소오스 영역 상부에 잔존하는 상기 폴리 패드층의 일부를 노출시키는 제3콘택홀을 형성시키는 단계와, 상기 제3콘택홀을 매립시키는 제2도전층을 형성하는 단계와, 상기 제2도전층을 소정 형상으로 패터닝시켜서 스토리지 전극을 형성하는 단계와, 상기 스토리지 전극상에 유전체막 및 플레이트 전극을 형성하는 단계로 이루어진다.
따라서, 본 발명에 따르면, 커패시터 오버 비트 라인의 구조로 형성되는 DRAM의 커패시터의 스토리지 노드와 소오스 영역사이의 단차를 감소시킴으로서 스토리지 노드와 소오스 영역과의 오정렬이 발생할 가능성을 감소시킬 뿐만 아니라 소오스 영역을 완전히 오픈시켜서 반도체 장치의 성능을 향상시킬 수 있다.

Description

반도체 장치의 제조 방법
제1도 내지 제3도는 종래 실시예에 따른 반도체 장치의 제조 방법을 순차적으로 도시한 단면도.
제4도는 본 발명의 실시예에 따라서 제조된 반도체 장치를 개략적으로 도시한 평면도.
제5도 내지 제9도는 제4도에 표시된 선A-A를 따라서 실리콘 기판상에 폴리 패드가 형성된 것을 순차적으로 도시한 단면도.
제10도 내지 제13도는 제4도에 표시된 선C-C를 따라서 실리콘 기판상에 비트 라인이 형성되는 것을 순차적으로 도시한 단면도.
제14도 내지 제17도 제4도에 표시된 선B-B를 따라서 실리콘 기판상에 스토리지 노드가 형성되는 것을 순차적으로 도시한 단면도.
* 도면의 주요부분에 대한 부호 설명
100 : 실리콘 기판 110 : 게이트 전극
111 : 게이트 절연막 121 : 열산화막
122 : 제1질화물층 131 : 제1층간 절연막
141 : 제2층간 절연막 151 : 폴리 패드층
152 : 감광층 161 : 비트 라인 절연막
210 : 활성 영역 310 : 비트 라인
410 : 스토리지 전극
본 발명은 반도체 장치의 커패시터 제조 방법에 관한 것으로, 특히 스토리지 로드와 패드 폴리간의 접촉 높이를 감소시킴으로서 공정 마진의 감소를 극복할 수 있는 반도체 장치의 커패시터 제조 방법에 관한 것이다.
일반적으로, 높은 집적도와 빠른 동작 속도 특성을 나타내고 있는 DRAM은 하나의 트랜지스터와 하나의 커패시터로 이루어져 있는 반도체 소자 장치로서 셀커패시턴스를 향상시키기 위하여 표면적을 증대시키거나 또는 유전 물질의 두께를 감소시키거나 또는 TaO2와 같은 유전율이 높은 물질을 사용하기도 하였다.
한편, 캐패시터의 표면적을 증대시키기 위하여 플래너 구조보다 스택 셀 공정에 의한 캐패시터가 재조되었지만 DRAM의 디자인 룰이 감소하는 상황하에서 상기된 바와 같은 스택 셀 공정은 256M급의 집적회로 형성 과정에서 심각한 공정 마진의 감소를 초래하게 되며 이러한 공정 마진의 감소는 현재 64M급 이후의 스택 공정에서 가장 보편적으로 사용되는 COB 구조 즉 비트 라인이 스토리지 커패시터의 하부에 존재하는 구조에서 사진 식각 공정의 초점 심도 감소와 중첩 마진(overlay margin) 감소를 야기시킨다.
또한, 메모리셀 면적의 감소에 따른 셀커패시턴스 감소는 DRAM(Dynamic Random Access Memory)의 집적도 증가에 심각한 장애 요인이 되는데, 이는 메모리셀의 독출능력을 저하시키고 소프트 에라율을 증가시킬 뿐만 아니라, 저 전압에서의 소자 동작을 어렵게 하여 작동시 전력 소모를 과다하게 하기 때문에 반도체 메모리 장치의 고집적화를 위해서는 반드시 해결해야 할 과제이다.
통상, 약 1.5㎛2의 메모리셀 면적을 가지는 64MB급 DRAM에 있어서는 일반적인 2차원적인 스택형 메모리셀을 사용한다면 Ta2O5와 같은 고유전율의 물질을 사용하더라도 충분한 커패시턴스를 얻기가 힘들기 때문에 3차원적 구조의 스택형 커패시터를 제안하여 커패시턴스 향상을 도모하고 있다. 이중 스택(Double stack)구조, 핀(Fin)구조, 원통형 전극(Cylindrical electrode)구조, 스프레드 스택(Spread stack)구조 및 박스(Box)구조는 메모리셀의 셀커패시턴스 증가를 위해 제안된 3차원적 구조의 스토리지전극들이다.
여기에서, 제1도 내지 제3도를 참조하여 종래 실시에에 따라서 COB 구조의 커패시터를 제조하는 방법을 설명하면 다음과 같다.
먼저, 제1도를 참조하면, 반도체 기판(1)상에서 비활성 영역으로 작용하는 필드 산화막(3)에 의해서 한정된 활성 영역상에 사진 식각 공정과 이온 주입 공정과 증착 공정등에 의하여 드레인 영역(5), 소오스 영역(7) 및 게이트 전극(9)을 구비하는 트랜지스터를 형성한 후 상기 게이트 전극(9)을 절연하는 절연막(11)을 소정 형상으로 형성하고 상기 드레인 영역(5) 상에 매몰형 비트라인(13)을 형성한다.
또한, 상기 비트라인(13) 및 트랜지스터가 형성된 결과물 전면에 층간절연막(15)을 형성한 후 상기 소오스 영역(7) 상부에 적층되어 있는 층간절연막(15)을 부분적으로 식각하여 스토리지 노드용 콘택홀(17)을 형성한다.
한편, 제2도를 참조하면, 상기 스토리지 노드용 콘택홀(17)을 매립하면서 상기 층간절연막(15) 상에 소정의 두께를 가지도록 다결정실리콘막(19)을 형성한 후 상기 다결정실리콘막(19) 상에 스토리지 전극 형성을 위한 포토레지스트 패턴(21)을 형성한다.
그리고, 제3도를 참조하면, 상기 포토레지스트 패턴(21)을 식각 마스크로 하여서 상기 다결정실리콘막(19)의 일부를 식각하여 스토리지 전극(19a)을 형성한 후 상기 스토리지 전극(19a)이 형성된 실리콘 기판(1)의 전면에 유전체막(23) 및 다결정 실리콘과 같은 도전성의 플레이트 전극(25)을 형성하며 그 결과 커패시터를 구비하고 있는 반도체 장치를 제조한다.
그러나, 상기된 바와 같은 종래 실시예에 따른 반도체 장치의 커패시터 제조 방법에 의하면, 트랜지스터의 드레인 영역과 전기적으로 연결되어 있는 비트 라인을 절연시키기 위한 층간 절연막에 의하여 스토리지 노드와 소오스 영역사이의 단차가 증대되며 그 결과 상기 스토리지 노드를 상기 소오스 영역에 전기적으로 연결시키기 위한 콘택홀을 형성시킬 때 중첩 마진이 감소하거나 또는 초점 심도가 감소하며 이에 의해서 스토리지 노드와 소오스 영역과의 오정렬이 발생할 가능성이 증대하거나 또는 소오스 영역이 오픈되지 않게 되며 그 결과 반도체 장치의 성능을 저하시킨다는 문제점이 야기된다.
본 발명은 상기와 같은 종래의 문제점을 해소시키기 위하여 안출된 것으로, 그 목적은 트랜지스터의 드레인 영역을 전기적으로 연결시키기 위한 폴리 패드에 비트 라인을 매몰시켜 스토리지 노드와 소오스 영역상이의 단차를 감소시킴으로서 스토리지 노드와 소오스 영역과의 오정렬이 발생할 가능성을 감소시킬 뿐만 아니라 소오스 영역을 완전히 오픈시켜서 반도체 장치의 성능을 향상시킬 수 있는 반도체 장치의 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은, 실리콘 기판상에 비활성 영역으로 작용하는 소자 분리 영역에 의하여 활성 영역을 한정하는 단계와, 상기 활성 영역상에 드레인 영역과 소오스 영역과 게이트 전극으로 이루어진 트랜지스터를 형성하는 단계와, 상기 트랜지스터상에 층간 절연막을 형성하는 단계와, 상기 층간 절연막을 소정 형상으로 패터닝하여서 상기 트랜지스터의 소오스 영역 및 드레인 영역을 개방시키는 복수개의 제1콘택홀을 형성시키는 단계와, 상기 제1콘택홀을 매립시키면서 상기 층간 절연막상에 소정의 두께를 가지도록 폴리 패드층을 형성하는 단계와, 상기 폴리 패드층에 복수개의 트렌치를 형성하고 소정 두께의 제1절연층을 형성하는 단계와, 상기 제1절연층을 부분적으로 식각하여 제거함으로서 상기 트랜지스터의 드레인 영역상부에 존재하는 폴리 패드층의 일부를 노출시키는 제2콘택홀을 형성시키는 단계와, 상기 제2콘택홀을 매립시키는 제1도전층을 형성하는 단계와, 상기 폴리 패드층이 노출될 때 까지 상기 제1도전층을 평탄화시키는 단계와, 상기 제1도전층이 매립된 상기 폴리 패드층상에 제2절연층을 형성시키는 단계와, 상기 제2절연층을 소정 형상으로 패터닝시킴으로서 상기 트랜지스터의 소오스 영역 상부에 잔존하는 상기 폴리 패드층의 일부를 노출시키는 제3콘택홀을 형성시키는 단계와, 상기 제3콘택홀을 매립시키는 제2도전층을 형성하는 단계와, 상기 제2도전층을 소정 형상으로 패터닝시켜서 스토리지 전극을 형성하는 단계와, 상기 스토리지 전극상에 유전체막 및 플레이트 전극을 형성하는 단계로 이루어진 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.
본 발명의 일실시예에 따르면, 상기 층간 절연막은 유동 특성이 양호한 산화물막으로 이루어진 제1층간 절연막 및 산화물막으로 이루어진 제2층간 절연막으로 이루어져 있는 것을 특징으로 한다.
본 발명의 일실시예에 따르면, 상기 층간 절연막을 패터닝시키기 전에 비반사 피복막을 형성시키는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 일실시예를 상세히 설명하면 다음과 같다.
제4도는 본 발명의 실시예에 따라서 제조된 DRAM 셀을 도시한 평면도이고, 제5도 내지 제9도는 제4도에 표시된 선A-A를 따라서 폴리 패드층에 트렌치가 형성되는 것을 순차적으로 도시한 단면도이고, 제10도 내지 제13도는 제4도에 표시된 선B-B를 따라서 폴리 패드층상에 비트 라인이 형성되는 것을 순차적으로 도시한 단면도이며, 제14도 내지 제17도는 제4도에 표시된 선C-C를 따라서 폴리 패드층상에 스토리지 노드가 형성되는 것을 순차적으로 도시한 단면도이다.
즉, 본 발명의 실시예에 따른 반도체 장치의 제조 방법은 실리콘 기판(100)상에 비활성 영역으로 작용하는 소자 분리 영역(FOX)에 의하여 활성 영역(210)을 한정하는 단계와, 상기 활성 영역(210)상에 드레인 영역과 소오스 영역과 게이트 전극(110)으로 이루어진 트랜지스터를 형성하는 단계와, 상기 트랜지스터상에 층간 절연막(141)을 형성하는 단계와, 상기 층간 절연막(141)을 소정 형상으로 패터닝하여서 상기 트랜지스터의 소오스 영역 및 드레인 영역을 개방시키는 복수개의 제1콘택홀(C)을 형성시키는 단계와, 상기 제1콘택홀(C)을 매립시키면서 상기 층간 절연막(141)상에 소정의 두께를 가지도록 폴리 패드층(151)을 형성하는 단계와, 상기 폴리 패드층(151)에 복수개의 트렌치(T)를 형성하고 소정 두께의 제1절연층(161)을 형성하는 단계와, 상기 제1절연층(161)을 부분적으로 식각하여 제거함으로서 상기 트랜지스터의 드레인 영역상부에 존재하는 폴리 패드층(151)의 일부를 노출시키는 제2콘택홀(B.H.)을 형성시키는 단계와, 상기 제2콘택홀(B.H.)을 매립시키는 제1도전층(310)을 형성하는 단계와, 상기 폴리 패드층(151)이 노출될 때 까지 상기 제1도전층(310)을 평탄화시키는 단계와, 상기 제1도전층(310)이 매립된 상기 폴리 패드층(151)상에 제2절연층(311)을 형성시키는 단계와, 상기 제2절연층(311)을 소정 형상으로 패터닝시킴으로서 상기 트랜지스터의 소오스 영역 상부에 잔존하는 상기 폴리 패드층(151)의 일부를 노출시키는 제3콘택홀(S.H.)을 형성시키는 단계와, 상기 제3콘택홀(S.H.)을 매립시키는 제2도전층(410)을 형성하는 단계와, 상기 제2도전층(410)을 소정 형상으로 패터닝시켜서 스토리지 노드를 형성하는 단계로 이루어진다.
먼저, 제5도를 참조하면, 실리콘 기판의 표면상에 열산화 공정에 의하여 약 100Å 내지 300Å 정도의 두께로 유지되는 패드 산화막을 형성시킨 후 상기 패드 산화막상에 화학 기상 증착(CVD) 공정과 같은 증착 공정에 의하여 실리콘 질화물을 약 500Å 내지 2000Å 정도로 증착시켜서 질화물층을 형성시킨다.
이 후에, 상기 질화물층상에 포토 레지스트(PR)를 스핀 코팅에 의하여 소정 두께로 도포시켜서 감광층을 형성시키고 상기 감광층을 노광 및 현상시켜서 소정 형상으로 패터닝시키며 이 후에 상기 감광층의 패턴을 식각 마스크로 하여서 건식 식각 공정 또는 습식 식각 공정에 의하여 상기 질화물층 및 패드 산화막의 일부를 제거함으로서 상기 실리콘 기판(100)의 일부를 노출시킨다.
이때, 상기 질화물층 및 패드 산화막의 패턴을 통하여 노출된 상기 실리콘 기판(100)의 일부에 국부 산화 공정(LOCOS) 또는 트렌치를 이용한 소자 분리 영역 형성 공정에 의하여 비활성 영역으로 작용하는 소정의 선폭 크기를 소자 분리 영역(FOX)을 형성시킨 후 상기 실리콘 기판(100)상에 잔존하는 질화물층 및 패드 산화막을 제거하며 이러한 소자 분리 영역(FOX)에 의하여 상기 실리콘 기판(100)상에 활성 영역(210)이 한정된다.
또한, 상기 실리콘 기판(100)상의 활성 영역(210)상에 열산화 공정에 의하여 형성되는 게이트 산화막 및 폴리 실리콘으로 이루어진 게이트 전극용 도전층을 순차적으로 형성시키고 상기 게이트 전극용 도전층상에 화학 기상 증착 공정에 의하여 실리콘 질화물을 약 500Å 내지 3000Å 정도의 두께로 증착시켜서 질화물층을 형성시키며 이 후에 사진 식각 공정에 의하여 형성된 마스크를 사용하여서 건식 식각 공정에 의하여 상기 질화물층 및 게이트 전극용 도전층의 일부를 제거하여 게이트 전극(110)을 형성한다.
그리고, 약 600℃ 내지 950℃ 정도의 온도하에서 약 30Å 내지 100Å 정도 두께를 갖도록 산화막을 형성시키고 이러한 산화막을 구비하는 실리콘 기판(100)의 결과물상에 약 200Å 내지 2000Å 정도의 두께를 갖는 실리콘 질화물을 증착시킨 후 건식 식각 공정 및 에칭 백 공정에 의하여 상기 게이트 전극(110)의 측면에 실리콘 질화물이 소정 두께로 부착되어 있는 게이트 절연층(111)을 형성시키며 이러한 게이트 절연층(111)의 패턴을 통하여 노출된 상기 실리콘 기판(100)에 이온 주입 공정에 의하여 소오스 영역 및 드레인 영역을 구비하는 트랜지스터를 형성시킨다.
한편, 제6도에 확대 도시되어 있는 바와 같이, 상기 게이트 절연층(111)의 패턴을 통하여 노출된 상기 소오스 영역 및 드레인 영역상에 약 600℃ 내지 950℃ 정도의 온도하에서 약 10Å 내지 100Å 정도의 두께를 갖는 열산화막(121)을 형성시키고 그 결과물상에 실리콘 질화물을 화학 기상 증착 공정에 의하여 증착시켜서 약 50Å 내지 500Å 정도 두께를 갖는 제1질화물층(122)을 형성시킨다.
또한, 제6도에 일점 쇄선으로 표시되어 있는 바와 같이 상기 제1질화물층(122)을 구비하는 결과물상에 BPSG, PSG, 03 TEOS 와 같이 고온에서 유동 특성이 양호한 절연 물질을 화학 기상 증착 공정에 의하여 게이트 폴리 스택 부위의 단차보다 두꺼운 소정 두께로 증착시킨 후 고온 분위기하에서 플로우(flow)시킴으로서 평탄한 표면 상태의 제1층간 절연막(131)을 형성시키며 예를 들면, 상기 BPSG는 상기 증착 공정에 의하여 약 6000Å 정도의 두께로 상기 제1질화물층(122)상에 증착되고 또한 약 800℃ 정도 고온의 증기 분위기하에서 플로우되거나 또는 약 830℃ 정도 고온의 질소 분위기하에서 플로우되며 그 결과 평탄한 표면 상태를 제공한다.
이 후에, 제6도에 가상선으로 표시되어 있는 바와 같이, 상기 제1질화물층(122)이 노출될 때 까지 화학 기계 연마 공정(CMP)에 의하여 상기 제1층간 절연막(131)을 평탄화시킴으로서 트랜지스터의 소오스 영역 및 드레인 영역상에 소정 두께로 제공된 제1층간 절연막(131)의 일부를 잔존시키며 그 결과물상에 고온 산화물층(HTO), 플라즈마 TEOS, 또는 플라즈마 실란 등의 산화물을 화학 기상 증착 공정 등에 의하여 약 500Å 내지 5000Å 정도 두께로 증착시킴으로서 평탄한 표면 상태를 갖는 제2층간 절연막(141)을 형성시킨다.
또한, 제7도를 참조하면, 상기 제2층간 절연막(141)상에 사진 식각 공정에 의하여 소정 형상의 패턴을 구비한 마스크(도시되어 있지 않음)를 형성시키고 상기 마스크의 패턴을 통하여 노출되는 상기 제2층간 절연막(141)의 일부 및 제1층간 절연막의 일부를 식각 공정에 의하여 제거하여 트랜지스터의 소오스 영역 및 드레인 영역을 개방시켜서 스토리지 노드 콘택홀 및 비트 라인 콘택홀을 형성시키며 상기 식각 공정은 상기 제2층간 절연막(141) 및 제1층간 절연막을 상기 제1질화물층(122)에 대하여 선택적으로 제거하는 자체 정렬된 콘택에칭(self aligned contact etching)에 의해서 수행된다.
이때, 본 발명의 다른 실시예에 따르면, 사진 식각 공정이 KrF등의 DUV 사진 식각 공정에 의하여 수행될 때 반사광의 난반사 특성을 제거하기 위한 비반사 코팅(anti reflection coating) 효과를 얻기 위하여 상기 제2층간 절연막(141)상에 화학 기상 증착 공정에 의하여 폴리 실리콘을 약 500Å 정도 두께로 증착시킨 후 상기된 바와 같은 사진 식각 공정 및 자체 정렬된 콘택 에칭을 수행하여 스토리지 노드 콘택홀 및 비트 라인 콘택홀을 형성시킨다.
그리고, 상기 제2층간 절연막(141)상에 잔존하는 마스크를 애싱 또는 아세톤을 사용하여서 제거하고 또한 상기 스토리지 노드 콘택홀 및 비트 라인 콘택홀을 통하여 노출되는 상기 제1질화물층(122)의 일부 및 열산화막(121)는 상기 게이트 절연막(111)에 대하여 선택비가 거의 없는 잔사 처리 공정 등에 의해서 게거된다.
제8도를 참조하면, 상기 스토리지 노드 콘택홀 및 비트 라인 콘택홀을 완전히 매립시킬 수 있을 뿐만 아니라 도면상에 가상선으로 표시되어 있는 바와 같이 상기 제2층간 절연막(141)상에 소정의 두께를 구비할 수 있도록 인이 도핑된 폴리를 화학 기상 증착 공정에 의하여 증착시킨 후 화학 기계 연마 공정 또는 이온 밀링 공정 등과 같은 평탄화 공정에 의하여 상기 제2층간 절연막(141)이 노출될 때 까지 상기 인이 도핑된 폴리를 연마하여 상기 스토리지 노드 콘택홀 및 비트 라인 콘택홀을 충진시키고 있는 폴리 패드층(151)을 형성시키며 이러한 폴리 패드층(151)의 표면은 상기 제2층간 절연막(141)의 표면에 대하여 동일한 단차를 구비한 상태로 노출된다.
이때, 제9도에 도시되어 있는 바와 같이, 상기 폴리 패드층(151) 및 제2층간 절연막(141)의 노출 표면상에 포토 레지스트를 스핀 코팅에 의해서 소정 두께로 도포시킨 후 사진 식각 공정에 의하여 형성된 감광층(152)의 패턴을 통하여 노출된 상기 폴리 패드층(151)의 일부 및 제2층간 절연막(141)의 일부를 이방성 식각 특성이 양호한 반응성 이온 식각(RIE) 공정과 같은 건식 식각 공정에 의하여 소정의 깊이로 제거함으로서 트렌치(T)를 형성시키고 이 후에 상기 감광층(152)의 패턴을 제거시킨다.
또한, 상기 트렌치(T)는 이 후의 공정에 의하여 형성되는 비트 라인의 패턴으로 유지되어 있으므로 이러한 트렌치(T)의 형상은 트랜지스터의 드레인 영역과 전기적으로 연결되어 있는 폴리 패드층(151)의 일부를 관통하고 있을 뿐만 아니라 트랜지스터의 소오스 영역에 인접하는 소자 분리 영역(FOX)의 상부에 잔존하는 제2층간 절연막(141)을 관통한 상태로 유지되고 또한 상기 트렌치(T)의 형성 깊이는 이 후의 공정에 의하여 형성되는 비트 라인이 상기 제2층간 절연막(141)에 완전히 매립되거나 또는 상기 비트 라인의 일부만이 매립될 수 있는 상태에 따라서 조절된다.
여기에서, 본 발명의 다른 실시예에 따르면, 상기 포토 레지스트를 도포시키기 전에 상기 폴리 패드층(151) 및 제2층간 절연막(141)의 노출 표면상에 TEOS, HTO, 또는 P-Silane과 같은 산화물을 화학 기상 증착 공정에 의하여 소정 두께로 증착시켜서 산화막(도시되어 있지 않음)을 형성시키며 이러한 산화막상에 스핀 코팅에 의해서 포토 레지스트를 도포시키고 사진 식각 공정에 의하여 형성된 감광층(152)의 패턴을 식각 마스크로 하는 건식 식각 공정에 의해서 상기 폴리 패드층(151)에 소정 깊이를 갖는 트렌치를 형성시킨 후 상기 산화막 및 감광층(152)을 제거한다.
제10도 및 제14도를 참조하면, 상기된 바와 같이 트렌치가 형성된 결과물상에 화학 기상 증착 공정 등에 의하여 실리콘 산화물(SiO2) 또는 실리콘 질화물(SiN) 또는 SiON과 같은 절연 물질을 소정 두께로 증착시켜서 비트 라인 절연막(161)을 형성시키며 이러한 비트 라인 절연막(161)은 상기 결과물의 토폴러지와 동일한 토폴러지를 구비한 형상으로 유지되어 있다.
따라서, 상기 비트 라인 절연막(161)은 상기 트렌치(T)에 의해서 한정된 비트 라인 패턴의 선폭 크기를 감소시킬 뿐만 아니라 이 후의 증착 공정에 의하여 트랜지스터의 드레인 영역과 전기적으로 연결된 비트 라인이 인접하는 드레인 영역상에 형성되는 비트 라인으로부터 전기적으로 도통되는 것을 방지시킬 뿐만 아니라 상기 트랜지스터의 소오스 영역에 인접하는 소자 분리 영역(FOX) 상부의 제2층간 절연막(141)에 형성되는 비트 라인이 상기 소오스 영역과 전기적으로 연결되어 있는 폴리 패드층(151)의 일부와 전기적으로 도통되는 것을 방지시키는 작용을 수행한다.
제11도를 참조하면, 상기 비트 라인 절연막(161)상에 포토 레지스트(PR)를 소정 두께로 도포시킨 후 사진 식각 공정에 의하여 소정 형상으로 유지되는 감광층(도시되어 있지 않음)의 패턴을 형성시키며 이러한 감광층의 패턴을 통하여 상기 트랜지스터의 드레인 영역과 전기적으로 연결되어 있는 상기 폴리 패드층(151)에 형성된 소정 깊이의 트렌치(T)를 매립시키고 있는 상기 비트 라인 절연막(161)의 일부가 노출되고 이러한 비트 라인 절연막(161)의 일부는 이방성 식각 특성이 양호한 반응성 이온 식각 공정 등과 같은 건식 식각 공정에 의해 제거되며 이에 의해서 상기 트랜지스터의 드레인 영역과 전기적으로 연결되어 있는 상기 폴리 패드층(151)의 일부를 노출시키는 비트 라인 콘택홀(B.H.)이 형성된다.
제12도 및 제15도를 참조하면, 상기 비트 라인 콘택홀(B.H.)이 형성된 결과물상에 화학 기상 증착 공정 또는 물리 기상 증착 공정 등과 같은 증착 공정에 의하여 도전성 물질을 소정 두께로 증착시키며 이러한 도전성 물질은 상기 비트 라인 콘택홀(B.H.)을 매립시키면서 상기 결과물상에 소정 두께로 증착된다.
이 후에, 도면상에 가상선 및 일점쇄선으로 표시되어 있는 바와 같이, 상기 제2층간 절연막(141) 및 폴리 패드층(151)이 노출될 때 까지 화학 기계 연마(CMP) 공정에 의하여 상기 결과물상에 소정 두께로 증착된 도전성 물질의 일부 및 상기 비트 라인 절연막(161)을 제거함으로서 소정의 선폭 크기를 갖는 비트 라인(310)을 형성시키며 그 결과 여기에서 상기 도전성 물질이 상기 비트 라인 콘택홀(B.H.)을 매립시킴으로서 상기 트랜지스터의 드레인 영역과 전기적으로 연결되어 있는 비트 라인은 상기 제2층간 절연막(141)에 의해서 인접하는 트랜지스터의 드레인 영역과 전기적으로 절연되고 또한 상기 트랜지스터의 소오스 영역에 인접하는 소자 분리 영역 상부의 제2층간 절연막(141)에 형성된 트렌치(T)를 상기 도전성 물질이 매립시킴으로서 형성되는 비트 라인(310)은 상기 트렌치(T)에 잔존하는 상기 비트 라인 절연막(161)에 의하여 상기 소오스 영역과 전기적으로 도통된 폴리 패드층(151)의 일부와 전기적으로 절연되며 그 결과 상기 비트 라인(310)은, 제4도에 도시되어 있는 바와 같이, 상기 트랜지스터의 드레인 영역과 전기적으로 도통되는 반면에 상기 트랜지스터의 소오스 영역과 전기적으로 절연된다.
여기에서, 상기 비트 라인(310)은 다결정 실리콘을 화학 기상 증착 공정에 의하여 증착시킨 후 화학 기계 연마 공정에 의하여 평탄화시킴으로서 다마신(damascene) 형상으로 형성되거나 또는 티타늄을 증착시킨 후 RTA 등으로 반응을 일으킨 후 잔존하는 티타늄을 제거하며 이 후에 증착 공정에 의하여 형성되는 TiN/W를 화학 기계 연마 공정에 의하여 평탄화시킴으로서 다마신 형상으로 형성된다.
제13도 및 제16도를 참조하면, 비트 라인(310)이 형성된 결과물상에 산화물 또는 질화물을 화학 기상 증착 공정 또는 물리 기상 증착 공정에 의하여 소정 두께로 증착시켜서 노드 절연막(311)을 형성시킨 후 상기 노드 절연막(311)상에 포토 레지스트를 스핀 코팅에 의하여 소정 두께로 도포시키고 사진 식각 공정에 의하여 소정 형상의 감광층(도시되어 있지 않음) 패턴을 형성시킨다.
또한, 상기 감광층 패턴을 통하여 노출되는 상기 노드 절연막(311)의 일부는 이방성 식각 특성이 양호한 반응성 이온 식각(RIE) 공정 등과 같은 건식 식각 공정에 의하여 제거되어서 소정 형상의 절연막(311) 패턴 즉 스토리지 노드용 콘택홀(S.H)을 형성시키며 이러한 스토리지 노드용 콘택홀(S.H.)을 통하여 상기 트랜지스터의 소오스 영역과 전기적으로 연결되어 있는 상기 폴리 패드층(151)의 일부를 노출시키고 또한 상기 스토리지 노드용 콘택홀(S.H.)은 상기 비트 라인(310)이 상기 제2층간 절연막(141) 및 폴리 패드층(151)에 매립된 상태로 유지되어서 상기 노드 절연막(311)의 적층 두께가 상대적으로 낮게 유지되어 있으므로 용이하게 형성될 수 있다.
제17도를 참조하면, 스토리지 노드용 콘택홀(S.H.)이 형성된 결과물상에 도전성 물질을 화학 기상 증착 공정 또는 물리 기상 증착 공정에 의하여 소정 두께로 증착시켜서 상기 스토리지 노드용 콘택홀(S.H.)을 통하여 상기 트랜지스터의 소오스 영역과 전기적으로 연결되는 도전층을 형성시킨 후 상기 도전층상에 사진 식각 공정에 의하여 형성되는 마스크 패턴을 이용해서 상기 도전층을 소정 형상으로 패터닝시킴으로서 복수개의 소토리지 전극(410)을 형성시키며 이러한 스토리지 전극은 인접하는 소오스 영영과 전기적으로 도통된 다른 소토리지 전극(410)과 이격되어 있다.
이 후에, 상기 스토리지 전극(410)상에 유전 특성이 양호한 유전 물질 및 도전 물질을 순차적으로 적층시킴으로서 스토리지 노드를 형성시킨다.
따라서, 본 발명에 따르면, 비트 라인을 폴리 패드층 및 제2층간 절연막에 매립된 상태로 유지시킴으로서 커패시터 오버 비트 라인의 구조로 형성되는 DRAM의 커패시터의 스토리지 노드와 트랜지스터의 소오스 영역사이의 단차를 감소시킴으로서 스토리지 노드와 소오스 영역과의 오정렬이 발생할 가능성을 감소시킬 뿐만 아니라 소오스 영역을 완전히 오픈시켜서 반도체 장치의 성능을 향상시킬 수 있다.
이상, 상기 내용은 본 발명의 바람직한 일실시예를 첨부 도면을 참조하여서 단지 예시한 것으로 본 발명의 당업자는 첨부된 청구 범위에 기재된 본 발명의 요지를 변경시킴이 없이 본 발명에 대한 수정 및 변경을 가할 수 있다.

Claims (11)

  1. 실리콘 기판상에 비활성 영역으로 작용하는 소자 분리 영역에 의하여 활성 영역을 한정하는 단계와, 상기 활성 영역상에 드레인 영역과 소오스 영역과 게이트 전극으로 이루어진 트랜지스터를 형성하는 단계와, 상기 트랜지스터상에 층간 절연막을 형성하는 단계와, 상기 층간 절연막을 소정 형상으로 패터닝하여서 상기 트랜지스터의 소오스 영역 및 드레인 영역을 개방시키는 복수개의 제1콘택홀을 형성시키는 단계와, 상기 제1콘택홀을 매립시키면서 상기 층간 절연막상에 소정의 두께를 가지도록 폴리 패드층을 형성하는 단계와, 상기 폴리 패드층 및 층간 절연막에 복수개의 트렌치를 형성하고 소정 두께의 제1절연층을 형성하는 단계와, 상기 제1절연층을 부분적으로 식각하여 제거함으로서 상기 트랜지스터의 드레인 영역상부에 존재하는 폴리 패드층의 일부를 노출시키는 제2콘택홀을 형성시키는 단계와, 상기 제2콘택홀을 매립시키는 제1도전층을 형성하는 단계와, 상기 폴리 패드층이 노출될 때 까지 상기 제1도전층을 평탄화시키는 단계와, 상기 제1도전층이 매립된 상기 폴리 패드층상에 제2절연층을 형성시키는 단계와, 상기 제2절연층을 소정 형상으로 패터닝시킴으로서 상기 트랜지스터의 소오스 영역 상부에 잔존하는 상기 폴리 패드층의 일부를 노출시키는 제3콘택홀을 형성시키는 단계와, 상기 제3콘택홀을 매립시키는 제2도전층을 형성하는 단계와, 상기 제2도전층을 소정 형상으로 패터닝시켜서 스토리지 전극을 형성하는 단계와, 상기 스토리지 전극상에 유전체막 및 플레이트 전극을 형성하는 단계로 이루어진 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 트랜지스터의 게이트 전극은 실리콘 질화물로 이루어진 스페이서를 구비한 게이트 절연층에 의하여 절연되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제2항에 있어서, 상기 층간 절연막은 유동 특성이 양호한 산화물로 이루어진 제1층간 절연막과 산화물로 이루어진 제2층간 절연막으로 이루어져 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제3항에 있어서, 상기 제1층간 절연막을 평탄화시키기 위한 평탄화 공정은 화학 기계 연마 공정에 의하여 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제4항에 있어서, 상기 층간 절연막을 패터닝시키기 전에 비반사 피복층을 형성하는 단계를 부가적으로 포함하고 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제4항에 있어서, 상기 층간 절연막은 자체 정렬된 콘택 에칭 공정에 의해서 패터닝되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제6항에 있어서, 상기 층간 절연막을 패터닝시킨 후 잔사 처리 공정을 수행하는 단계를 부가적으로 포함하고 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제6항에 있어서, 상기 폴리 패드층은 인이 도핑된 폴리로 이루어져 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제8항에 있어서, 상기 트렌치는 상기 트랜지스터의 드레인 영역과 전기적으로 연결된 폴리 패드층의 일부 및 상기 트랜지스터의 소오스 영역에 인접하는 소자 분리 영역의 상부에 위치하는 층간 절연막의 일부에 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제9항에 있어서, 상기 제1도전층은 상기 폴리 패드층에 의하여 상기 트랜지스터의 드레인 영역과 전기적으로 도통되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제10항에 있어서, 상기 제2콘택홀 및 제3콘택홀은 이방성 특성이 양호한 건식 식각 공정에 의하여 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100351890B1 (ko) * 1999-05-08 2002-09-12 주식회사 하이닉스반도체 반도체 소자의 플러그층 형성 방법

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6017813A (en) * 1998-01-12 2000-01-25 Vanguard International Semiconductor Corporation Method for fabricating a damascene landing pad
US6025226A (en) * 1998-01-15 2000-02-15 International Business Machines Corporation Method of forming a capacitor and a capacitor formed using the method
KR100334963B1 (ko) * 1999-04-19 2002-05-04 박종섭 콘택 플러그를 갖는 반도체소자의 제조 방법
US6344389B1 (en) * 1999-04-19 2002-02-05 International Business Machines Corporation Self-aligned damascene interconnect
US6593425B2 (en) 2000-05-31 2003-07-15 General Electric Company Data storage media containing transparent polycarbonate blends
US6624460B1 (en) * 2002-08-15 2003-09-23 Macronix International Co., Ltd. Memory device with low resistance buried bit lines
US6894915B2 (en) * 2002-11-15 2005-05-17 Micron Technology, Inc. Method to prevent bit line capacitive coupling
US6734482B1 (en) * 2002-11-15 2004-05-11 Micron Technology, Inc. Trench buried bit line memory devices
US6939761B2 (en) * 2002-11-22 2005-09-06 Micron Technology, Inc. Methods of forming buried bit line DRAM circuitry
KR100680948B1 (ko) * 2004-07-21 2007-02-08 주식회사 하이닉스반도체 반도체 소자의 스토리지 노드 콘택 형성방법
TWI256109B (en) * 2005-03-02 2006-06-01 Powerchip Semiconductor Corp Method of fabricating non-volatile memory
US20060223332A1 (en) * 2005-03-30 2006-10-05 Hynix Semiconductor Inc. Method of manufacturing semiconductor device
CN100378961C (zh) * 2005-04-18 2008-04-02 力晶半导体股份有限公司 非挥发性存储器的制造方法
KR100689712B1 (ko) * 2006-03-23 2007-03-08 삼성전자주식회사 반도체 메모리 소자의 제조방법 및 그 구조

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3060714B2 (ja) * 1992-04-15 2000-07-10 日本電気株式会社 半導体集積回路の製造方法
US5723381A (en) * 1995-09-27 1998-03-03 Siemens Aktiengesellschaft Formation of self-aligned overlapping bitline contacts with sacrificial polysilicon fill-in stud
US5665624A (en) * 1996-02-01 1997-09-09 United Microelectronics Corporation Method for fabricating trench/stacked capacitors on DRAM cells with increased capacitance

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100351890B1 (ko) * 1999-05-08 2002-09-12 주식회사 하이닉스반도체 반도체 소자의 플러그층 형성 방법

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