KR20000066539A - 반도체 메모리장치의 제조 방법 - Google Patents

반도체 메모리장치의 제조 방법 Download PDF

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Abstract

본 발명은 메모리 셀 어레이 영역의 플러그 패턴을 단순화시켜 플러그 사이의 브릿지 가능성을 최소화하는 반도체 메모리장치의 제조 방법에 관한 것으로, 이는 반도체 기판 상부에 게이트 전극 및 소스/드레인 접합 영역을 형성한 후에 플러그 공정을 실시하는데 있어 비트라인 콘택부에만 선택적으로 플러그를 형성하며 스토리지 노드 전극 영역에는 플러그를 형성하지 않는다. 그리고, 상기 구조물에 플러그와 연결되는 비트라인 패턴을 형성하고 그 위를 층간 절연하는 절연막을 증착한 후에 집적 활성 영역과 접하는 스토리지 노드 전극의 콘택을 형성한다.

Description

반도체 메모리장치의 제조 방법{Method for manufacturing semiconductor device}
본 발명은 반도체 장치의 제조방법에 관한 것으로서, 특히 메모리 셀의 커패시터가 형성될 부위의 콘택홀을 미세화하여 반도체 장치의 고집적화를 이룰 수 있는 미세 콘택홀 구조를 가지는 반도체 메모리장치의 제조 방법에 관한 것이다.
최근의 반도체 장치는 디바이스가 고집적화됨에 따라 메모리 셀 크기가 점점 감소되면서 워드 라인과 커패시터 콘택, 비트라인과 커패시터 콘택의 마진이 점점 작아져 커패시터 콘택을 더욱 작게 형성해야만 한다.
한편, 반도체 집적회로가 고집적화됨에 따라 다수의 배선층 또는 콘택홀 사이의 미스얼라인 마진(mis-align margin)이 점점 줄어들고 있다. 더욱이, 반도체 메모리셀과 같이 디자인 룰(design rule)에 여유가 없고 같은 형태의 패턴이 반복되는 경우, 콘택홀을 자기정렬(self-align) 방식으로 형성함으로써 메모리셀의 면적을 축소시키는 방법이 연구개발되었다. 이는 주변구조물의 단차를 이용하여 콘택홀을 형성하는 것으로, 주변구조물의 높이, 콘택홀이 형성될 절연물질의 두께 및 식각방법등에 의해 다양한 크기의 콘택홀을 마스크 사용없이 얻을 수 있기 때문에 고집적화에 의해 미소화되는 반도체장치의 실현에 적합한 방법으로 사용된다.
도 1a는 종래 기술에 의한 반도체 메모리장치를 X축 방향으로 절단한 수직 단면도이며 도 1b는 Y축 방향으로 절단한 수직 단면도이다.
이를 참조하면, 종래 구조의 반도체 장치는 필드산화막(12)이 있는 실리콘기판(10) 상부에 순차 적층된 게이트 산화막(21)과, 폴리실리콘층(22), 텅스텐 실리사이드(24), 절연막(26)이 셀프 얼라인하도록 패터닝된 게이트 전극(20)과, 게이트 전극(20) 양측벽에 형성된 스페이서 절연막(28)과, 스페이서 절연막(28) 사이의 활성 영역에 접합된 스토리지 노드 및 비트라인 콘택용 플러그(30a,30b)와, 게이트 전극(20)과 스페이서 절연막(28) 및 플러그 상부를 층간 절연하는 제 1층간 절연막(32)의 콘택홀을 통해서 폴리실리콘(34)과 텅스텐실리사이드막(35)이 순차 적층되어 비트라인 콘택 플러그(30b)와 연결되는 비트라인(36)과, 비트라인(36) 상부에 형성된 제 2 및 제 3층간 절연막(38,40)을 순차 증착하고 제 3층간 절연막(40)부터 제 1층간 절연막(32)까지 식각해서 형성된 콘택홀을 통해서 하부의 스토리지 노드 전극 콘택 플러그(30a)와 연결되며 제 3층간 절연막(40) 상부에 패터닝된 스토리지 노드 전극(44,46)과, 스토리지 노드 전극(44,46) 상부에 적층된 유전체막(48) 및 플레이트 노드(50)로 구성된다.
이때, 커패시터의 스토리지 노드 전극(44,46)은 실린더 타입 구조를 갖고 있는다. 또한, 스토리지 노드 전극을 이루는 도전층(44)이 층간 절연막(32,38,40)과 접하는 면에는 콘택홀을 형성하고 난 후에 전기적 절연 특성을 향상하기 위해 절연물질의 장벽막(42)을 추가 증착한다.
상기와 같이 구성된 종래 반도체 메모리장치는 비트라인(36)과 스토리지 노드 전극(44,46)과 접하는 콘택 플러그(30a,30b)를 동시에 형성하여 실리콘 기판(10)에 직접적으로 콘택되지 않게 하여 접합 부분의 누설 전류를 감소시키고 공정 마진을 증가시키는 효과가 있다. 그러나, 플러그 제조 공정중 그 영역이 최소 설계 규칙을 따라야 하는데 스토리지 노드 콘택쪽의 플러그 사이에서 브릿지(bridge)가 발생하는 경우가 종종 있어 이로 인한 제조 수율이 저하된다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여, 비트라인 콘택 부위에는 플러그를 형성하는 반면에 스토리지 노드 전극의 콘택 부위에는 플러그를 생략하여 플러그 사이에 발생하는 브릿지 현상을 최소화할 수 있는 반도체 메모리장치의 제조 방법을 제공하는데 있다.
도 1a는 종래 기술에 의한 반도체 메모리장치를 X축 방향으로 절단한 수직 단면도이며 도 1b는 Y축 방향으로 절단한 수직 단면도,
도 2는 본 발명에 따른 반도체 메모리장치의 비트라인 및 커패시터 제조 공정 중에서 비트라인의 콘택홀 제조 공정을 설명하기 위하여 구조물을 X축 방향으로 절단한 수직 단면도,
도 3a는 본 발명에 따른 반도체 메모리장치의 제조 공정중에서 플러그 제조 공정을 설명하기 위하여 구조물을 X축 방향으로 절단한 수직 단면도이며 도 3b는 Y축 방향으로 절단한 수직 단면도,
도 4a는 본 발명에 따른 반도체 메모리장치의 제조 공정중에서 비트라인 제조 공정을 설명하기 위하여 구조물을 X축 방향으로 절단한 수직 단면도이며 도 4b는 Y축 방향으로 절단한 수직 단면도,
도 5a는 본 발명에 따른 반도체 메모리장치의 제조 공정중에서 비트라인의 스페이서 절연막 제조공정을 설명하기 위하여 구조물을 X축 방향으로 절단한 수직 단면도이며 도 5b는 Y축 방향으로 절단한 수직 단면도,
도 6a는 본 발명에 따른 반도체 메모리장치의 제조 공정중에서 커패시터 제조 공정을 설명하기 위하여 구조물을 X축 방향으로 절단한 수직 단면도이며 도 6b는 Y축 방향으로 절단한 수직 단면도.
*도면의 주요 부분에 대한 부호의 설명*
100: 실리콘 기판 102: 필드 산화막
110: 게이트 전극 111: 게이트 산화막
112,126: 폴리실리콘층 113,127: 텅스텐실리사이드막
114,128: 절연막 116: 제 1질화막
117: 제 1층간절연막 118: 콘택홀
119: 스페이서 절연막 120: 플러그
122: 제 2질화막 124: 제 2층간절연막
130: 비트라인 패턴 132: 제 2질화막
132': 스페이서 절연막 134,136: 층간 절연막
140,142: 스토리지 노드 전극 144: 유전체막
146: 플레이트 전극
상기 목적을 달성하기 위하여 본 발명은 비트 라인 및 커패시터를 갖는 반도체 메모리장치의 제조 방법에 있어서, 반도체 기판 상부에 게이트 산화막, 다층의 게이트 도전층 및 절연막이 셀프 얼라인 형태로 패터닝된 게이트 전극과 게이트 전극 사이에 의해 드러난 기판 하부에 불순물이 주입된 소스/드레인 접합영역을 형성하는 단계와, 구조물의 전면에 제 1질화막을 증착하고, 그 위에 평탄화된 제 1층간절연막을 형성한 후에, 제 1층간 절연막내에 콘택홀을 형성하여 이후 비트라인이 형성될 예정의 소스/드레인 접합영역을 노출시키는 단계와, 콘택홀내의 양측벽에 게이트 전극 상부면과 동일한 높이를 갖는 스페이서 절연막을 형성하는 단계와, 제 1층간 절연막의 콘택홀에 도전물질을 매립하고 이를 패터닝하여 소스/드레인 접합 영역과 연결되는 플러그를 형성하는 단계와, 제 1층간 절연막을 제거한 후에 제 2질화막 및 제 2층간 절연막을 순차 증착하고, 플러그 상부면이 노출될때까지 그 상부면을 평탄화하는 단계와, 구조물 상부에 다층의 도전층 및 절연막을 적층하고 이를 플러그와 연결되도록 패터닝하여 비트라인 패턴을 형성하는 단계와, 비트라인 패턴의 양측벽에 절연막으로 된 스페이서 절연막을 형성하는 단계와, 구조물 상부에 제 3층간절연막을 증착하고 그 표면을 평탄화하는 단계와, 이후 커패시터가 형성될 예정 영역의 제 3층간절연막부터 제 1층간절연막까지 선택 식각하여 콘택홀을 형성하고, 콘택홀 내에 도전물질을 매립하고 이를 패턴닝하여 커패시터의 스토리지 노드 전극을 형성하는 단계와, 스토리지 노드 전극 상부에 유전체막 및 플레이트 전극을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.
도 2는 본 발명에 따른 반도체 메모리장치의 비트라인 및 커패시터 제조 공정 중에서 비트라인의 콘택홀 제조 공정을 설명하기 위하여 구조물을 X축 방향으로 절단한 수직 단면도이다.
우선, 본 발명의 제조 방법은 반도체인 실리콘기판(100)에 소자 분리 공정을 실시하여 필드산화막(102)을 형성한 후에, 게이트 산화막(111), 다층의 게이트 도전층으로서 폴리실리콘(112), 텅스텐 실리사이드(113), 및 절연막으로서 질화막(114)을 순차 적층하고 게이트 마스크를 사용한 사진 및 식각 공정을 실시하여 순차 적층된 막들을 셀프 얼라인하게 패터닝하여 게이트 전극(110)을 형성한다. 그리고, 불순물 주입 공정을 실시하여 게이트 전극(110) 사이에 드러난 기판의 활성 영역에 소스/드레인 접합 영역(도시하지 않음)을 형성한다.
그 다음, 상기 구조물의 전면에 소정 두께의 제 1질화막(116)을 증착하고, 그 위에 제 1층간절연막(117)을 증착한 후에 그 표면을 평탄화한다.
이어서, 플러그 마스크를 이용한 사진 공정을 실시하여 본 발명에 따라 비트라인이 형성될 부위에만 상기 제 1층간절연막(117)을 선택식각하여 소스/드레인 영역일 노출되는 콘택홀(118)을 형성한다. 그리고, 상기 콘택홀(118)에 질화물질을 증착하고 이를 건식식각해서 그 내측벽에 스페이서 절연막(119)을 형성한다. 이때, 스페이서 절연막(119)은 게이트 전극(110) 상부면과 동일한 높이를 갖으며 이후 비트라인 콘택부에만 형성될 플러그와 게이트 전극(110) 사이를 전기적으로 절연시키기 위함이다.
도 3a는 본 발명에 따른 반도체 메모리장치의 제조 공정중에서 플러그 제조 공정을 설명하기 위하여 구조물을 X축 방향으로 절단한 수직 단면도이며 도 3b는 Y축 방향으로 절단한 수직 단면도이다.
이를 참조하면, 본 발명의 제조 공정은 상기와 같이 스페이서 절연막(119)을 형성한 후에 비트라인 콘택용 플러그(120)를 형성하는데, 제 1층간 절연막(117)의 콘택홀(118)에 도전물질로서 폴리실리콘을 매립하고 이를 패터닝하여 소스/드레인 접합 영역과 연결되는 플러그(120)를 형성한다. 그리고, 제 1층간 절연막(117)을 제거한 후에 제 2질화막(122) 및 제 2층간 절연막(124)을 순차 증착하고, 도 3b에 도시된 바와 같이 필드 산화막(102) 부위의 플러그(120) 상부면이 노출될때까지 전면식각 공정을 이용하여 평탄화한다. 즉, 비트라인 콘택 마스크를 사용하지 않고 기판의 활성 영역과 필드산화막(102)의 단차를 이용하여 전면식각 공정 내지 CMP(Chemical Mechanical Polishing)으로 필드산화막(102) 상부에 있는 플러그(120) 상단부만을 노출시킨다.
도 4a는 본 발명에 따른 반도체 메모리장치의 제조 공정중에서 비트라인 제조 공정을 설명하기 위하여 구조물을 X축 방향으로 절단한 수직 단면도이며 도 4b는 Y축 방향으로 절단한 수직 단면도이다.
그 다음, 본 발명의 제조 공정은 도 4a 및 4b에 도시된 바와 같이, 구조물 상부에 다층의 도전층으로서 폴리실리콘층(126)과 텅스텐실리사이드막(127)을 증착하고 그 위에 절연막으로서 질화막(128)을 적층한 후에 비트라인 마스크를 이용한 사진 및 식각 공정에 의해 상기 질화막(128), 텅스텐실리사이드막(127) 및 폴리실리콘층(126)을 셀프얼라인 형태로 패터닝하여 비트라인의 패턴(130)을 형성한다. 이로 인해 비트라인의 패턴(130)은 플러그(120)에 의해 하부의 기판과 연결된 구조를 갖는다.
도 5a는 본 발명에 따른 반도체 메모리장치의 제조 공정중에서 비트라인의 스페이서 절연막 제조공정을 설명하기 위하여 구조물을 X축 방향으로 절단한 수직 단면도이며 도 5b는 Y축 방향으로 절단한 수직 단면도이다.
도 5a 및 5b를 참조하면, 본 발명은 상기와 같이 비트라인 패턴(130)이 형성된 구조물 전면에 절연막으로서 질화물질(132)을 증착하고 이를 건식식각 공정으로 식각하여 비트라인 패턴(130)의 양측벽에 스페이서 절연막(132')을 형성한다. 이때, 스페어서 절연막(132')은 이후 주변에 형성될 스토리지 노드 전극과의 절연을 위해서 형성되는 것이다.
도 6a는 본 발명에 따른 반도체 메모리장치의 제조 공정중에서 커패시터 제조 공정을 설명하기 위하여 구조물을 X축 방향으로 절단한 수직 단면도이며 도 6b는 Y축 방향으로 절단한 수직 단면도이다.
본 발명은 도 6a 및 6b에 도시된 바와 같이, 상기와 같은 구조물 전면에 제 3층간절연막(134,136)을 증착하고 그 표면을 평탄화한다. 그리고, 이후 커패시터가 형성될 예정 영역의 제 3층간절연막(134,136)부터 제 1층간절연막(124)까지 선택 식각하여 콘택홀(도시하지 않음)을 형성하고, 통상의 커패시터 제조 공정에 따라 기판 전면에 도전물질을 매립하고 이를 패터닝하여 실리더 타입의 스토리지 노드 전극(140,142)을 형성한다. 그 다음, 스토리지 노드 전극(140,142) 상부에 유전체막(144) 및 플레이트 전극(146)을 형성하여 커패시터를 완성한다. 이때, 상기 콘택홀 내측벽에는 질화막을 사용한 스페이서 절연막(138)을 형성함으로써 셀프얼라인 콘택 제조 공정을 이용하여 공정진행상의 미스 얼라인을 확보하기 위함이다.
상기한 바와 같이 본 발명은 비트라인 콘택부에만 플러그를 형성하며 스토리지 노드 전극 영역에는 플러그를 형성하지 않고 집적 스토리지 노드 전극의 콘택을 형성하기 때문에 플러그 패턴을 단순화시켜 플러그 사이의 브릿지 가능성을 최소화하는 효과가 있다. 그리고, 비트라인 콘택 마스크 공정을 생략하기 때문에 메모리 셀 영역의 토포로지(topology)가 감소되어 주변회로 영역의 금속 콘택의 어스펙트(aspect) 비율을 감소시켜 공정 마진을 개선한다.

Claims (4)

  1. 비트 라인 및 커패시터를 갖는 반도체 메모리장치의 제조 방법에 있어서,
    반도체 기판 상부에 게이트 산화막, 다층의 게이트 도전층 및 절연막이 셀프 얼라인 형태로 패터닝된 게이트 전극과 게이트 전극 사이에 의해 드러난 기판 하부에 불순물이 주입된 소스/드레인 접합영역을 형성하는 단계;
    상기 구조물의 전면에 제 1질화막을 증착하고, 그 위에 평탄화된 제 1층간절연막을 형성한 후에, 상기 제 1층간 절연막내에 콘택홀을 형성하여 이후 비트라인이 형성될 예정의 소스/드레인 접합영역을 노출시키는 단계;
    상기 콘택홀내의 양측벽에 상기 게이트 전극 상부면과 동일한 높이를 갖는 스페이서 절연막을 형성하는 단계;
    상기 제 1층간 절연막의 콘택홀에 도전물질을 매립하고 이를 패터닝하여 상기 소스/드레인 접합 영역과 연결되는 플러그를 형성하는 단계;
    상기 제 1층간 절연막을 제거한 후에 상기 제 2질화막 및 제 2층간 절연막을 순차 증착하고, 상기 플러그 상부면이 노출될때까지 그 상부면을 평탄화하는 단계;
    상기 구조물 상부에 다층의 도전층 및 절연막을 적층하고 이를 상기 플러그와 연결되도록 패터닝하여 비트라인 패턴을 형성하는 단계;
    상기 비트라인 패턴의 양측벽에 절연막으로 된 스페이서 절연막을 형성하는 단계;
    상기 구조물 상부에 제 3층간절연막을 증착하고 그 표면을 평탄화하는 단계;
    이후 커패시터가 형성될 예정 영역의 상기 제 3층간절연막부터 상기 제 1층간절연막까지 선택 식각하여 콘택홀을 형성하고, 상기 콘택홀 내에 도전물질을 매립하고 이를 패턴닝하여 커패시터의 스토리지 노드 전극을 형성하는 단계;
    상기 스토리지 노드 전극 상부에 유전체막 및 플레이트 전극을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 메모리장치의 제조 방법.
  2. 제 1항에 있어서, 상기 게이트 전극 및 비트라인 패턴의 절연막은 질화막으로 사용하는 것을 특징으로 하는 반도체 메모리장치의 제조 방법.
  3. 제 1항에 있어서, 상기 게이트 전극 및 비트라인 패턴의 다층의 도전층은 폴리실리콘 및 금속 실리사이드막을 적층해서 형성하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  4. 제 1항에 있어서, 상기 제 3층간절연막부터 상기 제 1층간절연막까지 선택 식각하여 콘택홀을 형성하는 단계 이후에,
    상기 콘택홀내의 양측벽에 스페이서 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리장치의 제조 방법.
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