KR20010045713A - 스토리지 전극 내부에만 반구형 실리콘 알갱이(에이치에스 지) 실리콘을 가지는 반도체 장치의 실린더형커패시터 형성 방법 - Google Patents

스토리지 전극 내부에만 반구형 실리콘 알갱이(에이치에스 지) 실리콘을 가지는 반도체 장치의 실린더형커패시터 형성 방법 Download PDF

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Abstract

여기에 개시되는 발명은 반도체 장치의 커패시터 형성 방법에 관한 것으로서, 실린더형 커패시터 스토리지 전극 형성에 있어서, 희생산화막 제거후 HSG 실리콘이 실린더 내부에만 형성되며, 이에 따라 스토리지 전극의 표면적을 넓히는 한편 인접한 스토리지 전극과의 브리지를 방지할 수 있다. 실린더형 오프닝을 희생산화막 내에 형성한 후, 스토리지 전극용 다결정 실리콘 및 비정질 실리콘을 차례로 형성한다. 스토리지 전극을 셀 단위로 분리하고, 희생산화막을 제거한다. 그 결과 형성되는 실린더형 스토리지 전극은 비정질 실리콘으로 구성되는 실린더 내부와 결정질 실리콘으로 구성되는 실린더 외부로 이루어진다. 따라서 HSG 실리콘을 시딩(seeding)하고 성장시키면 단지 상기 실린더 내부를 구성하는 비정질 실리콘 상에만 HSG 실리콘이 형성되게 된다.

Description

스토리지 전극 내부에만 반구형 실리콘 알갱이(에이치 에스 지) 실리콘을 가지는 반도체 장치의 실린더형 커패시터 형성 방법{METHOD FOR FABRICATING A CYLINDRICAL CAPACITOR HAVING HSG SILICON ON ITS INNER SURFACE OF THE STORAGE NODE}
본 발명은 반도체 장치의 커패시터 형성 방법에 관한 것으로서, 좀 더 구체적으로는 실린더형 커패시터 하부전극(스토리지 전극) 내부에만 HSG 실리콘을 형성하는 방법에 관한 것이다.
최근 반도체 장치는 경제적 비용측면에서 고집적화 되고있다. 특히 디램(DRAM)과 같은 메모리 장치의 경우에는 집적도 증가가 중요한 자리를 차지하고 있다. 주지하는 바와 같이, 반도체 장치의 집적도 증가는 필연적으로 반도체 기판 상에 형성되는 여러 소자의 점유 면적을 그만큼 감소시킨다. 그러나 메모리 소자를 구성하는 커패시터는 신뢰성 있는 소자 동작을 위해서는 최소한의 일정한 커패시턴스를 필요로 한다. 알파-입자에 의한 소프트 에러나 노이즈에 의한 저장된 데이터의 에러를 방지할 수 있도록 셀당 약 25fF 이상은 유지되어야 한다.
따라서 동일 면적 또는 동일한 웨이퍼에 많은 수의 소자를 집적하는 초고집적화와 반도체 공정 기술의 발전에 따른 최소 선폭의 감소로 작은 단면적에 동일 커패시턴스를 가진 커패시터를 집적하는 방법이 디램에 있어서 중요한 문제 중 하나라 할 수 있다. 이를 위해 커패시터 구조가 평면 셀(planar cell) 구조에서 스택 구조(stack cell), 트렌치 구조(trench cell) 등으로 복잡화되고 셀 구조도 CUB(capacitor under bit line)에서 COB(capacitor over bit line) 형태로 바뀌었다. 잘 알려진 바와 같이 커패시터의 커패시턴스(C) = εx A/d 이다. 여기서 ε는 커패시터 두 전극 사이에 형성되는 유전막의 유전율이며, A는 커패시터 전극 면적을 그리고 d는 유전막의 두께를 각각 나타낸다. 따라서 주어진 셀 면적 내에서 커패시턴스를 증가시키는 방법으로 유전율이 높은 물질을 유전막으로 사용하거나 유전막의 두께를 얇게 형성하거나 커패시터 전극의 면적을 증가시키는 방법을 생각할 수 있다. 유전막의 경우 NO막이나 ONO막을 제외하고는 대부분 현재 개발중이며 제품에 적용될 경우 신뢰도 문제 등 여러 가지 해결해야 할 과제가 아직 많이 남아있다.
커패시턴스를 높이는 일반적인 방법으로, 커패시터 전극의 표면적을 증가시키는 방법을 사용하고 있다. 이를 위해 스택형이나, 실린더형, 핀형, 트렌치형 등 삼차원 구조로 커패시터 전극을 형성하고 있다. 전극의 내부 및 외부 표면 모두가 유효면적으로 사용되기 때문에 실린더형 커패시터가 널리 사용된다. 또한 최근에는 전극 표면 자체에 굴곡을 주어 그 표면적을 극대화하는 방법이 적용되고있다. 즉 스토리지 전극을 실린더형으로 형성하고, 실린더 표면에 HSG 실리콘을 성장시키는 방법이 사용되고 있다. 그러나 디자인 룰이 점점 작아지면서, HSG 실리콘 성장시 인접 스토리지 전극과의 브리지 유발 가능성이 점점 커지고 있다.
이러한 문제점을 해결하기 위해, 스토리지 전극을 실린더형으로 형성하고 실린더 내부에만 HSG 실리콘을 성장시키는 방법들이 제시되었다. 이러한 방법은 통상적으로 실린더 내부에만 HSG 실리콘을 성장시키고 후속 공정으로 외부의 산화막(일명 희생산화막)을 습식식각하여 제거한다. 그러나 이러한 희생산화막의 습식식각 공정에서 HSG 실리콘이 떨어져 인접 스토리지 전극간의 전기적 브리지를 유발하는 문제점을 야기하게 된다.
일예로 미국특허공고번호 5,892,702가 참고로 여기에 개시되다. 도 1a 내지 도 1j는 상기 5,892,702 특허의 공정 단계의 일부를 나타내는 단면도이다. 먼저 도 1a를 참조하면, 희생산화막(48) 내부에 스토리지 전극용 오프닝(49a)이 형성된다. 그리고 나서 도 1b에 나타난 바와 같이, 제2비정질 실리콘(50)이 얇게 형성된다. 그리고 나서 도 1c에서와 같이, 레지스트막(51) 상기 오프닝(49a)을 완전히 채우도록 형성된다. 다음 셀 단위의 스토리지 전극을 분리시키기 위해, 상기 희생산화막(48)의 상부가 나타날 때까지, 대한 평탄화 공정이 진행된다(도 1d).
다음, 도 1e 및 도 1f에 나타난 바와 같이 상기 희생산화막(48) 및 하부의 제1비정질 실리콘이 제거되고 공간(260)이 정의된다. 상기 공간(260)을 스핀온글라스(spin on glass)막(52)으로 채운다(도 1g). 다음 상기 오프닝을 채우고 있는 레지스트막(51)이 선택적으로 제거되고 상기 스핀온글라스막(52)으로 격리된 실린더형 스토리지 전극(26)이 형성된다(1 h). 상기 스토리지 전극의 내부(즉 제2비정질 실리콘(50))에 HSG 실리콘(41)이 형성된다(도 1i). 그리고 나서 상기 스토리지 전극을 둘러싸는 상기 스핀온글라스막(52)이 제거되어 도 1j에 도시된 바와 같이 실린더 내부에만 HSG 실리콘이 형성된 스토리지 전극이 완성된다.
전술한 바와 같이 상기 스핀온글라스막(52)을 제거할 때 상기 HSG 실리콘 (41)이 떨어져서 인접한 스토리지 전극 사이에 전기적 브리지가 발생될 가능성이 있다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로써, 스토리지 전극 내부에만 HSG실리콘을 성장시키는 방법에 있어서, 희생산화막 제거시 HSG실리콘이 떨어져 나가는 것을 방지하고, 이로 인한 인접한 스토리지 전극과의 전기적 브리지 형성을 방지하는 커패시터 형성 방법을 제공함에 그 목적이 있다.
본 발명의 다른 목적은 포토리소그라피 공정에 의해 정의되는 스토리지 전극 사이의 간격 보다 좁은 간격을 가지는 커패시터 형성 방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1j는 종래 방법에 의한 실린더형 커패시터 형성 방법의 일부를 공정 순서에 따라 개략적으로 나타내는 단면도;
도 2는 본 발명의 제1실시예에 따른 스토리지 전극용 오프닝이 형성된 반도체 기판을 개략적으로 나타내는 단면도;
도 3a 내지 도 3j는 도 2의 A-A'라인(트랜지스터 방향)을 따라 절취한 반도체 기판의 단면도로서, 본 발명의 실시예에 따른 실린더형 커패시터 형성 방법을 순차적으로 나타내는 도면; 그리고,
도 4a 내지 도 4j는 도 2의 B-B'라인(비트 라인 방향)을 따라 절취한 도 3a 내지 도 3j에 각각 대응하는 반도체 기판의 단면도로서, 본 발명의 실시예에 따른 실린더형 커패시터 형성 방법을 순차적으로 나타내는 도면; 그리고
도 5a 내지 도 5j는 본 발명의 제2실시예에 따른 실린더형 커패시터 형성 방법을 순차적으로 나타내는 도면으로서, 비트라인 방향을 따라 절취한 단면도이다.
* 도면의 주요 부분에 대한 부호의 설명
100,500 : 반도체 기판 120,520 : 소자격리 영역
140a-d,540b : 활성영역 160a-e,560a-e : 트랜지스터
180a-e,580a-e : 콘택패드 200,220,260,600,620 : 층간절연막
240a-c,640a-c : 비트라인 280 : 산화방지 질화막
300 : 질화막 보호 산화막 320,720 : 식각저지막
340,740 : 희생산화막 360a-e,380a-e,400a-e : 오프닝
420,820 : 결정질 실리콘 440,840 : 비정질 실리콘
460,860 : 평탄화 절연막 680 : 스토리지 콘택 플러그
760a-e,780a-e,800a-e : 오프닝 480,880 : HSG 실리콘
본 발명의 목적을 달성하기 위한 바람직한 구성에 따른 커패시터 형성 방법은 인접한 스토리지 전극을 분리하고 희생산화막을 제거한 후 HSG실리콘이 성장되는 것을 그 특징으로 한다. 구체적으로 스토리지 전극용 오프닝 형성후 스토리지 전극용 제1 및 제2도전막이 형성된다. 상기 제1도전막은 HSG가 성장되지 않는 막질로 형성되며, 상기 제2도전막은 HSG가 잘 성장되는 막질로 형성된다. 이후 셀 단위로 스토리지 전극을 분리하고 희생산화막을 제거하여 실린더형 스토리지 전극을 완성한다. 그리고 나서 HSG실리콘이 스토리지 전극 표면상에 성장하는데, 이때 실린더 내부는 제2도전막으로 구성되기 때문에 HSG실리콘이 성장하지만, 실린더 외부는 제1도전막으로 구성되기 때문에 HSG 실리콘이 성장하지 않는다. 따라서 종래 희생산화막 제거시 실린더 내부에 형성된 HSG 실리콘이 떨어져 나가는 것을 방지할 수 있고, 이로 인한 인접한 스토리지 전극 사이의 전기적 브리지를 방지할 수 있다.
좀 더 구체적으로, 본 발명의 목적을 달성하기 위한 커패시터 형성 방법은, 스토리지 콘택패드가 형성된 반도체 기판 상에 하부절연막을 형성한다. 상기 하부절연막 상에 식각저지막을 형성한다. 상기 식각저지막 상에 상부절연막을 형성한다. 상기 상부절연막, 식각저지막 그리고 하부절연막을 식각하여 상기 스토리지 콘택패드를 노출시키는 오프닝을 형성한다. 이때, 상기 오프닝에 의해 스토리지 전극 오프닝 및 스토리지 전극 콘택 오프닝이 동시에 정의된다. 상기 오프닝을 포함하여 상기 상부절연막 상에 커패시터 하부전극용 제1도전막 및 제2도전막을 형성한다. 상기 상부절연막 상부의 상기 제1도전막 및 제2도전막을 제거하여 상기 오프닝 내부에만 이를 남겨둔다. 상기 식각저지막을 이용하여 상기 상부절연막을 선택적으로 제거하여 상기 스토리지 콘택패드에 전기적으로 연결되는 스토리지 전극을 형성한다. 이때, 상기 스토리지 전극은 상기 제2도전막으로 정의되는 내부와 상기 제1도전막으로 정의되는 외부로 이루어진다. 상기 스토리지 전극 표면 상에 HSG 실리콘을 형성한다. 이때, 상기 HSG실리콘은 상기 제2도전막 상에만 형성된다.
상술한 방법에 있어서, 상기 제1도전막 및 제2도전막을 형성하는 단계는, 상기 오프닝을 포함하여 상기 상부절연막 상에 제1비정질 실리콘을 증착하는 단계, 열처리 공정을 진행하여 상기 비정질 실리콘을 결정화시켜 상기 제1도전막을 형성하는 단계, 그리고 상기 제1도전막 상에 제2비정질 실리콘을 증착하여 상기 제2도전막을 형성하는 단계를 포함한다. 이때, 상기 제1비정질 실리콘은 약 100 옹그스트롬 내지 300 옹그스트롬의 두께 범위를 갖도록 형성되고, 상기 제2비정질 실리콘은 약 200 옹그스트롬 내지 300 옹그스트롬의 두께 범위를 가지도록 형성될 수 있다.
상술한 방법에 있어서, 상기 상부절연막 상부의 상기 제1도전막 및 제2도전막을 제거하고 상기 오프닝 내부에는 남겨두는 단계는, 상기 오프닝을 완전히 채우도록 평탄화 절연막을 상기 제2도전막 상에 형성하는 단계, 상기 상부절연막의 상부 표면이 나타날 때까지 상기 평탄화 절연막, 상기 제2도전막 그리고 상기 제1도전막을 평탄화하는 단계, 그리고 상기 오프닝 내부에 잔존하는 상기 평탄화 절연막을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
상술한 방법에 있어서, 상기 스토리지 전극 콘택패드가 형성된 반도체 기판을 준비하는 단계는, 상기 반도체 기판 상에 트랜지스터를 형성하는 단계, 상기 트랜지스터를 절연시키기 위한 절연층을 형성하는 단계, 상기 트랜지스터 양측의 반도체 기판이 노출되도록 상기 절연층을 식각하여 스토리지 콘택패드 오프닝 및 비트라인 콘택패드 오프닝을 형성하는 단계, 상기 스토리지 콘택패드 오프닝 및 비트라인 콘택패드 오프닝을 도전물질로 채우는 단계, 그리고 상기 절연층의 상부가 노출될 때까지 상기 도전물질을 평탄화하여 상기 스토리지 콘택패드 및 비트라인 콘택패드를 형성하는 단계를 포함하며, 이때, 상기 비트라인은 상기 비트라인 콘택패드에 전기적으로 연결된다.
상술한 방법에 있어서, 상기 상부절연막은 산화막으로 형성되고 상기 식각저지막은 실리콘 질화막으로 형성되는 것을 특징으로 한다.
상술한 방법에 있어서, 상기 오프닝을 형성하는 단계는, 상기 식각저지막이 나타날 때까지 상기 상부절연막을 식각하여 상기 스토리지 전극 오프닝을 정의하는 단계와 상기 식각저지막 및 상기 하부절연막을 상기 스토리지 콘택패드가 나타날 때까지 식각하여 상기 스토리지 전극 콘택 오프닝을 정의하는 단계를 포함한다. 이때, 상기 스토리지 전극 오프닝을 정의한 후, 상기 스토리지 전극 오프닝을 정의하는 상기 상부절연막을 상기 식각저지막에 대해 선택적으로 식각하여 상기 스토리지 전극 오프닝의 크기를 확장시키는 단계를 더 포함할 수 있다.
상술한 본 발명의 목적을 달성하기 위한 바람직한 공정 구성에 따르는 본 발명의 커패시터 형성 방법은, 반도체 기판 상에 트랜지스터를 형성한다. 상기 트랜지스터를 포함하여 상기 반도체 기판 상에 절연층을 형성한다. 상기 절연층을 뚫고 상기 트랜지스터 양측의 반도체 기판에 전기적으로 연결되는 비트라인 콘택패드 및 스토리지 콘택패드를 형성한다. 상기 트랜지스터 및 상기 콘택 패드를 절연시키기 위해 제1절연막을 형성한다. 상기 비트라인 콘택패드에 전기적으로 연결되는 비트라인을 상기 제1절연막 상에 형성한다. 상기 비트라인은 비트라인용 도전막과 이를 보호하는 캡핑막으로 구성된다. 상기 제1절연막 상에 제2절연막을 형성한다. 상기 제2절연막 상에 상기 비트라인의 산화를 방지하기 위한 제3절연막을 형성한다. 상기 제3절연막 상에 제4절연막을 형성한다. 상기 제4절연막 상에 식각저지막을 형성한다. 상기 식각저지막 상에 스토리지 전극의 높이를 결정하는 제5절연막을 형성한다. 상기 제5절연막 내지 상기 제1절연막을 식각하여 상기 스토리지 콘택패드를 노출시키는 오프닝을 형성한다. 상기 오프닝 내부 및 상기 제5절연막 상에 스토리지 전극용 제1 및 제2도전막을 형성한다. 상기 오프닝을 완전히 채우도록 제6절연막을 상기 제5절연막 상에 형성한다. 상기 제5절연막의 상부가 나타날 때까지 상기 제2 및 제1도전막 및 상기 제6절연막을 식각한다. 상기 오프닝 내부의 상기 제6절연막과 상기 제5절연막을 선택적으로 제거하여 스토리지 전극을 형성한다. 이때, 상기 스토리지 전극은 상기 제1도전막으로 정의되는 외부 표면과 상기 제2도전막으로 정의되는 내부 표면으로 이루어진다. 상기 내부 표면을 정의하는 상기 제2도전막 상에만 선택적으로 HSG 실리콘을 형성한다.
상술한 방법에 있어서, 상기 제1도전막 및 상기 제2도전막을 형성하는 단계는, 상기 오프닝을 포함하여 상기 제5절연막 상에 제1비정질 실리콘을 증착하는 단계, 열처리 공정을 진행하여 상기 비정질 실리콘을 결정화시켜 상기 제1도전막을 형성하는 단계, 그리고 상기 제1도전막 상에 제2비정질 실리콘을 증착하여 상기 제2도전막을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하며, 상기 제1비정질 실리콘은 약 100 옹그스트롬 내지 300 옹그스트롬의 두께 범위를 갖도록 형성되고, 상기 제2비정질 실리콘은 약 200 옹그스트롬 내지 300 옹그스트롬의 두께 범위를 가지도록 형성된다.
상술한 방법에 있어서, 상기 제1, 제2, 제4, 제5 및 제6절연막은 산화막으로 형성되고, 상기 비트라인 캡핑막, 식각저지막은 실리콘 질화막으로 형성되는 것을 특징으로 한다. 이때, 상기 오프닝을 형성하는 단계는, 상기 제5절연막을 상기 식각저지막에 대해 선택적으로 식각하여 스토리지 전극용 제1오프닝을 형성하는 단계와, 식각저지막, 상기 제4, 제3, 제2 및 제1절연막을 식각하여 상기 스토리지 콘택패드를 노출시키고 상기 스토리지 전극용 제1오프닝에 자기정렬적인 스토리지 콘택용 제2오프닝을 형성하는 단계를 포함한다. 이때, 상기 제2오프닝을 형성하는 단계는, 상기 제1오프닝에 의해 노출된 식각저지막을 상기 제4절연막에 대해 선택적으로 식각하는 단계와, 노출된 상기 제4절연막을 상기 제3절연막에 대해 선택적으로 식각하는 단계와, 노출된 상기 제3절연막을 상기 제2절연막에 대해 선택적으로 식각하는 단계와, 그리고 상기 제2절연막 및 상기 제1절연막을 상기 캡핑막에 대해 선택적으로 식각하여 상기 스토리지 콘택패드를 노출시키는 단계를 포함한다.
또한, 상기 제1오프닝을 형성한 후, 상기 식각저지막을 이용하여 상기 제5절연막을 식각하여 그 크기를 증가시키는 단계를 더 포함할 수 있다.
상술한 본 발명의 목적을 달성하기 위한 바람직한 공정 구성에 따르는 실린더형 커패시터 형성 방법은 반도체 기판 상에 트랜지스터를 형성한다. 상기 트랜지스터를 포함하여 상기 반도체 기판 상에 절연층을 형성한다. 상기 절연층을 뚫고 상기 트랜지스터 양측의 반도체 기판에 전기적으로 연결되는 비트라인 콘택패드 및 스토리지 콘택패드를 형성한다. 상기 트랜지스터 양측의 반도체 기판 상에 비트라인 콘택패드 및 스토리지 콘택패드를 형성하다. 상기 트랜지스터 및 상기 콘택패드들을 절연시키기 위해 제1절연막을 형성한다. 상기 비트라인 콘택패드에 전기적으로 연결되는 비트라인을 상기 제1절연막 상에 형성하며, 상기 비트라인은 비트라인용 도전막과 이를 보호하는 캡핑막으로 구성된다. 상기 제1절연막 상에 비트라인을 절연시키기 위한 제2절연막을 형성한다. 상기 제2절연막을 뚫고 상기 스토리지 콘택패드에 전기적으로 연결되는 스토리지 콘택 플러그를 형성한다. 상기 제2절연막 및 상기 스토리지 콘택 플러그 상에 식각저지막 그리고 희생절연막을 형성한다. 상기 희생절연막 및 식각저지막을 식각하여 상기 스토리지 콘택 플러그를 노출시키는 오프닝을 형성한다. 상기 오프닝을 포함하여 상기 희생절연막 상에 커패시터 스토리지 전극용 제1도전막 및 제2도전막을 형성한다. 상기 희생절연막 상부의 상기 제1도전막 및 제2도전막을 제거하여 상기 오프닝 내부에만 남겨두어 셀 단위로 분리된 스토리지 전극을 형성한다. 상기 식각저지막을 이용하여 상기 희생절연막을 선택적으로 제거하여 상기 스토리지 전극의 외부를 노출시키되, 상기 제2도전막은 상기 스토리지 전극의 내부를 정의하고 상기 제1도전막은 상기 스토리지 전극의 외부를 정의한다. 상기 스토리지 전극 상에 HSG 실리콘을 형성한다. 이때, 상기 제2도전막 상에만 HSG 실리콘이 형성된다.
상술한 방법에 있어서, 상기 제1도전막은 결정화된 실리콘이고, 상기 제2도전막은 비정질 실리콘인 것을 특징으로 한다.
상술한 방법에 있어서 상기 오프닝을 형성하는 단계는, 상기 식각저지막이 나타날 때까지 상기 희생절연막을 제1식각하는 단계와 상기 식각저지막을 제2식각하는 단계를 포함하여 이루어지며, 상기 제1식각후, 상기 희생절연막을 상기 식각저지막에 대해 선택적으로 식각하여 오프닝의 크기를 확장시키는 단계를 더 포함하는 것을 특징으로 한다.
상술한 방법에 있어서 셀 단위로 분리된 스토리지 전극을 형성하는 단계는, 상기 오프닝을 완전히 채우도록 평탄화 절연막을 상기 제2도전막 상에 형성하는 단계와, 상기 희생절연막의 상부 표면이 나타날 때까지 상기 평탄화 절연막, 상기 제2도전막 그리고 상기 제1도전막을 평탄화하는 단계와, 그리고 상기 오프닝 내부에 잔존하는 상기 평탄화 절연막을 제거하여 상기 스토리지 전극의 내부를 정의하는 상기 제2도전막을 노출시키는 단계를 포함하여 이루어지는 것을 특징으로 한다.
상술한 방법에 있어서, 상기 제1도전막 및 제2도전막을 형성하는 단계는, 상기 오프닝을 포함하여 상기 상부절연막 상에 제1비정질 실리콘을 증착하는 단계와, 열처리 공정을 진행하여 상기 제1비정질 실리콘을 결정화시켜 상기 제1도전막을 형성하는 단계와, 그리고 상기 제1도전막 상에 제2비정질 실리콘을 증착하여 상기 제2도전막을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
상술한 본 발명의 바람직한 구성에 따르는 커패시터 형성 방법에 의하면, 결정질 실리콘 및 비정질 실리콘을 스토리지 전극용 오프닝에 형성하고, 셀 단위로 스토리지 전극을 분리하고 희생산화막을 제거한다. 희생산화막 제거후, HSG실리콘 성장 공정이 진행된다. 따라서 실리콘 내부(비정질 실리콘 표면)에만 HSG실리콘이 성장하고 외부에는 성장하지 않는다. 그 결과, 종래 희생산화막 제거시 HSG실리콘이 실린더 내부로부터 떨어져 나와 인접한 스토리지 전극 사이의 전기적 브리지를 형성하는 것을 방지할 수 있다.
이하 첨부되는 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 제시된 도면에서 증착되는 막질의 두께 및 형성되는 영역이 설명의 명확화 및 도의 간략화를 위해서 다소 과장되게 표시되어 있다. 본 발명은 반도체 장치 디램에 관한 것으로서 구체적으로는 커패시터 형성 방법에 관한 것이다. 따라서, 반도체 제조 공정에 통상적으로 진행되는 소자분리공정, 트랜지스터 형성 공정, 비트라인 형성 공정 그리고 각종 절연막 형성 공정 등에 대한 자세한 설명은 생략한다.
도 2는 본 발명의 제1실시예에 의한 스토리지 전극용 오프닝이 형성된 반도체 기판의 평면도를 개략적으로 나타내고 있다. 구체적으로 설명하면, 반도체 기판에 소자분리 공정 등에 의해 형성된 소자격리 영역(120)으로 둘러싸인 활성영역(140)이 정의되어 있다. 도면에는 7개의 활성영역이 나타나 있다. 다수의 트랜지스터(160a-d)가 A-A' 라인(X축 방향)과 평행하게 달리면서 상기 활성영역(140)을 가로지르고 있다. 다수의 비트라인(240a-c)이 상기 트랜지스터(160a-d)와 직교하면서 상기 활성영역(140) 밖을 달리고 있다. 상기 비트라인(240a-c)은 비트라인용 콘택패드(180f)를 통해 상기 활성영역(140)의 소정 부분에 전기적으로 연결된다. 비록 도시되지 않았지만, 상기 트랜지스터(160a-d)와 상기 비트라인(240a-c)은 전기적으로 일 절연막에 의해 서로 격리되어 있다. 상기 비트라인(240a-c)과 상기 비트라인용 콘택패드(180f)는 일 절연막 내에 형성된 콘택(230:일명 DC라고 한다)을 통해 전기적으로 연결된다. 다수의 스토리지 전극용 오프닝(400a-e)이 스토리지 전극용 콘택패드(180a-e)를 노출시킨다. 상기 오프닝(400a-e)은 스토리지 전극 및 스토리지 전극 콘택을 동시에 정의한다. 상기 스토리지 전극용 오프닝(400a-e)은 상기 비트라인(240a-c) 상에 형성된 다른 절연막(도시되지 않음) 및 상기 일절연막 내에 형성되어 있다. 상기 비트라인(240a-c)은 바람직하게는 실리콘 질화막으로 둘러싸여 있기 때문에, 상기 스토리지 전극용 오프닝(400a-e) 형성을 위한 포토리소그라피 공정시 오정렬이 발생하더라도, 전기적 쇼트(short) 발생의 염려는 없다.
이하 도3a 내지 도 3j 그리고 도 4a 내지 도4j를 참조하여 본 발명의 바람직한 실시예에 따른 커패시터 형성 방법을 상세히 설명한다. 도 3a 내지 도 3i는 도 2의 A-A'라인을 따라 절취한 반도체 기판의 단면도이고 도 4a 내지 도 4i는 도 2의 B-B'라인을 따라 절취한 단면도이다. 본 발명의 보다 나은 이해를 위해 도 3 및 도 4를 동시에 참고하여 설명한다.
먼저 도 3a 및 도 4a를 참조하면, 먼저 반도체 기판(100)이 준비된다. 다음 통상적인 소자분리 공정을 진행하여 도 2에 나타난 바와 같은 막대 형태의 활성영역(140)을 정의한다. 상기 소자 분리 공정으로 소자격리막(120)이 형성된다. 예를 들면, 상기 소자격리막(120)은 얕은 트렌치 격리법 또는 국부적실리콘산화법 등으로 형성될 수 있다. 바람직하게는 반도체 기판의 소정 깊이로 식각하여 트렌치를 형성하고 여기에 절연물질을 채워서 활성영역을 정의하는 얕은 트렌치 격리법이 사용된다. 활성영역이 정의된 후, 통상적인 웰 형성 및 트랜지스터의 문턱전압을 조절하기 위한 이온주입 공정이 진행된다. 이후 트랜지스터 형성 공정이 진행되어 상기 활성영역(140)을 가로지르는(도 2 및 도 4a 참조) 트랜지스터가 형성된다. 구체적으로, 먼저 게이트 산화막을 반도체 기판 전면에 성장시킨다. 다음 게이트 전극물질 및 게이트 캡핑막을 형성하고 포토리소그라피 공정 및 식각 공정을 통해 게이트라인이 형성된다. 이후 게이트 절연막 스페이서가 형성되고 소스/드레인 이온 주입공정을 진행하여 상기 트랜지스터 양측에 소스/드레인 영역이 형성되고, 트랜지스터(160a-d)가 완성된다.
다음 후속 포토리소그라피 공정의 마진을 증가시키기 위해 콘택패드 형성 공정이 진행된다. 먼저 상기 트랜지스터(160a-d)를 포함하여 상기 반도체 기판(100) 상에 절연물질이 증착되고 화학물리적연막(CMP) 등에 의한 평탄화 공정이 진행되어 평탄한 상부표면을 가지는 절연층(200)이 형성된다. 상기 절연층 (200)은 바람직하게는 산화막으로 형성된다. 다음 포토리소그라피 및 식각 공정에 의해 패드용 오프닝이 상기 소스/드레인 영역을 노출시키도록 형성되고 도전물질, 예를 들면 폴리실리콘 등이 증착되어 콘택패드(180a-e)가 형성된다. 콘택패드 형성후, 이를 절연하기 위한 제1절연막(220)이, 바람직하게는 산화막으로 형성된다.
다음 비트라인 형성 공정이 진행된다. 상기 제1절연막(220)에 대한 포토리소프라피 및 식각 공정이 진행되어 비트라인 콘택(230)이 형성된다. 상기 비트라인 콘택(230)은 소정의 콘택패드, 즉 비트라인 콘택패드(180f)를 노출시킨다. 다음 상기 비트라인 콘택(230)을 포함하여 상기 제1절연막(220) 상에 비트라인용 도전물질 및 캡핑막을 형성하고 포토리소그라피 및 식각공정으로 비트라인(240a-c)을 형성하고 이후 측벽 스페이서가 형성된다. 상기 비트라인(240a-c) 물질로, 각각 약 750 옹그스트롬/250 옹그스트롬의 티타늄/티타늄 질화막 이중막의 배리어막과 텅스텐 약 800 옹그스트롬이 사용된다. 상기 비트라인 캡핑막 및 상기 스페이서는 후속 절연막으로 사용되는 산화막과 식각선택비가 있는 물질 예를 들면 실리콘 질화막으로 형성된다. 캡핑막으로 사용되는 질화막은 약 1,000 옹그스트롬 내지 2,000 옹그스트롬의 두께 범위로 형성되며, 상기 스페이서용 질화막은 약 300 옹그스트롬 내지 700 옹그스트롬의 두께 범위로 형성된다. 상기 비트라인 캡핑막 및 측벽 스페이서용 실리콘 질화막은 후속 스토리지 전극 및 스토리지 전극 콘택 형성을 위한 절연막 식각시 비트라인을 보호한다. 다음, 상기 비트라인(240a-c)을 포함하여 상기 제1절연막(220) 상에 비트라인(240a-c)을 절연하기 위한 절연막으로 산화막을 형성하고 평탄화 공정을 진행하여 상기 비트라인(230a-c) 상부에 약 1,000 옹그스트롬 정도가 남도록 하여 제2절연막(260)을 형성한다.
다음 도 3b 및 도 4b를 참조하면, 후속 커패시터 유전막 형성 공정에서 상기 비트라인(240a-c)의 산화를 방지하기 위한 산화방지 절연막으로 제3절연막(280)을 형성한다. 상기 제3절연막(280)은 실리콘 질화막으로 형성되며 약 70 옹그스트롬 내지 150 옹그스트롬의 두께 범위를 가진다. 다음 제4절연막(300)이 상기 제3절연막(280)인 실리콘 질화막 상에 형성한다. 상기 제4절연막(300)으로 산화막을 사용하며 약 500 옹그스트롬 내지 1,000 옹그스트롬의 두께 범위로 형성한다. 다음 상기 제4절연막(300)인 산화막 상에 식각저지막(320)으로 실리콘 질화막이 형성된다. 상기 식각저지 실리콘 질화막(320)은 후속 커패시터 스토리지 전극용 오프닝 형성 공정에서 식각저지막으로 작용하며 약 200 옹그스트롬 내지 1,000 옹그스트롬의 두께 범위로 형성된다. 다음 스토리지 전극의 두께를 결정하는 제5절연막(340, 일명 희생산화막)이 상기 식각저지 질화막(320) 상에 형성된다. 예를 들면 상기 희생산화막(340)은 약 8,000 옹그스트롬 내지 12,000 옹그스트롬의 두께 범위로 형성된다.
다음 포토레지스트막을 증착하고 포토리소그라피를 진행하여 직사각형 형태로 포토레지스트 패턴을 정의한다. 이후 상기 포토레지스트 패턴을 사용하여 건식식각 공정을 진행하여 상기 희생산화막(340)을 수직 식각하고 스토리지 전극용 제1오프닝(360a-e)을 도 3c 및 도 4c에 도시된 바와 같이 형성한다. 상기 희생산화막에 대한 식각은 상기 식각저지 질화막(320) 상에서 정지된다. 다음 스토리지 전극의 표면적을 더 증가시키기 위해, 상기 희생산화막(340)에 대해 습식식각이 진행되고 상기 제1오프닝(360a-e)은 그 크기가 a에서 a'로 b에서 b'로 각각 증가한다(도 3d 및 도 4d). 이때 도시된 바와 같이 상기 오프닝의 바닥은 식각저지 질화막 (320)이 있으므로 식각이 일어나지 않고, 상기 제1오프닝(360a-e)의 측면 방향으로만 식각이 일어난다. 따라서 본 발명에 따르면, 상기 도 3c 및 도 4c에서 포토레지스트에 의해 정의된 오프닝을 확장시킬 수 있으며, 다시 말해 인접한 오프닝 사이의 거리를 감소시킬 수 있다. 이는 원하는 크기를 가지는 스토리지 전극용 오프닝을 다소 완화된 포토리소그라피를 적용해서 형성할 수 있음을 의미한다. 또한 포토리소그라피 공정의 해상 한계를 능가하는 소정의 패턴 사이즈를 형성할 수 있음을 의미하기도 한다.
오프닝을 확장시킨 후, 노출된 상기 식각저지 질화막(320)을 건식식각한다. 이후, 상기 제4절연막인 산화막(300) 및 제3절연막인 산화방지 질화막(280)을 차례로 식각한다. 이때, 상기 제2절연막(260)은 상기 산화방지 질화막(280) 식각시 비트라인 보호용 질화막(캡핑막 및 스페이서)이 손상되는 것을 방지한다. 이후 하부의 제2절연막(260) 및 제1절연막(220)인 산화막을 질화막(비트라인 캡핑막 및 스페이서)에 대해 높은 식각선택비를 가지는 조건으로 식각하여 상기 콘택패드(180a-e)를 노출시키는 제2오프닝을 형성하며 이때, 상기 제1오프닝에 대해 자기정렬적으로 형성된다. 즉, 도 3e 및 도 4e에 나타난 바와 같이 스토리지 전극 및 스토리지 전극 콘택용 오프닝(400a-e)이 동시에 하나의 포토리소그라피 공정으로 형성된다. 따라서 스토리지 전극 및 스토리지 전극 콘택 사이의 오정렬 발생의 염려가 없다. 또한 상기 제2오프닝 형성을 위한 산화막(제2절연막 및 제1절연막) 식각은 상기 비트라인을 보호하는 캡핑질화막 및 스페이서 질화막에 대해 높은 식각 선택비를 가지면서 진행되기 때문에 비트라인과의 쇼트 발생 염려는 없다. 구체적으로, 상기 제1 및 제2절연막인 산화막에 대한 식각은 질화막과 높은 선택비를 가지도록 CF계열의 식각가스 예를 들면 C4F8등을 사용하여 진행한다. 상기 트랜지스터의 게이트 캡핑막 및 게이트 스페이서도 실리콘 질화막으로 형성되기 때문에, 트랜지스터와의 쇼트 발생 문제 또한 없다.
다음 스토리지 전극용 오프닝(400a-e)을 완성한 후, 스토리지 전극용 도전막 형성 공정을 진행하며 도 3f 및 도 4f에 나타나 있다. 본 발명에 따르면 스토리지 전극용 도전막으로 제1도전막(420) 및 제2도전막(440)의 이중막으로 형성되며, 상기 제1도전막은 HSG가 성장되지 않는 막질로 형성되고 상기 제2도전막은 HSG가 잘 성장되는 막질로 형성된다. 예를 들면, 상기 제1도전막(420)은 결정화된 실리콘으로 형성될 수 있고 상기 제2도전막(440)은 비정질 실리콘으로 형성된다. 구체적으로 살펴보면, 먼저 제1비정질 실리콘이 약 100 옹그스트롬 내지 300 옹그스트롬의 두께 범위로 형성된다. 이후 열처리 공정을 진행하여 상기 비정질 실리콘을 결정질로 전환시켜 제1도전막이 형성된다. 이렇게 결정화된 실리콘 상에는 HSG실리콘의 성장이 일어나지 않는다. 상기 열처리는 약 650℃에서 약 30분 정도로 진행된다. 다음 상기 결정화된 실리콘(420) 상에 제2비정질 실리콘(440)이 약 200 옹그스트롬 내지 300 옹그스트롬의 두께 범위로 형성되어 제2도전막을 형성한다. 여기서 후속 공정으로 희생산화막이 제거되면, 상기 결정화된 실리콘(420)은 실린더 외부를 형성하며 상기 비정질 실리콘(440)은 실린더 내부를 형성하게 된다(도 3i 및 도 4i 참조).
다음 공정은 스토리지 전극을 셀 단위로 분리하는 공정으로서 도 3g 내지 도 3i 및 도 4g 내지 도 4i에 개략적으로 나타나 있다. 먼저 도 3g 및 도 4g를 참조하면, 상기 제2도전막(440) 상에 평탄화하기에 충분한 두께로 제6절연막(460)을 형성한다. 상기 평탄화 절연막(460)은 포토레지스트막 또는 단차도포성이 우수한 산화막질, 예를 들면 스핀온글라스막(spin-on-glass layer) 또는 도핑되지 않은 산화막(undoped silicon glass)등으로 형성된다. 이후 셀 단위로 스토리지 전극을 완전히 분리하기 위해 평탄화 공정이 진행된다. 상기 평탄화 공정은 상기 제5절연막인 희생산화막(340)의 상부가 나타날 때까지 상기 제6절연막, 제2 및 제1도전막에 대해 진행되며, 화학물리적연마(CMP) 또는 재식각(etchback) 등이 사용될 수 있다. 평탄화가 진행된 스토리지 전극의 단면도가 도 3h 및 도 4h에 개략적으로 도시되어 있다.
다음, 상기 스토리지 전극의 내부 및 외부를 노출시키기 위해, 실린더 외부 및 내부에 채워져 있는 희생산화막(340) 및 평탄화 절연막(460)이 제거되며 그 결과 완성된 스토리지 전극이 도 3i 및 도 4i에 도시되어 있다. 구체적으로, 상기 평탄화 절연막(460)이 포토레지스트로 형성 될 경우, 먼저 실린더 내부에 잔존하는 포토레지스트가 제거되어 실린더 내부를 노출시키고, 이후 희생산화막이 상기 식각저지 질화막(320)을 식각저지막으로 하여 습식식각으로 제거한다. 한편, 상기 평탄화 절연막(460)이 산화막으로 형성될 경우, 실린더 내부 및 외부에 채워져 있는 두 산화막이 동시에 제거되고 스토리지 전극 내부 및 외부를 노출시킨다. 상술한 바로부터 알 수 있듯이, 스토리지 전극 내부는 제2도전막(440)인 비정질 실리콘으로 구성되고 스토리지 전극 외부는 제1도전막(420)인 결정화된 실리콘으로 구성된다.
다음 도 3j 및 도 4j에 나타난 바와 같이 HSG 형성 공정이 진행되어 스토리지 전극 내부를 구성하는 비정질 실리콘 상에만 HSG 실리콘(480)이 형성된다. 먼저 SiH4등의 소스 가스를 사용하여 HSG 종자(seed)를 스토리지 전극 표면에 형성하고 열처리를 통해 HSG 성장시켜 원하는 크기를 가지는 HSG 실리콘(480)을 형성한다(도 3j 및 도 4j). 이때, HSG 실리콘은 실린더 내부를 구성하는 비정질 실리콘 상에만 성장하며 외부를 구성하는 결정화된 실리콘 상에서는 성장하지 않는다. 따라서 종래 방법과 달리 희생산화막 제거시 HSG 실리콘이 떨어져 나와 인접한 스토리지 전극 사이의 브리지를 야기하는 것을 방지할 수 있다.
도 5a 내지 도 5j는 본 발명의 제2실시예에 따른 커패시터 형성 방법을 순차적으로 나타내는 도면으로서 도 2의 B-B'라인(비트라인 방향)을 따라 절취한 단면도이다. 제1실시예와는 달리 제2실시예에 있어서는 스토리지 콘택 오프닝과 스토리지 전극 오프닝이 동시에 정의되지 않는다. 먼저 스토리지 콘택 오프닝이 정의되고 스토리지 콘택 플러그가 형성된 후, 스토리지 전극 오프닝이 형성된다. 이하 구체적으로 설명한다. 제1실시예에 나타난 구성요소와 동일한 기능을 가지는 구성요소에 대해서는 간단히 설명한다.
먼저 도 5a를 참조하면, 제1실시예서와 같은 방법으로 반도체 기판(500) 상에 활성영역(540b) 및 소자분리영역인 비활성영역(520)이 정의되고, 트랜지스터 (560a-d), 콘택패드(580b,580e,580f)가 형성되고 제1절연막(620)으로 산화막이 형성된다.
다음 비트라인 형성 공정이 진행된다. 상기 제1절연막에 대한 포토리소그라피 및 식각 공정이 진행되어 비트라인 콘택(630)이 오픈된다. 상기 비트라인 콘택(630)은 비트라인 콘택패드(580f)를 노출시킨다. 다음 상기 비트라인 콘택(630)을 포함하여 상기 제1절연막(620) 상에 비트라인용 도전물질 및 캡핑막을 형성하고 포토리소그라피 및 식각공정으로 비트라인(640)을 형성하고 이후 측벽 스페이서가 형성된다. 다음, 상기 비트라인(640)을 포함하여 상기 제1절연막(620) 상에 비트라인(640)을 절연하기 위한 제2절연막(660)을 형성한다. 다음 제1실시예와 구별되는 스토리지 콘택 플러그 형성 공정이 진행되며 도 5b에 계략적으로 나타나 있다. 먼저 상기 제2절연막(660) 및 제1절연막(620)을 식각하여 상기 스토리지 콘택패드(580b,580e)를 각각 노출시키는 스토리지 콘택을 오픈한다. 다음 상기 스토리지 콘택 및 상기 제2절연막 (660) 상에 도전물질 이를테면 도핑된 폴리실리콘을 형성하고 평탄화하여 스토리지 콘택 플러그(680b,680e)를 각각 형성한다.
다음 도 5c를 참조하면, 상기 제2절연막(660) 및 상기 콘택플러그(680b, 680e) 상에 식각저지막(720)으로 실리콘 질화막이 형성된다. 상기 식각저지 실리콘 질화막(720)은 후속 커패시터 스토리지 전극용 오프닝 형성 공정에서 식각저지막으로 작용한다. 다음 스토리지 전극의 두께를 결정하는 제5절연막(740, 일명 희생산화막)이 상기 식각저지 질화막(720) 상에 형성된다. 다음 도 5d를 참조하면, 다음 포토레지스트막을 증착하고 포토리소그라피를 진행하여 직사각형 형태의 포토레지스트 패턴을 정의한다. 이후 상기 포토레지스트 패턴을 사용하여 상기 희생산화막(740)을 수직 식각하고 스토리지 전극용 오프닝(760b,760e)을 도 5d에 도시된 바와 같이 형성한다. 상기 희생산화막에 대한 식각은 상기 식각저지 질화막(720) 상에서 정지된다. 다음 스토리지 전극의 표면적을 더 증가시키기 위해, 상기 희생산화막(740)에 대해 습식식각이 진행되고 상기 오프닝(760b,760e)은 그 크기가 c에서 c'로 증가한다(도 5e의 780b,780e).
오프닝 크기를 증가시킨 후, 상기 식각저지질화막(720)이 식각되어 상기 콘택 플러그(680b,680e)를 노출시키는 스토리지 전극용 오프닝이 완성된다. 이후 도 5f에 나타난 바와 같이, 스토리지 전극용 도전막 형성 공정을 진행한다. 제1실시예와 동일하게, 스토리지 전극용 도전막은 제1도전막(820) 및 제2도전막 (840)의 이중막으로 형성되며, 상기 제1도전막(820)은 HSG가 성장되지 않는 막질로 형성되고 상기 제2도전막(840)은 HSG가 잘 성장되는 막질로 형성된다. 예를 들면, 상기 제1도전막(820)은 결정화된 실리콘으로 형성될 수 있고 상기 제2도전막(840)은 비정질 실리콘으로 형성된다. 구체적으로 살펴보면, 먼저 제1비정질 실리콘이 약 100 옹그스트롬 내지 300 옹그스트롬의 두께 범위로 형성된다. 이후 열처리 공정을 진행하여 상기 비정질 실리콘을 결정질로 전환시켜 제1도전막이 형성된다. 이렇게 결정화된 실리콘 상에는 HSG실리콘의 성장이 일어나지 않는다. 상기 열처리는 약 650℃에서 약 30분 정도로 진행된다. 다음 상기 결정화된 실리콘(820) 상에 제2비정질 실리콘(840)이 약 200 옹그스트롬 내지 300 옹그스트롬의 두께 범위로 형성되어 제2도전막(840)을 형성한다. 여기서 후속 공정으로 희생산화막이 제거되면, 상기 결정화된 실리콘(820)은 실린더 외부를 형성하며 상기 비정질 실리콘(840)은 실린더 내부를 형성하게 된다(도 5i 참조).
다음 공정은 스토리지 전극을 셀 단위로 분리하는 공정으로서 도 5g 내지 도 5i에 개략적으로 나타나 있다. 먼저 도 5g를 참조하면, 상기 제2도전막(840) 상에 평탄화하기에 충분한 두께로 제6절연막(860)을 형성한다. 이후 셀 단위로 스토리지 전극을 완전히 분리하기 위해 상기 희생산화막(740)의 상부가 나타날 때까지 상기 제6절연막, 제2 및 제1도전막에 대해 평탄화 공정이 진행된다. 평탄화가 진행된 스토리지 전극의 단면도가 도 5h에 개략적으로 도시되어 있다.
다음, 상기 스토리지 전극의 내부 및 외부를 노출시키기 위해, 실린더 외부 및 내부에 채워져 있는 희생산화막(740) 및 평탄화 절연막(860)이 제거되며 그 결과 완성된 스토리지 전극이 도 5i에 도시되어 있다. 상술한 바로부터 알 수 있듯이, 스토리지 전극 내부는 제2도전막(840)인 비정질 실리콘으로 구성되고 스토리지 전극 외부는 제1도전막(820)인 결정화된 실리콘으로 구성된다.
다음 도 5j를 참조하면, HSG 형성 공정이 진행된다. 이때, 실린더 내부를 구성하는 비정질 실리콘 상에만 HSG 실리콘(880)이 형성되며, 외부를 구성하는 결정화된 실리콘 상에서는 성장하지 않는다. 따라서 종래 방법과 달리 희생산화막 제거시 HSG 실리콘이 떨어져 나와 인접한 스토리지 전극 사이의 브리지를 야기하는 것을 방지할 수 있다.
바람직한 실시예에 의거하여 본 발명이 기술되었지만, 본 발명의 범위는 여기에 한정되는 것은 아니다. 오히려, 다양한 변형 및 비슷한 배열들도 포함한다. 따라서 본 발명의 청구범위의 진정한 범위 및 사상은 상기 변형 및 비슷한 배열을 포함할 수 있도록 가장 넓게 해석되어야 한다.
상술한 바와 같은 본 발명의 실린더형 커패시터 형성 방법에 따르면, 스토리지 전극이 결정질 실리콘 및 비정질 실리콘의 이중막으로 구성되며, HSG 실리콘이 희생산화막 제거 후에 실린더형 스토리지 전극의 내부를 이루는 상기 비정질 실리콘 상에만 형성된다. 따라서, HSG 실리콘에 의한 인접한 스토리지 전극 사이의 전기적 브리지 발생 염려가 없다. 또한, 종래 방법과 같이 희생산화막 제거시 HSG 실리콘이 떨어져 나와 전기적 브리지를 야기하는 것을 원시적으로 방지할 수 있다.
또한 스토리지 전극용 오프닝 형성후, 식각저지막을 이용하여 습식식각으로 희생산화막을 제거하여 오프닝 크기를 증가시킬 수 있으며, 이에 따라 다소 완화된 포토리소그라피 공정으로 원하는 크기의 스토리지 전극을 형성할 수 있고, 또한 포토리소그라피 공정의 해상도를 능가하는 패턴을 형성할 수 있다.

Claims (27)

  1. 반도체 장치의 커패시터 형성 방법에 있어서,
    스토리지 콘택패드가 형성된 반도체 기판을 준비하는 단계와;
    상기 반도체 기판 상에 하부절연막, 식각저지막 그리고 상부절연막을 형성하는 단계와;
    상기 상부절연막, 식각저지막 그리고 하부절연막을 식각하여 상기 스토리지 콘택패드를 노출시키는 오프닝을 형성하되, 상기 오프닝은 스토리지 전극 오프닝 및 스토리지 콘택 오프닝을 동시에 정의하는 단계와;
    상기 오프닝을 포함하여 상기 상부절연막 상에 커패시터 스토리지 전극용 제1도전막을 형성하는 단계와;
    상기 제1도전막 상에 제2도전막을 형성하는 단계와;
    상기 상부절연막 상부의 상기 제1도전막 및 제2도전막을 제거하여 상기 오프닝 내부에만 남겨두어 셀 단위로 분리된 스토리지 전극을 형성하는 단계와;
    상기 식각저지막을 이용하여 상기 상부절연막을 선택적으로 제거하여 상기 스토리지 전극의 외부를 노출시키되, 상기 제2도전막은 상기 스토리지 전극의 내부를 정의하고 상기 제1도전막은 상기 스토리지 전극의 외부를 정의하는 단계와; 그리고
    상기 스토리지 전극 상에 HSG 실리콘을 형성하되, 상기 제2도전막 상에만 형성되는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
  2. 제 1 항에 있어서,
    상기 제1도전막은 결정화된 실리콘이고, 상기 제2도전막은 비정질 실리콘인 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
  3. 제 1 항에 있어서,
    상기 상부절연막은 산화막으로 형성되고 상기 식각저지막은 실리콘 질화막으로 형성되는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
  4. 제 1 항에 있어서,
    상기 오프닝을 형성하는 단계는,
    상기 식각저지막이 나타날 때까지 상기 상부절연막을 식각하여 상기 스토리지 전극 오프닝을 정의하는 단계와; 그리고
    상기 스토리지 전극 오프닝에 의해 노출된 상기 식각저지막 및 하부의 상기 하부절연막을 상기 스토리지 콘택패드가 나타날 때까지 식각하여 상기 스토리지 전극 콘택 오프닝을 정의하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
  5. 제 4 항에 있어서,
    상기 스토리지 전극 오프닝 형성후, 상기 스토리지 전극 오프닝을 정의하는 상기 상부절연막을 상기 식각저지막에 대해 선택적으로 식각하여 상기 스토리지 전극 오프닝의 크기를 확장시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
  6. 제 4 항에 있어서,
    상기 하부절연막을 형성하는 단계는,
    상기 스토리지 콘택패드가 형성된 상기 반도체 기판 상에 제1절연막을 형성하는 단계와;
    상기 제1절연막 상에 비트라인을 형성하는 단계와;
    상기 비트라인을 및 상기 제1절연막 상에 제2절연막을 형성하는 단계와;
    상기 제2절연막 상에 상기 비트라인의 산화를 방지하기 위한 제3절연막을 형성하는 단계와; 그리고
    상기 제3절연막 상에 제4절연막을 형성하는 단계를 포함하여 이루어지며,
    상기 비트라인은 상기 제1 및 제2절연막과 식각선택비를 가지는 캡핑막으로 둘러싸여 있으며, 상기 제3절연막은 상기 제2 및 제4절연막과 각각 식각선택비를 가지며, 상기 식각저지막은 상기 제4절연막과 식각선택비를 가지는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
  7. 제 6 항에 있어서,
    상기 스토리지 콘택 오프닝을 정의하는 단계는,
    상기 스토리지 전극 오프닝에 의해 노출된 상기 식각저지막을 상기 제4절연막에 대해 선택적으로 식각하는 단계와;
    노출된 상기 제4절연막을 하부의 상기 제3절연막에 대해 선택적으로 식각하는 단계와;
    노출된 상기 제3절연막을 하부의 상기 제2절연막에 대해 선택적으로 식각하는 단계와; 그리고,
    노출된 상기 제2절연막 및 하부의 상기 제1절연막을 상기 비트라인 캡핑막에 대해 선택적으로 식각하여 상기 스토리지 콘택패드를 노출시키는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
  8. 제 7 항에 있어서,
    상기 제1, 제2 및 제4절연막은 산화막으로 형성되고, 상기 식각저지막, 상기 캡핑절연막 및 상기 제3절연막은 실리콘 질화막으로 형성되는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
  9. 제 6 항에 있어서,
    상기 스토리지 전극 콘택패드가 형성된 반도체 기판을 준비하는 단계는,
    상기 반도체 기판 상에 트랜지스터를 형성하는 단계와;
    상기 트랜지스터를 절연시키기 위한 절연층을 형성하는 단계와;
    상기 트랜지스터 양측의 반도체 기판이 노출되도록 상기 절연층을 식각하여 스토리지 콘택패드 오프닝 및 비트라인 콘택패드 오프닝을 형성하는 단계와;
    상기 스토리지 콘택패드 오프닝 및 비트라인 콘택패드 오프닝을 도전물질로 채우는 단계와; 그리고
    상기 절연층의 상부가 노출될 때까지 상기 도전물질을 평탄화하여 상기 스토리지 콘택패드 및 비트라인 콘택패드를 형성하는 단계를 포함하며,
    상기 비트라인은 상기 비트라인 콘택패드에 전기적으로 연결되는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
  10. 제 1 항에 있어서,
    셀 단위로 분리된 스토리지 전극을 형성하는 단계는,
    상기 오프닝을 완전히 채우도록 평탄화 절연막을 상기 제2도전막 상에 형성하는 단계와;
    상기 상부절연막의 상부 표면이 나타날 때까지 상기 평탄화 절연막, 상기 제2도전막 및 상기 제1도전막을 평탄화하는 단계와; 그리고
    상기 오프닝 내부에 잔존하는 상기 평탄화 절연막을 제거하여 상기 스토리지 전극의 내부를 정의하는 상기 제2도전막을 노출시키는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
  11. 제 1 항에 있어서,
    상기 제1도전막, 상기 오프닝을 포함하여 상기 상부절연막 상에 제1비정질 실리콘을 증착하고 열처리 공정을 진행하여 상기 제1비정질 실리콘을 결정화시켜 형성하고,
    상기 제2도전막은, 상기 제1도전막 상에 제2비정질 실리콘을 증착하여 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
  12. 제 11 항에 있어서,
    상기 제1비정질 실리콘은 약 100 옹그스트롬 내지 300 옹그스트롬의 두께 범위를 가지도록 형성되고, 상기 제2비정질 실리콘은 약 200 옹그스트롬 내지 300 옹그스트롬의 두께 범위를 가지도록 형성되는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
  13. 반도체 장치의 커패시터 형성 방법에 있어서,
    반도체 기판 상에 트랜지스터를 형성하는 단계와;
    상기 반도체 기판 및 트랜지스터 상에 절연층을 형성하는 단계와;
    상기 절연층을 뚫고 상기 트랜지스터 양측의 반도체 기판에 전기적으로 연결되는 비트라인 콘택패드 및 스토리지 콘택패드를 형성하는 단계와;
    상기 트랜지스터 및 상기 콘택패드를 절연시키기 위해 제1절연막을 형성하는 단계와;
    상기 비트라인 콘택패드에 전기적으로 연결되는 비트라인을 상기 제1절연막 상에 형성하되, 상기 비트라인은 비트라인용 도전막과 이를 보호하는 캡핑막으로 구성되는 단계와;
    상기 제1절연막 상에 상기 비트라인을 절연하기 위한 제2절연막을 형성하는 단계와;
    상기 제2절연막 상에 상기 비트라인의 산화를 방지하기 위한 제3절연막을 형성하는 단계와;
    상기 제3절연막 상에 제4절연막을 형성하는 단계와;
    상기 제4절연막 상에 식각저지막을 형성하는 단계와;
    상기 식각저지막 상에 스토리지 전극의 높이를 결정하는 제5절연막을 형성하는 단계와;
    상기 제5절연막 내지 상기 제1절연막을 식각하여 상기 스토리지 콘택패드를 노출시키는 오프닝을 형성하는 단계와;
    상기 오프닝 내부 및 상기 제5절연막 상에 스토리지 전극용 제1 및 제2도전막을 형성하는 단계와;
    상기 오프닝을 완전히 채우도록 제6절연막을 상기 제5절연막 상에 형성하는 단계와;
    상기 제5절연막의 상부가 나타날 때까지 상기 제1 및 제2도전막 그리고 상기 제6절연막을 식각하여 스토리지 전극을 형성하는 단계와;
    상기 오프닝 내부의 상기 제6절연막과 외부의 상기 제5절연막을 선택적으로 제거하여 상기 스토리지 전극의 내부 및 외부를 노출시키되, 상기 제1도전막은 외부를 정의하고 상기 제2도전막은 내부를 정의하는 단계와; 그리고,
    상기 스토리지 전극의 내부를 정의하는 상기 제2도전막 상에만 선택적으로 HSG 실리콘을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
  14. 제 13 항에 있어서,
    상기 제1도전막은, 상기 오프닝을 포함하여 상기 제5절연막 상에 제1비정질 실리콘을 증착하하고 열처리 공정을 진행하여 상기 제1비정질 실리콘을 결정화시켜 형성하며,
    상기 제2도전막은 상기 제1도전막 상에 제2비정질 실리콘을 증착하여 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법
  15. 제 14 항에 있어서,
    상기 제1비정질 실리콘은 약 100 옹그스트롬 내지 300 옹그스트롬의 두께 범위를 갖도록 형성되고, 상기 제2비정질 실리콘은 약 200 옹그스트롬 내지 300 옹그스트롬의 두께 범위를 가지도록 형성되는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
  16. 제 13 항에 있어서,
    상기 제1, 제2, 제4, 제5 및 제6절연막은 산화막으로 형성되고, 상기 비트라인 캡핑막, 제3절연막 그리고 식각저지막은 실리콘 질화막으로 형성되는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
  17. 제 16 항에 있어서,
    상기 오프닝을 형성하는 단계는,
    상기 제5절연막을 상기 식각저지막에 대해 선택적으로 식각하여 스토리지 전극용 제1오프닝을 형성하는 단계와;
    상기 제1오프닝 하부의 상기 식각저지막, 상기 제4, 제3, 제2 및 제1절연막을 식각하여 상기 스토리지 콘택패드를 노출시키면서 상기 스토리지 전극용 제1오프닝에 자기정렬적인 스토리지 콘택용 제2오프닝을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체장치의 커패시터 형성 방법.
  18. 제 17 항에 있어서,
    상기 제2오프닝을 형성하는 단계는,
    상기 제1오프닝에 의해 노출된 상기 식각저지막을 하부의 상기 제4절연막에 대해 선택적으로 식각하는 단계와;
    노출된 상기 제4절연막을 하부의 상기 제3절연막에 대해 선택적으로 식각하는 단계와;
    노출된 상기 제3절연막을 하부의 상기 제2절연막에 대해 선택적으로 식각하는 단계와; 그리고
    노출된 상기 제2절연막 및 하부의 상기 제1절연막을 상기 캡핑막에 대해 선택적으로 식각하여 상기 스토리지 콘택패드를 노출시키는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
  19. 제 17 항에 있어서,
    상기 제1오프닝을 형성한 후, 상기 식각저지막에 대해 선택적으로 상기 제5절연막을 식각하여 상기 제1오프닝의 크기를 증가시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
  20. 제 19 항에 있어서,
    상기 제5절연막의 식각은 습식식각으로 진행되는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  21. 반도체 장치의 커패시터 형성 방법에 있어서,
    반도체 기판 상에 트랜지스터를 형성하는 단계와;
    상기 반도체 기판 및 상기 트랜지스터 상에 절연층을 형성하는 단계와;
    상기 절연층을 뚫고 상기 트랜지스터 양측의 반도체 기판에 전기적으로 연결되는 비트라인 콘택패드 및 스토리지 콘택패드를 형성하는 단계와;
    상기 트랜지스터 및 상기 콘택패드들을 절연시키기 위해 제1절연막을 형성하는 단계와;
    상기 제1절연막 상에 상기 비트라인 콘택패드에 전기적으로 연결되는 비트라인을 형성하되, 상기 비트라인은 비트라인용 도전막과 이를 보호하는 캡핑막으로 구성되는 단계와;
    상기 제1절연막 상에 상기 비트라인을 절연시키기 위한 제2절연막을 형성하는 단계와;
    상기 제2절연막을 뚫고 상기 스토리지 콘택패드에 전기적으로 연결되는 스토리지 콘택 플러그를 형성하는 단계와;
    상기 제2절연막 및 상기 스토리지 콘택 플러그 상에 식각저지막 그리고 희생절연막을 형성하는 단계와;
    상기 희생절연막 및 식각저지막을 식각하여 상기 스토리지 콘택 플러그를 노출시키는 오프닝을 형성하는 단계와;
    상기 오프닝을 포함하여 상기 희생절연막 상에 커패시터 스토리지 전극용 제1도전막 및 제2도전막을 형성하는 단계와;
    상기 희생절연막 상부의 상기 제1도전막 및 제2도전막을 제거하여 상기 오프닝 내부에만 남겨두어 셀 단위로 분리된 스토리지 전극을 형성하는 단계와;
    상기 식각저지막을 이용하여 상기 희생절연막을 선택적으로 제거하여 상기 스토리지 전극의 외부를 노출시키되, 상기 제2도전막은 상기 스토리지 전극의 내부를 정의하고 상기 제1도전막은 상기 스토리지 전극의 외부를 정의하는 단계와; 그리고
    상기 스토리지 전극 상에 HSG 실리콘을 형성하되, 상기 제2도전막 상에만 형성되는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
  22. 제 21 항에 있어서,
    상기 제1도전막은 결정화된 실리콘이고, 상기 제2도전막은 비정질 실리콘인 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
  23. 제 21 항에 있어서,
    상기 희생절연막, 제2 및 제1절연막은 산화막으로 형성되고 상기 식각저지막은 실리콘 질화막으로 형성되는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
  24. 제 21 항에 있어서,
    상기 오프닝을 형성하는 단계는,
    상기 식각저지막이 나타날 때까지 상기 희생절연막을 제1식각하는 단계와 상기 식각저지막을 제2식각하는 단계를 포함하여 이루어지며, 상기 제1식각후 상기 희생절연막을 상기 식각저지막에 대해 선택적으로 식각하여 오프닝의 크기를 확장시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
  25. 제 21 항에 있어서,
    셀 단위로 분리된 스토리지 전극을 형성하는 단계는,
    상기 오프닝을 완전히 채우도록 평탄화 절연막을 상기 제2도전막 상에 형성하는 단계와;
    상기 희생절연막의 상부 표면이 나타날 때까지 상기 평탄화 절연막, 상기 제2도전막 그리고 상기 제1도전막을 평탄화하는 단계와; 그리고
    상기 오프닝 내부에 잔존하는 상기 평탄화 절연막을 제거하여 상기 스토리지 전극의 내부를 정의하는 상기 제2도전막을 노출시키는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
  26. 제 21 항에 있어서,
    상기 제1도전막은, 상기 오프닝을 포함하여 상기 희생절연막 상에 제1비정질 실리콘을 증착하고 상기 제1비정질 실리콘을 결정화시켜 형성하며,
    상기 제2도전막은 상기 제1도전막 상에 제2비정질 실리콘을 증착하여 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
  27. 제 26 항에 있어서,
    상기 제1비정질 실리콘은 약 100 옹그스트롬 내지 300 옹그스트롬의 두께 범위를 가지도록 형성되고, 상기 제2비정질 실리콘은 약 200 옹그스트롬 내지 300 옹그스트롬의 두께 범위를 가지도록 형성되는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
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