KR100732750B1 - 반도체소자의 커패시터 및 그의 제조방법 - Google Patents

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Abstract

커패시터 노드간의 브리지 문제를 방지하고 커패시턴스를 향상시키기에 알맞은 반도체소자의 커패시터 및 그의 제조방법을 제공하기 위한 것으로, 이와 같은 목적을 달성하기 위한 반도체소자의 커패시터 제조방법은 기판에 제1콘택홀을 갖는 층간절연막을 형성하는 공정, 상기 제1콘택홀내에 콘택플러그를 형성하는 공정, 상기 콘택플러그가 드러나도록 제2콘택홀을 갖는 희생절연막을 형성하는 공정, 상기 제2콘택홀 및 상기 희생절연막상에 제1, 제2도전층을 형성하는 공정, 플라즈마 질화공정으로 제1전처리 공정을 진행한후에 상기 제2도전층상에 제1커패시터 유전체막을 증착하는 공정, 상기 제2콘택홀내에 커패시터 하부전극과 제1커패시터 유전체막을 형성하는 공정, 플라즈마 산화공정으로 제2전처리 공정을 진행한 후에 상기 제1커패시터 유전체막상에 제2커패시터 유전체막을 형성하는 공정, 상기 제2커패시터 유전체막상에 커패시터 상부전극을 형성하는 공정을 포함함을 특징으로 한다.
Ta2O5, 2-스텝 전처리, 커패시터 유전체막

Description

반도체소자의 커패시터 및 그의 제조방법{capacitor of semiconductor device and method for fabricating the same }
도 1a 내지 도 1i는 종래 방법에 따른 반도체소자의 커패시터 제조방법을 나타낸 공정단면도
도 2a와 도 2i는 본 발명의 실시예에 따른 반도체소자의 커패시터 제조방법을 나타낸 공정단면도
* 도면의 주요 부분에 대한 부호의 설명 *
30 : 층간절연막 31 : 콘택플러그
32 : 식각스톱층 33 : 희생절연막
34 : 콘택홀 35 : 제1폴리실리콘층
36 : 제2폴리실리콘층 37 : 제1커패시터 유전체막
38 : 식각완충막 39 : 커패시터 하부전극
40 : 제2커패시터 유전체막 41 : 커패시터 상부전극
본 발명은 반도체소자에 대한 것으로, 특히 반도체소자의 커패시터 및 그의 제조방법에 관한 것이다.
이하, 첨부도면을 참조하여 종래 커패시터 제조방법에 대하여 설명한다.
도 1a 내지 도 1i는 종래 방법에 따른 반도체소자의 커패시터 제조방법을 나타낸 공정단면도 이다.
종래 커패시터 제조방법은 먼저 도 1a에 도시한 바와 같이 실리콘기판의 불순물확산영역에 콘택홀을 갖는 층간절연막(10)을 형성한 후에 콘택홀내에 콘택플러그(11)를 형성한다.
이때 불순물확산영역은 소오스영역과 드레인영역과 게이트전극을 구비한 트랜지스터의 소오스영역을 의미한다.
이후에 콘택플러그(11)와 콘택 되도록 층간절연막(10)상에 식각스톱층(12)을 형성한다.
그리고 식각스톱층(12)상에 희생(Sacrifical)절연막(13)을 증착한다.
이때 희생절연막(13)의 높이는 차후에 커패시터 하부전극의 높이를 결정한다.
그리고 도 1b에 도시한 바와 같이 건식각공정으로 커패시터 하부전극을 형성하기 위해 콘택플러그(11) 및 그에 인접한 층간절연막(10)이 드러나도록 희생절연막(13)과 식각스톱층(12)을 식각하여 콘택홀(14)을 형성한다.
이후에 도 1c에 도시한 바와 같이 콘택홀(14) 및 그에 인접한 희생절연막(13) 상에 커패시터 하부전극 형성용 제1폴리실리콘층(15)과 표면이 거친 제2폴리실리콘층(16)을 증착한다.
다음에 도 1d에 도시한 바와 같이 표면이 거친 제2폴리실리콘층(16)상에 USG나 포토레지스트로 구성된 식각완충막(17)을 증착한다.
이후에 도 1e에 도시한 바와 같이 화학적 기계적 연마공정 또는 에치백공정으로 식각완충막(17)과 제2, 제1폴리실리콘층(16,15)을 차례로 연마 또는 식각해서 콘택홀(14)내에 분리된 커패시터 하부전극(18)을 형성한다.
이때 커패시터 하부전극(18) 사이에 식각완충막(17)이 남아 있다.
이후에 도 1f에 도시한 바와 같이 식각완충막(17)을 습식각하여 제거하는데, 특히 식각완충막(17)이 USG로 구성되었을 경우 BOE로 제거한다.
식각완충막(17)을 제거할 때 커패시터 하부전극(18) 양측의 PE-TEOS로 구성된 희생산화막(13)도 일부 식각되어서 커패시터 하부전극(18)이 돌출된다.
상기에서 USG로 구성된 식각완충막(17)을 제거할 때 도 1g에 도시한 바와 같이 표면이 거친 제2폴리실리콘층(16)의 취약한 넥(neck) 부분(ⓑ부분)도 BOE에 의해 식각되어 그레인이 이탈된다.
이탈된 그레인의 크기는 500~2000Å정도이므로 커패시터 하부전극 사이(ⓐ부분)에 남게되어 브리지 문제가 발생될 수 있다.
그리고 화로에서 인을 도핑하고, 폴리실리콘층의 저항을 줄이기 위해 N2분위기에서 급속열처리를 한다.
다음에 도 1h에 도시한 바와 같이 플라즈마 질화공정을 진행한 후 커패시터 유전체막(19)을 증착한다.
이후에 N2O 분위기에서 화로(Furnace)로 후열처리를 진행한다.
다음에 도 1i에 도시한 바와 같이 커패시터 유전체막(19)상에 커패시터 상부전극(20)을 형성한다.
상기와 같은 종래 반도체소자의 커패시터는 다음과 같은 문제가 있다.
식각완충막인 USG를 제거할 때 표면이 거친 폴리실리콘층의 네킹(necking) 부분도 식각되어 커패시터 하부전극을 이루는 그레인(Grain)이 이탈되어 커패시터 노드간에 브리지(bridge) 문제가 발생될 수 있다.
본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로 특히, 커패시터 노드간의 브리지 문제를 방지하고 커패시턴스를 향상시키기에 알맞은 반도체소자의 커패시터 및 그의 제조방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명 반도체소자의 커패시터는 기판에 제1콘택홀을 구비한 층간절연막, 상기 제1콘택홀내에 형성된 콘택플러그, 상기 콘택플러그가 드러나도록 제2콘택홀을 구비한 희생절연막, 상기 제2콘택홀내에 형성된 커패시터 하부전극과 제1커패시터 유전체막, 상기 제1커패시터 유전체막상 및 상기 희생절연막상에 형성된 제2커패시터 유전체막, 상기 제2커패시터 유전체막상에 형성된 커패시터 상부전극을 포함함을 특징으로 한다.
상기의 구조를 갖는 본 발명 반도체소자의 커패시터 제조방법은 기판에 제1콘택홀을 갖는 층간절연막을 형성하는 공정, 상기 제1콘택홀내에 콘택플러그를 형성하는 공정, 상기 콘택플러그가 드러나도록 제2콘택홀을 갖는 희생절연막을 형성 하는 공정, 상기 제2콘택홀 및 상기 희생절연막상에 제1, 제2도전층을 형성하는 공정, 플라즈마 질화공정으로 제1전처리 공정을 진행한후에 상기 제2도전층상에 제1커패시터 유전체막을 증착하는 공정, 상기 제2콘택홀내에 커패시터 하부전극과 제1커패시터 유전체막을 형성하는 공정, 플라즈마 산화공정으로 제2전처리 공정을 진행한 후에 상기 제1커패시터 유전체막상에 제2커패시터 유전체막을 형성하는 공정, 상기 제2커패시터 유전체막상에 커패시터 상부전극을 형성하는 공정을 포함함을 특징으로 한다.
이하, 첨부 도면을 참조하여 본 발명 반도체소자의 커패시터 및 그의 제조방법에 대하여 설명하면 다음과 같다.
도 2a 내지 도 2i는 본 발명에 따른 반도체소자의 커패시터 제조방법을 나타낸 공정단면도이다.
본 발명은 종횡비(Aspect ratio)가 높고 컵(Cup)이나 요면(凹面)(Concave)와 같이 3차원 구조의 커패시터의 면적 증대 및 높은 커패시턴스를 확보하기 위해 표면이 거친 폴리실리콘층상에 높은 유전상수를 갖는 Ta2O5막을 적용하는 커패시터구조에서, Ta2O5막을 2-스텝으로 증착하고, Ta2O5막을 2-스텝 증착할 때 Ta2O5막을 증착하기 전마다 전처리공정을 하는 것이다.
이에 의해서 표면이 거친 폴리실리콘층의 그레인(Grain) 이탈에 의한 커패시터 노드간의 브리지 문제를 해결하고 높은 커패시턴스를 확보할 수 있다.
이와 같은 본 발명에 따른 반도체소자의 커패시터는 도 2i에 도시한 바와 같이 실리콘기판(도면에 도시되지 않은)에 제1콘택홀을 구비한 층간절연막(30)이 있 고, 상기 제1콘택홀내에 콘택플러그(31)가 형성되었으며, 상기 콘택플러그(31) 및 이에 인접한 층간절연막(30)이 드러나도록 제2콘택홀을 구비한 식각스톱층(32)과 희생절연막(33)이 적층 형성되어 있다.
그리고 상기 제2콘택홀내에 커패시터 하부전극(39)과 제1커패시터 유전체막(37)이 형성되었다.
이때 커패시터 하부전극(39)은 TiN, Ru, RuO2나 폴리실리콘층/표면이 거친 폴리실리콘층으로 형성할 수 있고, 제2콘택홀보다 돌출되어 형성된다.
그리고 상기 제1커패시터 유전체막(37)상 및 상기 희생절연막(33)상에 제2커패시터 유전체막(40)이 형성되었고, 상기 제2커패시터 유전체막(40)상에 커패시터 상부전극(41)이 형성되어 있다.
상기와 같은 구조를 갖는 본 발명 반도체소자의 커패시터 제조방법은 먼저 도 2a에 도시한 바와 같이 실리콘기판의 불순물확산영역에 콘택홀을 갖는 층간절연막(30)을 형성한 후에 콘택홀내에 폴리실리콘으로 형성된 콘택플러그(31)를 형성한다.
이때 불순물확산영역은 소오스영역과 드레인영역과 게이트전극을 구비한 트랜지스터의 소오스영역을 의미한다.
이후에 콘택플러그(31)와 콘택 되도록 층간절연막(30)상에 상기 콘택플러그(31)의 산화 방지 및 후속으로 진행되는 식각공정시 스톱층 역할을 할수 있도록 질화막을 증착하여 식각스톱층(32)을 형성한다.
그리고 식각스톱층(32)상에 산화막으로 희생(Sacrifical)절연막(33)을 증착 한다.
이때 희생절연막(33)의 높이는 차후에 커패시터 하부전극의 높이를 결정한다.
그리고 도 2b에 도시한 바와 같이 건식각공정으로 커패시터 하부전극을 형성하기 위해 콘택플러그(31) 및 그에 인접한 층간절연막(30)이 드러나도록 희생절연막(33)과 식각스톱층(32)을 식각하여 콘택홀(34)을 형성한다.
이후에 도 2c에 도시한 바와 같이 콘택홀(34) 및 그에 인접한 희생절연막(33) 상에 커패시터 하부전극 형성용 제1폴리실리콘층(35)을 증착하고, 제1폴리실리콘층(35)상에 거친 표면을 갖는 제2폴리실리콘층(36)을 증착한다.
그리고 인(Phosporus)을 도핑하고 제1, 제2폴리실리콘층(35,36)의 저항을 줄이기 위해서 N2 분위기에서 급속열처리(Rapid Thermal Process:RTP)를 한다.
다음에 도 2d에 도시한 바와 같이 표면이 거친 제2폴리실리콘층(36)의 산화를 방지하기 위해서 플라즈마 질화공정을 실시하고, 제2폴리실리콘층(36)상에 제1커패시터 유전체막(37)을 증착한다.
상기에서 플라즈마 질화공정은 NH3, N2 또는 NH3+N2 분위기에서 플라즈마를 형성하여 질화(Nitridation)공정을 적용하는 것이다.
상기에서 제1커패시터 유전체막(37)은 차후에 화학적 기계적 연마공정후 식각완충막(38)(도 2e참조)을 형성하는 USG(Undoped Silicate Glass)를 습식각할 때 표면이 거친 제2폴리실리콘층(36)이 BOE에 의해 이탈되는 것을 방지하기 위해 BOE에 의한 식각 정도가 낮은 Ta2O5막을 20~50Å정도의 두께를 갖도록 일차 증착한다.
상기에서 Ta2O5막은 H2O:50%HF=2:1비율에서 식각율이 26Å/min정도로 매우 낮아 USG 습식각시 사용하는 7%HF:20%NH4F에서는 거의 식각되지 않으므로 표면이 거친 제2폴리실리콘층(36)의 화학적 침범(Chemical attack)을 방지할 수 있다.
이후에 도 2e에 도시한 바와 같이 커패시터 하부전극을 형성하기 위해 제1, 제2폴리실리콘층(35,36)을 화학적 기계적 연마공정이나 에치백 공정으로 분리할 때 표면이 거친 제2폴리실리콘층(36)의 그레인(Grain)이 커패시터 노드 안으로 들어가는 것을 방지하기 위해서 제1커패시터 유전체막(37)상에 USG나 포토레지스트로 구성된 식각완충막(38)을 증착한다.
그리고 도 2f에 도시한 바와 같이 화학적 기계적 연마공정 또는 에치백공정으로 식각완충막(38)과 제1커패시터 유전체막(37)과 제2, 제1폴리실리콘층(36,35)을 차례로 연마 또는 식각해서 콘택홀(34)내에 커패시터 하부전극(39)을 형성한다.
이때 커패시터 하부전극(39)을 따라서 제1커패시터 유전체막(37)이 형성되어 있고, 제1커패시터 유전체막(37) 사이에 식각완충막(38)이 남아 있다.
상기에서 커패시터 하부전극(39)은 TiN, Ru 또는 RuO2로도 형성할 수 있다.
이후에 도 2g에 도시한 바와 같이 식각완충막(38)을 습식각하여 제거하는데, 특히 식각완충막(38)이 USG로 구성되었을 경우 BOE로 제거한다.
식각완충막(38)을 제거할 때 커패시터 하부전극(39) 양측의 희생산화막(33)도 일부 식각되어서 커패시터 하부전극(39)과 제1커패시터 유전체막(37)이 돌출된다.
다음에 도 2h에 도시한 바와 같이 제2커패시터 유전체막(40)을 증착하기 전 에, Ta2O5막의 화학적 침범(Chemical attack)을 회복하기 위해서 N2O, O2 또는 O2+N2 분위기에서 플라즈마를 형성시켜 산화(Oxidation)공정을 적용하는 것으로, 이에 의해 Ta2O5막의 옥시젼 베이컨시(Oxygen Vacancy)를 제거한다.
그리고 커패시턴스를 확보하기 위해서 커패시터 하부전극(39)과 제1커패시터 유전체막(37)을 포함한 희생절연막(33)상에 30~60Å의 두께를 갖는 제2커패시터 유전체막(40)을 증착한다.
이후에 N2O 분위기에서 화로(Furnace)로 후열처리를 진행한다.
상기 제1, 제2커패시터 유전체막(40)은 Ta2O5, BSTO(Barium Strontium Titanium Oxide), STO(Strontium Titanium Oxide) 또는 PZTO(Pb Zr TiO3 : Lead Zirconium Titanium Oxide)를 사용하여 형성할 수 있다.
다음에 도 2i에 도시한 바와 같이 제2커패시터 유전체막(40)상에 커패시터 상부전극(41)을 형성한다.
이때 커패시터 상부전극(41)은 폴리실리콘층, TiN, W, Ru, RuO2, TiN/폴리실리콘층 또는 Ru/TiN/폴리실리콘층을 사용한다.
상기에서 커패시터는 컵(Concave), 실린더 또는 단순적층 구조로 형성할 수 있다.
상기와 같은 본 발명 반도체소자의 커패시터 및 그의 제조방법은 다음과 같은 효과가 있다.
커패시터 하부전극으로 표면이 거친 제2폴리실리콘층을 더 사용하므로 커패 시컨스를 향상시킬 수 있고, 유전체막을 2-스텝으로 증착할 때 2-스텝 전처리 공정을 적용하므로 폴리실리콘층의 그레인 이탈을 방지하여 커패시터 노드간에 브리지 문제가 발생하는 것을 방지할 수 있다.

Claims (9)

  1. 삭제
  2. 삭제
  3. 기판에 제1콘택홀을 갖는 층간절연막을 형성하는 공정,
    상기 제1콘택홀내에 콘택플러그를 형성하는 공정,
    상기 콘택플러그가 드러나도록 제2콘택홀을 갖는 희생절연막을 형성하는 공정,
    상기 제2콘택홀 및 상기 희생절연막상에 제1, 제2도전층을 형성하는 공정,
    플라즈마 질화공정으로 제1전처리 공정을 진행한후에 상기 제2도전층상에 제1커패시터 유전체막을 증착하는 공정,
    상기 제2콘택홀내에 커패시터 하부전극과 제1커패시터 유전체막을 형성하는 공정,
    플라즈마 산화공정으로 제2전처리 공정을 진행한 후에 상기 제1커패시터 유전체막상에 제2커패시터 유전체막을 형성하는 공정,
    상기 제2커패시터 유전체막상에 커패시터 상부전극을 형성하는 공정을 포함함을 특징으로 하는 반도체소자의 커패시터 제조방법.
  4. 제3항에 있어서,
    상기 제1전처리 공정은 NH3, N2 또는 NH3+N2 분위기에서 플라즈마를 형성하여 질화시키는 공정을 통하여 진행함을 특징으로 하는 반도체소자의 커패시터 제조방법.
  5. 제3항에 있어서,
    상기 제2전처리 공정은 N2O, O2 또는 O2+N2 분위기에서 플라즈마를 형성하여 산화시키는 공정을 통하여 진행함을 특징으로 하는 반도체소자의 커패시터 제조방법.
  6. 제3항에 있어서,
    상기 제2콘택홀내에 커패시터 하부전극과 제1커패시터 유전체막을 형성하는 공정은 상기 제2콘택홀을 포함한 상기 제1커패시터 유전체막상에 식각완충막을 증착하는 공정,
    상기 식각완충막과 상기 제1커패시터 유전체막과 상기 제2, 제1도전층을 화학적 기계적 연마하거나 에치백하는 공정,
    상기 식각완충막을 제거하는 공정을 포함하여 진행함을 특징으로 하는 반도체소자의 커패시터 제조방법.
  7. 제6항에 있어서,
    상기 식각완충막은 USG막이나 포토레지스트로 증착함을 특징으로 하는 반도체소자의 커패시터 제조방법.
  8. 제3항에 있어서, 상기 커패시터 하부전극은 TiN, Ru, RuO2나 폴리실리콘층/표면이 거친 폴리실리콘층으로 형성함을 특징으로 하는 반도체소자의 커패시터 제조방법.
  9. 제3항에 있어서, 상기 제1, 제2커패시터 유전체막은 Ta2O5, BSTO(Barium Strontium Titanium Oxide), STO(Strontium Titanium Oxide) 또는 PZTO(Pb Zr TiO3 : Lead Zirconium Titanium Oxide)를 사용하여 형성함을 특징으로 하는 반도체소자의 커패시터 제조방법.
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