KR20010107274A - 반도체 메모리 소자 및 그 제조방법 - Google Patents

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Abstract

반도체 메모리 소자 및 그 제조방법에 관해 개시한다. 본 발명은 비트 라인 형성후 매몰 콘택홀을 형성하는 과정에서, 비트 라인에 포함된 캡핑층을 이용한 자기정렬식 방식으로 매몰 콘택홀을 형성하여 오버랩 마진(overlap margin)을 확보하고, 깊은 내부 실린더형 커패시터부를 형성하기 때문에 커패시터의 하부전극간 브리지(bridge)를 방지하고, 파티클(particle) 발생을 억제할 수 있으며, 공정단순화를 달성할 수 있으며, 제2 메탈 콘택홀의 형성 메커니즘에 의해 제2 메탈 콘택홀의 식각 및 필링(filling)의 한계를 극복할 수 있다.

Description

반도체 메모리 소자 및 그 제조방법{Semiconductor memory device and method for fabricating the same}
본 발명은 반도체 메모리 소자 및 그 제조방법에 관한 것으로, 더욱 상세하게는 디램(DRAM) 소자 및 그 제조방법에 관한 것이다.
집적도가 높은 반도체 소자인 디램 소자를 만들때, 반도체 메모리 소자를 만드는 각각의 단위 공정에 여러 가지 문제점들이 발생한다. 이러한 문제점들을 완화하기 위해 반도체 메모리 소자를 만드는 재료의 변경 및 반도체 메모리 소자의 집적화 구조(integration scheme)에도 새로운 설계방식이 채택되고 있다.
상기 새로운 설계방식에 채택되는 반도체 메모리 소자의 집적화 구조에는 여러 가지 형태가 있다. 그러나 최근들어 디자인 룰(Design rule)이 0.17㎛ 이하의 디램 소자를 만드는 공정에서 채택되는 대표적인 집적화 구조로는, 얕은 트랜치 소자분리 (STI: Shallow Trench Isolation) 공정에 의한 소자분리막, 자기 정렬콘택(SAC: Self Aligned Contact) 방식에 의한 콘택홀, 실린더형 커패시터부(Cylinder type capacitor), 산화탄탈늄(Ta2O5) 구조의 유전막 등이 있다.
그러나 상술한 구조를 채택하는 디램 소자의 경우에는 다음과 같은 해결 과제가 잔존하고 있다.
첫째, 자기 정렬 콘택 공정과 실린더형 커패시터를 채택하는 경우에는 적합한 공정마진을 확보하기가 어려우며, 공정의 안정성이 저하될 수 있다. 특히 디램 소자의 커패시턴스를 향상시키기 위해 채택한 실린더형 커패시터는 각각의 실린더형 커패시터의 좁은 노드(node) 간격에 기인한 인접하는 비트(bit)간의 브릿지 결함이 발생할 수 있다.
둘째, 실린더형 커패시터를 형성하기 위해 필수적으로 필요한 두꺼운 층간절연막, 예컨대 산화막을 습식으로 식각하여 제거하는 공정(wet strip process)에서 많은 결함들이 발생할 수 있으며 공정이 복잡해지는 문제가 있다.
셋째, 실린더형 커패시터의 사용에 따른 코아영역과 셀영역의 단차는 두꺼운 구조의 평탄화용 절연막을 요구하게 된다. 이에 따라, 코아영역에서 메탈 콘택을 형성할 때, 두꺼운 평탄화용 층간절연막에 메탈 콘택홀을 형성하기가 어려우며, 상기 메탈 콘택홀을 도전물질로 채우는 공정에서도 어려움이 가중되는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는 비트라인 패턴과 매몰 콘택홀간의공정마진을 확보할 수 있고, 실린더형 커패시터를 형성할 때 발생하는 노드간 브릿지 결함을 방지하고 파티클 발생을 억제함과 동시에 공정을 단순화할 수 있으며, 코아영역에서 깊은 구조의 메탈 콘택을 적절히 형성할 수 있는 반도체 메모리 소자의 제조방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 제조방법에 의한 반도체 메모리 소자를 제공하는데 있다.
도 1 내지 도 15는 본 발명의 제1 실시예에 의한 반도체 메모리 소자 및 그 제조방법을 설명하기 위해 도시한 도면들이다.
도 16은 본 발명의 제2 실시예에 의한 반도체 메모리 소자 및 그 제조방법을 설명하기 위해 도시한 단면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
100: 반도체 기판, 102: 소자분리막,
110: 게이트 패턴, 112: 게이트 전극,
114: 실리사이드층, 116: 게이트 상부 절연막,
118: 게이트 스페이서, 120: 매몰콘택(BC) 패드,
122: 직접콘택(DC) 패드, 124: 제1 층간절연막,
126: 제2 층간절연막, 130: 비트 라인 패턴,
132: 티타늄층(ohmic layer), 134: 장벽층(barrier layer),
136: 텅스텐층, 138: 비트라인 상부 절연막,
140: 비트라인 스페이서, 142: 제3 층간절연막,
144: 매몰콘택 플러그, 146: 활성영역,
150: 식각정지층(etching stopper), 152: 희생산화막,
154: 제1 메탈플러그, 158: 코아영역의 홈(groove),
160: 제4 층간절연막 패턴, 162: 하부전극용 폴리실리콘층,
164: 유전막, 166: 상부전극층,
168: 깊은 내부 실린더형 커패시터부,
170: 제5 층간절연막, 172: 제2 메탈플러그,
174: 배선용 콘택 플러그, 176: 금속배선층 패턴.
상기 기술적 과제를 달성하기 위한 본 발명의 일 관점은, 코아영역 및 셀영역을 포함하는 반도체 메모리 소자의 제조방법에 있어서, 먼저 소자분리막이 형성된 반도체 기판에 캡핑층을 포함하는 게이트 패턴을 형성한다. 상기 반도체 기판 위에 제1 층간절연막을 형성하고 상기 제1 층간절연막을 패터닝한 하여 직접 콘택(DC) 및 매몰콘택(BC)을 위한 패드를 형성한다. 상기 반도체 기판 위에 제2 층간절연막을 형성하고, 상기 셀영역에 캡핑층을 포함하는 비트라인 패턴을 형성한다. 상기 반도체 기판 위에 제3 층간절연막을 형성하고, 상기 셀영역에 상기 매몰콘택 패드와 연결된 자기정렬식(SAC) 매몰 콘택홀을 형성하고 상기 매몰 콘택홀을 채우는 플러그를 형성한다. 상기 반도체 기판 위에 식각정지층(etching stopper)을 형성하고, 상기 코아영역에 제1 메탈콘택홀을 형성하고, 상기 제1 메탈콘택홀을 채우는 제1 메탈플러그를 형성한다. 상기 반도체 기판 위에 제4 층간절연막을 형성하고 패터닝하여 상기 셀영역에는 매몰 콘택홀 플러그를 노출시키고, 상기 코아영역에서는 상기 제3 층간절연막 표면을 노출시키는 홈(groove)을 갖는 제4 층간절연막 패턴을 형성한다. 상기 반도체 기판 위에 표면의 단차를 따라 하부전극용 폴리실리콘층을 적층하고 상기 폴리실리콘층을 각각 분리한다. 상기 하부전극용 폴리실리콘층 위에 유전막을 형성하고, 상기 반도체 기판 위에 코아영역의 상부전극층과 셀영역의 상부전극층이 서로 연결되도록 상부전극층 패턴을 형성한다. 상기 반도체 기판 위에 제5 층간절연막을 적층하고, 코아영역의 홈에 상부전극층을 노출시키는 배선용 콘택홀과 상기 제1 메탈플러그를 노출시키는 제2 메탈 콘택홀을 형성한다. 마지막으로 상기 배선용 콘택홀을 채우는 배선용 콘택 플러그 및 제2 메탈 콘택홀을 채우는 제2 메탈플러그를 형성한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 관점은, 코아영역 및 셀영역을 포함하는 반도체 메모리 소자의 제조방법에 있어서, 먼저 소자분리막이 형성된 반도체 기판에 캡핑층을 포함하는 게이트 패턴을 형성한다. 상기 반도체 기판 위에 제1 층간절연막을 형성하고 상기 제1 층간절연막을 패터닝하여 직접 콘택(DC) 및 매몰콘택(BC)을 위한 패드를 형성한다. 상기 반도체 기판 위에 제2 층간절연막을 형성하고, 상기 직적콘택(DC) 패드 위에 직접 콘택홀을 형성한 후, 상기 셀 및 코아 영역에 캡핑층을 포함하는 비트라인 패턴을 형성한다. 상기 반도체 기판 위에 제3 층간절연막을 형성하고, 상기 셀영역에 상기 매몰콘택 패드와 연결된 자기정렬식(SAC) 매몰 콘택홀을 형성하고 상기 매몰 콘택홀을 채우는 플러그를 형성한다. 상기 반도체 기판 위에 식각정지층(etching stopper)을 형성하고, 상기 코아영역에 제1 메탈콘택홀을 형성하고, 상기 제1 메탈콘택홀을 채우는 제1 메탈플러그를 형성한다. 상기 반도체 기판 위에서 상기 셀영역에는 매몰 콘택홀 플러그를 노출시키고 코아영역의 상부를 덮는 제4 층간절연막 패턴을 오목현상(concave type)으로 형성한다. 상기 반도체 기판 위의 셀영역에서 표면의 단차를 따라 하부전극용 폴리실리콘층을 적층하고 상기 폴리실리콘층을 각각 분리한다. 상기 하부전극용 폴리실리콘층 위에 유전막을 형성하고, 상기 반도체 기판 위의 셀영역에서는 서로 연결됨과 동시에 코아영역의 일부까지 확장된 형태의 상부전극층 패턴을 형성한다. 상기 반도체 기판 위에 제5 층간절연막을 적층하고, 코아영역까지 확장된 상부전극층 패턴의 일부를 노출시키는 배선용 콘택홀과 상기 제1 메탈플러그를 노출시키는 제2 메탈 콘택홀을 형성한다. 마지막으로 상기 배선용 콘택홀을 채우는 배선용 콘택 플러그 및 제2 메탈 콘택홀을 채우는 제2 메탈플러그를 형성한다.
본 발명의 바람직한 실시예에 의하면, 상기 소자분리막은 얕은 트랜치 소자분리에 의한 소자분리막인 것이 적합하다. 상기 비트라인 패턴은 티타늄층과 장벽층을 하부에 개제하고 텅스텐을 재질로 만드는 것이 적합하며, 상기 게이트 패턴과 비트라인 패턴은 상부절연막과 양측벽에 스페이서로 이루어진 캡핍층을 더 구비하는 것이 적합하다. 상기 캡핍층은 질화막인 것이 바람직하다.
상기 식각정지층은 질화막을 이용하여 형성하는 것이 바람직하며, 상기 식각정지층을 형성한 후, 상기 식각정지층 위에 희생산화막을 형성하는 공정을 더 진행하는 것이 적합하다.
바람직하게는, 상기 제1 메탈플러그는 상기 셀영역의 평면에서 보았을 때, 활성영역, 비트라인 및 워드라인과 접하도록 형성하는 것이 적합하다.
상기 제2 메탈플러그의 구경은 상기 제1 메탈플러그의 구경보다 더 큰 것이적합하다.
또한, 본 발명의 다른 바람직한 실시예에 의하면, 상기 매몰 콘택 플러그는, 상기 셀영역의 워드라인 단면에서, 상기 게이트 상부 절연막보다 아래의 위치에서 상기 매몰 콘택 패드와 연결되는 것이 바람직하고, 상기 하부전극용 폴리실리콘층은, 상기 셀영역의 비트 라인 단면에서, 상기 비트 라인 상부 절연막보다 아래의 위치에서 상기 매몰 콘택 플러그와 연결되는 것이 적합하다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 관점에 의하면, 얕은 트랜치 소자분리에 의한 소자분리막을 포함하는 반도체 기판과, 상기 반도체 기판 위에 형성되고 캡핑층을 포함하는 게이트 패턴과, 상기 게이트 패턴 위에 제1 및 제2 층간절연막을 개제하고 형성된 캡핍층을 포함하는 비트라인 패턴과, 상기 비트라인 패턴 위에 제3 층간절연막을 개제하고 상기 셀영역에서 상기 캡핑층들을 이용하여 자기정렬식(SAC)으로 형성한 매몰콘택홀을 채우는 플러그와, 상기 매몰 콘택홀 플러그가 형성된 반도체 기판 위에 형성된 식각정지층과, 상기 코아영역에서 상기 식각정지층 및 제1,2, 3 층간절연막을 패터닝하여 반도체 기판 표면과 게이트 패턴과 연결되도록 형성한 제1 메탈플러그와, 상기 제1 메탈플러그가 형성된 반도체 기판 위에 형성되고, 상기 셀영역의 매몰 콘택홀 플러그를 노출시키고, 상기 코아영역에서는 제3 층간절연막의 일부를 노출시키는 홈(groove)을 갖는 제4 층간절연막 패턴과, 상기 제4 층간절연막 패턴에 의해 노출된 반도체 기판의 표면 단차를 따라서 형성된 깊은 내부 실린더형(deep inner cylinder type) 커패시터부와, 상기 깊은 내부 실린더형 커패시터가 있는 반도체 기판 위에 형성된 코아영역의제5 층간절연막에서, 상기 제1 메탈플러그와 연결되고 상기 제1 메탈플러그의 구경보다 더 큰 구경을 갖는 제2 메탈플러그와, 상기 제4 층간절연막 패턴의 홈 위에 형성된 상기 깊은 실린더형 커패시터부의 상부전극과 연결된 배선형 콘택홀 플러그를 구비하는 것을 특징으로 하는 반도체 메모리 소자를 제공한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 다른 관점에 의하면, 얕은 트랜치 소자분리에 의한 소자분리막을 포함하는 반도체 기판과, 상기 반도체 기판 위에 형성되고 캡핑층을 포함하는 게이트 패턴과, 상기 게이트 패턴 위에 제1 및 제2 층간절연막을 개제하고 형성된 캡핍층을 포함하는 비트라인 패턴과, 상기 비트라인 패턴 위에 제3 층간절연막을 개제하고 상기 셀영역에서 상기 캡핑층들을 이용하여 자기정렬식(SAC)으로 형성한 매몰콘택홀을 채우는 플러그와, 상기 매몰 콘택홀 플러그가 형성된 반도체 기판 위에 형성된 식각정지층과, 상기 코아영역에서 상기 식각정지층 및 제1,2, 3 층간절연막을 패터닝하여 반도체 기판 표면과 게이트 패턴과 연결되도록 형성한 제1 메탈플러그와, 상기 제1 메탈플러그가 형성된 반도체 기판 위에 형성되고, 상기 셀영역의 매몰 콘택홀 플러그를 노출시키는 제4 층간절연막 패턴과, 상기 제4 층간절연막 패턴에 의해 노출된 반도체 기판의 표면 단차를 따라서 형성된 깊은 내부 실린더형(deep inner cylinder type) 커패시터부와, 상기 깊은 내부 실린더형 커패시터가 있는 반도체 기판 위에 형성된 코아영역의 제5 층간절연막에서, 상기 제1 메탈플러그와 연결되고 상기 제1 메탈플러그의 구경보다 더 큰 구경을 갖는 제2 메탈플러그와, 상기 깊은 내부 실린더형 커패시터가 있는 반도체 기판 위에 형성된 코아영역의 제5 층간절연막에서, 상기깊은 실린더형 커패시터부의 상부전극과 연결된 배선형 콘택홀 플러그를 구비하는 것을 특징으로 하는 반도체 메모리 소자를 제공한다.
본 발명에 따르면, 매몰 콘택홀을 비트라인의 캡핍층을 이용하여 자기정렬 방식으로 형성함으로써 비트라인 패턴과 매몰 콘택홀간의 공정마진을 확보할 수 있다. 또한, 깊은 내부 실린더형 커패시터를 형성하여 노드간 브릿지 결함을 방지하고 파티클 발생을 억제함과 동시에 공정을 단순화할 수 있다. 식각정지층을 이용하여 제2 메탈 콘택홀을 하부의 제1 메탈 콘택홀보다 더 큰 구경으로 형성함으로써, 깊은 구조의 제2 메탈 콘택홀을 적절히 식각하고, 이를 다시 도전물질로 채울 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
제1 실시예: 배선용 콘택홀을 코아영역 홈의 상부전극층에 형성하는 경우;
도 1 내지 도 15는 본 발명의 제1 실시예에 의한 반도체 메모리 소자 및 그 제조방법을 설명하기 위해 도시한 도면들이다.
각 도면에서 좌측부분은 코아영역에서 반도체 기판을 워드라인 방향으로 절단한 단면이고, 중앙 부분은 셀영역에서 반도체 기판을 워드라인 방향으로 절단한 단면이고, 우측부분은 셀영역에서 반도체 기판을 비트라인 방향으로 절단한 단면이다. 비록 도1의 복합도면이 하나의 도면에 표현될 수 없는 3방향의 단면이지만, 본 발명에서는 이해를 돕기 위해 한 도면에 구성하였다.
먼저, 도 13을 참조하여 본 발명의 제1 실시예에 의한 반도체 메모리 소자를설명하기로 한다.
본 발명의 제1 실시예에 의한 반도체 메모리 소자의 구성은, ① 얕은 트랜치 소자분리(STI)에 의한 소자분리막(102)을 포함하는 반도체 기판(100), ② 상기 반도체 기판 위에 형성되고 캡핑층(116, 118)을 포함하는 게이트 패턴(110), ③ 상기 게이트 패턴(110) 위에 제1 및 제2 층간절연막(124, 126)을 개제하고 형성된 캡핍층(138, 140)을 포함하는 비트 라인 패턴(130), ④ 상기 비트 라인 패턴(130) 위에 제3 층간절연막(142)을 개제하고 상기 셀 영역에서 상기 캡핑층들을 이용하여 자기정렬식(SAC)으로 형성한 매몰콘택홀을 채우는 플러그(144)와, ⑤ 상기 매몰 콘택홀 플러그(144)가 형성된 반도체 기판 위에 형성된 식각정지층(150)과, ⑥ 상기 코아영역에서 상기 식각정지층 및 제1,2, 3 층간절연막(124, 126, 142)을 패터닝하여 반도체 기판 표면 및 게이트 패턴과 연결되도록 형성한 제1 메탈플러그(154)와, ⑦ 상기 제1 메탈플러그(154)가 형성된 반도체 기판 위에 형성되고, 상기 셀 영역의 매몰 콘택홀 플러그를 노출시키고 상기 코아영역에서는 제3 층간절연막의 일부를 노출시키는 홈(groove)을 갖는 제4 층간절연막 패턴(160)과, ⑧ 상기 제4 층간절연막 패턴에 의해 노출된 반도체 기판의 표면 단차를 따라서 형성된 깊은 내부 실린더형(deep inner cylinder type) 커패시터부(168)와, ⑨ 상기 깊은 내부 실린더형 커패시터(168)가 있는 반도체 기판 위에 형성된 코아영역의 제5 층간절연막(170)에서 상기 제1 메탈플러그(154)와 연결되고 상기 제1 메탈플러그(154)의 구경보다 더 큰 구경을 갖는 제2 메탈플러그(172)와, ⑩ 상기 제4 층간절연막 패턴(160)의 홈(158) 위에 형성된 상기 깊은 실린더형 커패시터부(168)의 상부전극층(166)과 연결된 배선형 콘택홀 플러그(174)로 이루어진다.
상기 본 발명의 제1 실시예에 의한 반도체 메모리 소자의 경우, 비트 라인(130)의 캡핑층(138, 140)을 이용하여 자기정렬식 방식으로 형성된 매몰 콘택 플러그(144)로 인하여 미세패턴을 갖는 반도체 메모리 소자를 제조할 때, 오버랩 마진(overlap margin)을 확보할 수 있다.
또한, 깊은 내부 실린더형 커패시터부(168)를 형성하기 때문에 커패시터 형성을 위한 제4 층간절연막 패턴(160)을 습식식각으로 제거하지 않기 때문에, 커패시터의 하부전극간 브리지(bridge)를 방지하고, 파티클(particle) 발생을 억제할 뿐만 아니라 공정단순화를 달성할 수 있다.
마지막으로, 제2 메탈 콘택 플러그(172)의 형성 메커니즘에 의해, 셀 영역과 코아영역의 단차가 많이 발생하더라도 제2 메탈 콘택홀의 식각 및 필링(filling)의 한계를 극복할 수 있다.
이어서, 도 1 내지 도 15를 참조하여 본 발명의 제1 실시예에 의한 반도체 메모리 소자의 제조방법을 설명한다.
도 1은 본 반도체 기판에 소자분리막과 게이트 패턴을 형성한 단면도이다.
도 1을 참조하면, 반도체 기판(100)에 얕은 트랜치 소자분리(STI) 공정을 진행하여 소자분리막(102)을 형성한다. 상기 반도체 기판(100)에 게이트 절연막(미도시)을 형성한 후, 상기 반도체 기판(102) 위에 게이트 패턴(110)을 형성한다. 상기 게이트 패턴(110)은 반도체 기판(100) 위에 폴리실리콘으로 된 게이트 전극(112), 실리사이드층(114) 및 게이트 상부 절연막(116)을 순차적으로 적층하고, 패터닝한다. 그 후, 반도체 기판(100) 전면에 게이트 스페이서 형성용 절연막을 일정두께로 형성후, 이방성 식각을 진행하여 패터닝된 게이트 전극(112), 실리사이드층(114) 및 게이트 상부 절연막(116) 측벽에 게이트 스페이서(118)를 형성하여 완성한다.
상기 게이트 상부 절연막(116) 및 게이트 스페이서(118)는 질화막을 사용하여 형성하는 것이 바람직하다. 본 발명에서, 게이트 패턴(110)의 캡핑층(capping layer)은 상기 게이트 상부 절연막(116)과 게이트 스페이서(118)를 가리킨다.
도 2는 도 1의 반도체 기판에 직접콘택(Direct Contact) 패드 및 매몰콘택 (Buried Contact) 패드를 형성한 단면이다.
도 2를 참조하면, 상기 게이트 패턴(110)이 형성된 반도체 기판(100) 위에 제1 층간절연막(124)을 형성한 후, 에치백 혹은 화학기계적 연마(CMP) 공정을 진행하여 제1 층간절연막(124) 표면을 평탄화시킨다. 열(thermal)에 의한 불순물의 확산을 방지하고, 후속되는 세정공정에서 프로파일의 찌그러짐(distortion)을 억제하기 위해, 상기 제1 층간절연막(124)은 화학기상증착(CVD)에 의한 고밀도 플라즈마 산화막(High Density Plasma oxide)을 사용하는 것이 적합하다.
상기 평탄화가 완료된 반도체 기판에 사진 및 식각공정을 진행하여 직접 콘택 패드 및 매몰콘택 패드(122, 120)를 형성하기 위한 콘택홀을 홀 형태(hole type)로 형성한다. 이때의 식각은 게이트 패턴(110)의 캡핑층으로 인하여 자기정렬 방식으로 식각이 진행된다.
그 후, 상기 콘택홀을 채우면서 반도체 기판(100) 위를 덮는 폴리실리콘층을증착한 다음, 에치백 공정을 진행하여 평탄화시킴으로써, 폴리실리콘으로 된 직접콘택 패드(122)와 매몰콘택 패드(120)를 각각 형성한다.
도 3은 도 2의 반도체 기판 위에 비트라인 패턴(130)을 형성한 단면도이다.
도 3을 참조하면, 상기 직접 콘택 패드(122) 및 매몰콘택 패드(120)가 형성된 반도체 기판 위에 제2 층간절연막(126)을 고밀도 플라즈마 산화막(High Density Plasma Oxide)를 이용하여 형성한다. 이어서, 상기 제2 층간절연막(126) 위에 비트라인 패턴(130)을 형성한다.
상기 비트라인 패턴(130)을 형성하는 방법은, 먼저 반도체 소자의 속도 특성을 향상시키기 위해 티타늄층(132)을 이용하여 티타늄 실리사이드를 형성하고, 상기 티타늄층(132) 위에 질화티타늄(TiN)을 이용하여 장벽층(134)을 형성한다. 이어서 상기 장벽층(134) 위에 비트라인용 도전물질인 텅스텐층(136) 및 질화막을 이용하여 비트라인 상부 절연막(138)을 형성한다. 계속해서, 상기 비트라인 상부 절연막(138)을 식각마스크로 하부의 텅스텐층(136), 장벽층(134) 및 티타늄층(132)을 패터닝하고, 패터닝된 양측벽에 질화막을 사용하여 비트라인 스페이서(140)를 형성하여 비트라인 패턴(130)을 완성한다. 본 발명에서 비트라인 패턴(130)의 캡핑층은 질화막으로 이루어진 비트라인 상부 절연막(138) 및 비트라인 스페이서(140)를 지칭한다.
상기 비트라인 상부 절연막(138)은 저온공정으로 형성이 가능한 PECVD(Plasma Enhanced Chemical Vapor Deposition)에 의한 질화막으로서 200∼400℃의 온도 범위에서 형성하는 것이 바람직하다. 그 이유는 고온 공정을 사용하여질화막을 형성하면 하부에 있는 장벽층(134) 및 티타늄층(132)과 제2 층간절연막(126)의 계면에서 리프팅(lifting)이 발생되는 문제가 있기 때문이다. 그러나 상기 텅스텐층(136)의 리프팅 문제는 상기 비트라인 상부 절연막(138), 텅스텐층(136), 장벽층(134) 및 티타늄층(132)을 패터닝한 후에는 없기 때문에, 상기 비트라인 스페이서(140)는 형성온도의 제약을 받지 않고 LPCVD(Low Pressure CVD)에 의한 질화막으로 형성할 수 있다.
도 4는 상기 도 3의 반도체 기판에 매몰콘택 플러그를 형성한 상태의 단면도이다.
도 4를 참조하면, 상기 비트라인 패턴(130)이 형성된 반도체 기판 위에 저온에서 형성 가능한 고밀도 플라즈마 산화막(HDP oxide)을 사용하여 제3 층간절연막(142)을 형성한다. 그 후, 화학기계적 연마(CMP) 공정을 진행하여 상기 제3 층간절연막(142)의 표면을 평탄화한다.
상기 제3 층간절연막(142)에 패터닝을 진행하여 상기 매몰콘택 패드(120)를 노출시키는 매몰 콘택홀을 자기정렬 콘택(SAC) 방식으로 형성한다. 이어서, 상기 결과물에 폴리실리콘층을 형성한 후 에치백 공정을 진행하여 상기 매몰 콘택홀을 채우는 매몰콘택 플러그(144)를 형성한다.
이하, 도 5 내지 도 7을 참조하여 상기 매몰 콘택 플러그 공정에서의 본 발명과 종래기술을 비교하고, 본 발명에 의한 메몰 콘택 플러그의 특징을 설명하기로 한다.
도 5는 종래기술에 의한 매몰콘택 플러그를 형성하는 방법을 설명하기 위해도시한 단면도이다.
도 5를 참조하면, 티타늄층(32), 장벽층(34) 및 텅스텐층(36)으로 된 비트라인 패턴(30)에 캡핑층이 없기 때문에 매몰 콘택홀을 식각하는 과정에서 공정마진을 확보하기가 어렵다. 특히, 매몰 콘택홀을 형성하는 과정에서 약간의 미스얼라인(misalignment)이 발생하면, 비트 라인 패턴(30)과 매몰콘택(44)이 전기적인 도통(short) 상태가 되기 때문에 반도체 소자에 심각한 결함을 야기한다. 도면의 참조부호 1은 반도체 기판, 2는 소자분리막, 10은 게이트 패턴, 20는 매몰 콘택 패드, 26은 제2 층간절연막, 42는 제3 층간절연막을 각각 나타낸다.
도 6은 본 발명에 의한 매몰 콘택 플러그를 형성하는 방법을 설명하기 위해 도시한 단면도이다.
도 6을 참조하면, 비트 라인 패턴(130)에 캡핑층인 비트 라인 상부 절연막(138)과 비트 라인 스페이서(140)를 추가로 구성하였다. 따라서, 매몰 콘택홀의 상부홀 크기를 종래기술 보다 더 크게 할 수 있기 때문에 종횡비가 높은 매몰 콘택홀을 형성하기에 유리하다. 또한 캡핑층인 비트 라인 상부 절연막(138)과 비트 라인 스페이서(140)가 제3 층간절연막과 식각선택비가 높은 질화막(도면의 A부분)으로 이루어져 있기 때문에, 자기정렬 콘택 방식의 매몰 콘택홀을 형성시에 비트 라인 패턴(130)의 도전물질인 텅스텐과 매몰 콘택의 접촉을 방지할 수 있다.
도 7은 본 발명에 의해 매몰 콘택 플러그를 형성한 상태의 셀 영역의 평면도이다.
도 7을 참조하면, 게이트 패턴(110)인 워드라인과 비트 라인 패턴(130)은 서로 직각으로 교차하면서 형성되고, 직접 콘택 패드(120)와 매몰 콘택 플러그(144)가 각각 형성되어 있는 것을 확인할 수 있다. 여기서, 본 발명에 의한 매몰 콘택 플러그(144)는 셀 영역의 평면에서 보았을 때, 활성영역(146), 비트 라인 패턴(130), 게이트 패턴(110)인 워드라인과 서로 접하면서 형성되는 특징이 있다.
도 8은 상기 도 6의 반도체 기판 위에 식각정지층(150) 및 희생산화막(152)을 형성한 단면도이다.
도 8을 참조하면, 상기 매몰 콘택 플러그(144)가 형성된 반도체 기판 위에 약 700Å 두께의 식각정지층(150)을 질화막으로 형성한다. 그 후, 상기 식각정지층(150) 위에 희생산화막(152)을 500∼2000Å, 바람직하게는 1000Å의 두께로 형성한다. 상기 식각정지층(150)은 후속공정의 깊은 내부 실린더형 커패시터(도12의 168)를 형성할 때와, 제2 메탈 콘택을 형성할 때에 식각을 정지시키는 기능을 수행한다.
또한, 상기 희생산화막(152)은 PE-TEOS막으로서 후속공정에서 제1 메탈플러그(도9의 154)를 형성하기 위해 평탄화공정을 진행할 때, 식각정지층(150)이 손상받는 일을 방지하는 기능을 수행한다.
도 9는 도 8의 반도체 기판에 제1 메탈플러그를 형성한 단면도이다.
도 9를 참조하면, 상기 희생산화막(152)이 형성된 반도체 기판에 패터닝을 진행하여 상기 반도체 기판(100)의 표면, 예컨대 활성영역을 노출시키는 콘택홀과, 게이트 패턴(110)의 실리사이드층(114) 및 비트라인 패턴(130)의 텅스텐층(136)을 노출시키는 제1 메탈 콘택홀을 형성한다. 이어서, 상기 제1 메탈 콘택홀 중 반도체 기판(100)의 활성영역을 노출시키는 영역에 티타늄 실리사이드(TiSix)를 이용하여 오믹층(미도시)을 형성하고, 그 상부에 질화티타늄(TiN)을 이용하여 장벽층(미도시)을 각각 형성한다.
그 후, 상기 제1 메탈 콘택홀을 채우면서 상기 반도체 기판의 표면을 덮는 도전물질, 예컨대 텅스텐층을 형성한다. 그 후, 상기 식각정지층(150)의 표면이 노출되도록 상기 텅스텐층 및 희생산화막(152)을 에치백으로 제거하여 제1 메탈 플러그(154)를 형성한다. 상기 에치백은 화학기계적 연마(CMP) 공정을 통하여 달성할 수 있다.
상기 제1 메탈 플러그(154)의 형성은 후속공정의 깊은 내부 실린더형 커패시터부(deep inner cylinder type capacitor)를 형성하기 위해 필수적인 구조(scheme)이다. 즉 일반적인 원. 실린더 스택형(One Cylinder Stack type) 커패시터 구조에서 발생하는 인접하는 스토리지 노드(storage node)간의 브릿지 결함(bridge defect)을 방지하고, 두꺼운 제4 층간절연막(도10의 160)을 습식식각으로 제거하는 공정(wet strip process)에서 발생하는 결함들을 억제하기 위해, 개선된 커패시터 구조인 깊은 내부 실린더형 커패시터부를 채택하는 것이 필수적이다.
그러나, 상기 깊은 내부 실린더형 커패시터부는 하부전극용 폴리실리콘층의 바깥면에 대해서는 커패시턴스를 증대시키기 위한 표면적으로 활용할 수 없다. 이러한 표면적의 감소를 보상하기 위해 2㎛ 이상의 높은 구조의 하부전극용 폴리실리콘층을 형성해야 한다. 따라서 높은 구조의 하부전극용 폴리실리콘층에 의해서 후속공정에서 코아 영역의 메탈 콘택 플러그를 형성하는 깊이가 3㎛ 이상으로 깊어지게 된다. 이러한 이유 때문에 깊은 내부 실린더형 커패시터부를 갖는 반도체 소자에서 메탈 콘택홀의 식각 및 이를 채우는 메탈 콘택 플러그의 형성이 상당히 어려웠다.
이러한 메탈 콘택 형성문제는 메탈 콘택을 여러번으로 나누어 형성하는 방법으로 해결하였는데, 일반적으로 비트 라인 형성공정에서 1차 메탈 콘택 플러그가 형성되는 영역에 미스얼라인(misalignment)을 억제하기 위한 패드를 추가로 설치하였다. 그러나 상기 패드를 형성하는 경우에는 코아영역에서 더 많은 공간을 확보해야 하므로, 코아영역에 대한 면적 증가가 불기피하게 된다. 이에 따라, 셀 영역의 면적이 상대적으로 줄어들게 되어 제한된 면적내에 많은 셀을 형성해야 하는 어려움이 뒤따랐다. 더욱이 이러한 방법은 메탈 콘택의 깊이 역시 본 발명에서 사용하는 제2 메탈 콘택홀의 깊이보다 더 깊어지게 된다.
도 10은 도 9의 반도체 기판 위에 제4 층간절연막 패턴을 형성하고, 하부전극용 폴리실리콘층을 적층하였을 때의 단면도이다.
도 10을 참조하면, 상기 제1 메탈 플러그(154)가 형성된 반도체 기판 위에 제4 층간절연막, 예컨대 PE-TEOS막을 1.8㎛ 이상 두께로 형성한다. 이어서 상기 제4 층간절연막에 패터닝을 진행하여 셀영역에서는 매몰 콘택 플러그(144)를 노출시키고, 코아영역에서는 제3 층간절연막(142)의 일부를 노출시키는 홈(groove, 158)을 갖는 제4 층간절연막 패턴(160)을 형성한다. 여기서 상기 매몰 콘택 플러그(144)를 노출시키는 패턴은 홀 형태(hole type)이다.
상기 제3 층간절연막(142)의 일부를 노출시키는 홈(groove, 158)은 후속공정서 제2 메탈 콘택홀을 형성할 때, 높은 단차에 기인한 식각선택비의 한계를 극복하기 위하여 사용되는 구조이다.
계속해서 상기 노출된 반도체 기판, 예컨대 단차가 있는 제4 층간절연막의 표면을 일정한 두께로 덮는 커패시터의 하부전극용 폴리실리콘층(162)을 형성한다.
도 11은 상기 도 10의 반도체 기판에서 하부전극용 폴리실리콘층을 각각 분리하였을 때의 단면도이다.
도 11을 참조하면, 상기 하부전극용 폴리실리콘층(162)이 형성된 반도체 기판에서 코아영역의 홈(158) 및 셀 영역의 패터닝된 부분을 채우면서 반도체 기판 위를 덮는 포토레지스트막(도시안함)을 형성한다. 그 후, 상기 하부전극용 폴리실리콘층(162)과 상기 포토레지스트막을 에치백하여, 상기 제4 층간절연막 패턴(160)의 표면을 노출시킴으로써 분리된 형상의 하부전극용 폴리실리콘층(162')을 형성한다. 이어서 상기 제4층간절연막(160)중, 상기 코아영역의 홈(158) 및 상기 셀 영역의 패터닝된 부분을 채우는 포토레지스트막을 제거한다.
도 12는 도 11의 반도체 기판에 깊은 내부 실린더형 커패시터부와, 제5 층간절연막을 형성한 단면도이다.
도 12를 참조하면, 상기 분리된 하부전극용 폴리실리콘층(162') 위에 유전막(164)을 형성한다. 상기 유전막은 산화탄탈늄(Ta2O5), 원자층 증착에 의한 산화알루미늄막(Al2O3) 혹은 질화막과 산화막의 이중막 중에서 하나를 선택하여 형성할 수 있다. 이때, 유전막(164)을 형성하기 전에 분리된 하부전극용 폴리실리콘층(162')의 표면적을 증대시키기 위해 반구형 그레인(HSG)을 형성하는 공정을 더 진행할 수도 있다. 계속해서, 상기 유전막(164)이 형성된 반도체 기판 위에 상부전극층(166)을 형성하여 깊은 내부 실린더형 커패시터부(168)를 형성한다. 상기 상부전극층(166)은 질화티타늄(TiN)과 폴리실리콘층의 이중층을 사용하여 형성하는 것이 적합하다.
상기 깊은 내부 실린더형 커패시터부(168)는 실린더형 커패시터를 형성하기 위한 층간절연막(본 발명에서는 제4 층간절연막)을 제거하지 않기 때문에, 하부전극용 폴리실리콘층(162')의 내부면만을 유전막(164)과 접하는 하부전극의 면적으로 사용하게 된다. 상기 깊은 내부 실린더형 커패시터부(168)에서 상기 하부전극의 표면적의 줄어든 것을 보완하기 위해, 하부전극용 폴리실리콘층의 높이를 2㎛ 이상 높이로 형성하는 것이 바람직하다.
계속해서, 상기 깊은 내부 실린더형 커패시터부(168)가 형성된 반도체 기판 위에 PE-TEOS를 사용하여 제5 층간절연막(170)을 증착한다.
본 발명과 같이 실린더형 커패시터를 형성하기 위한 제4 층간절연막 패턴(160)을 제거하지 않고 깊은 내부 실린더형 커패시터부(168)를 형성하는 방식은, 두꺼운 제4 층간절연막 패턴을 습식 식각(wet strip)으로 제거해야 하는 공정을 진행하지 않아도 된다. 따라서, 상기 제4 층간절연막 패턴(160)을 습식식각하는 공정에서 발생하는 많은 공정결함을 방지할 수 있다. 또한 셀 영역과 코아영역에서 발생하는 단차를 줄일 수 있기 때문에 후속공정에서 셀영역과 코아영역의 높이차를 줄이기 위한 글로벌(global) 평탄화 공정이 필요하지 않는다. 이에 따라공정 단순화의 효과를 얻을 수 있다.
도 13은 도 12의 반도체 기판에 제2 메탈 플러그와 금속배선층 패턴을 형성한 단면도이다.
도 13을 참조하면, 상기 제5 층간절연막(170)에 포토레지스트 패턴을 형성하고 패터닝을 진행하여 상기 제1 메탈 플러그(154)를 노출시키는 제2 메탈 콘택홀과, 코아영역 홈(groove) 위에 커패시터의 상부전극층(166)을 노출시키는 배선용 콘택홀을 형성한다. 이때, 제2 메탈 콘택홀의 크기는 상기 제1 메탈 콘택홀의 크기보다 큰 것이 적합하다.
상기 제2 메탈 콘택홀의 바닥에 티타늄(Ti)을 이용하여 접착층(미도시)을 형성한다. 이어서 상기 제2 메탈 콘택홀 및 상기 배선용 콘택홀을 채우면서 반도체 기판 위를 덮는 텅스텐층을 충분한 두께로 증착한 후, 에치백 혹은 화학기계적 연마 공정을 진행하여 제2 메탈 콘택홀을 채우는 제2 메탈 플러그(172) 및 배선용 콘택 플러그(174)를 각각 형성한다.
이어서 상기 제2 메탈 플러그(172) 및 배선용 콘택 플러그(174)가 형성된 반도체 기판 위에 금속배선층을 적층한 후, 사진 및 식각공정을 진행하여 상기 제2 메탈 플러그(172)와 상기 배선용 콘택 플러그(174)를 연결하는 금속배선층 패턴(176)을 형성한다.
도 14는 상기 도 13의 반도체 기판에서 제2 메탈 콘택홀을 식각한 상태의 단면도이고, 도 15는 이때의 제1 메탈 플러그와 제2 메탈 콘택홀이 오버랩(overlap) 되는 형태를 나타낸 평면도이다.
도 14 및 도 15를 참조하면, 상기 제1 메탈 플러그(154)의 구경을 350㎚으로 설정하고, 제1 메탈 콘택홀(171)의 구경을 420㎚으로 설정한 경우, 상기 제1 메탈 플러그와 제2 메탈 콘택홀(171)의 오버랩(overlap)은, 상기 제1 메탈 플러그와 제2 메탈 콘택홀(171)의 구경의 차이 및 질화막을 이용한 식각정지층(150)의 기능 때문에 경계가 없는 콘택 식각(borderless contact etching)이 가능하게 된다. 따라서 깊은 내부 실리더형 커패시터부(168)를 형성하기 위해 필수적으로 수반되는 종횡비(aspect ratio)가 높은 제2 메탈 콘택홀의 형성 및 채움(filling)이 유리하다.
제2 실시예; 코아영역에 홈(groove)을 형성하지 않고 배선용 콘택 플러그를 형성하는 경우
도 16은 본 발명의 제2 실시예에 의한 반도체 메모리 소자 및 그 제조방법을 설명하기 위해 도시한 단면도이다.
도 16을 참조하면, 상기 제1 실시예에서는, 배선용 콘택 플러그(274)를 코아영역에 홈(도10의 158)을 형성한 후, 그 위에 상부전극층을 적층하여 형성하는 방식이었다. 그러나, 본 발명의 제2 실시예에 의한 반도체 메모리 소자의 제조방법에서는 제4 층간절연막 패턴(260)에서 코아영역에 홈을 형성하지 않고 배선용 콘택홀(274)을 형성하는 방식이다. 그 외의 제조공정은 상술한 제1 실시예와 동일하기 때문에 설명을 생략한다.
그리고, 본 발명의 제2 실시예에 의한 반도체 메모리 소자의 구조는 제4 층간절연막 패턴(260)에 홈(groove)이 구성되지 않고, 제4 층간절연막 패턴(260)이코아영역 전체를 덮는 것과, 배선용 콘택 플러그(274)의 형상이 홈(groove)이 아닌 제4 층간절연막 패턴(260) 위에 곧바로 형성된 것을 제외하고는 상술한 제1 실시예와 동일하다.
본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함이 명백하다.
따라서, 상술한 본 발명에 따르면, 첫째, 매몰 콘택홀을 비트 라인의 캡핍층을 이용하여 자기정렬 방식으로 형성함으로써, 비트 라인 패턴과 매몰 콘택홀간의 공정마진을 확보할 수 있다.
둘째, 깊은 내부 실린더형 커패시터를 형성하여 노드간 브릿지 결함을 방지하고 파티클 발생을 억제함과 동시에 공정을 단순화할 수 있다.
셋째, 식각정지층을 이용하여 제2 메탈 콘택홀을 하부의 제1 메탈 콘택홀보다 더 큰 구경으로 형성함으로써, 깊은 구조의 제2 메탈 콘택홀을 적절히 식각하고, 이를 다시 도전물질로 채울 수 있다.

Claims (21)

  1. 코아 영역 및 셀영역을 포함하는 반도체 메모리 소자의 제조방법에 있어서,
    소자분리막이 형성된 반도체 기판에 캡핑층을 포함하는 게이트 패턴을 형성하는 공정;
    상기 반도체 기판 위에 제1 층간절연막을 형성하고 상기 제1 층간절연막을패터닝한 하여 직접 콘택(DC) 및 매몰 콘택(BC)을 위한 패드를 형성하는 공정;
    상기 반도체 기판 위에 제2 층간절연막을 형성하고, 상기 셀 및 코아영역에 캡핑층을 포함하는 비트 라인 패턴을 형성하는 공정;
    상기 반도체 기판 위에 제3 층간절연막을 형성하고, 상기 셀영역에 상기 매몰콘택 패드와 연결된 자기정렬식(SAC) 매몰 콘택홀을 형성하고 상기 매몰 콘택홀을 채우는 플러그를 형성하는 공정;
    상기 반도체 기판 위에 식각정지층(etching stopper)을 형성하고, 상기 코아 영역에 제1 메탈콘택홀을 형성하고, 상기 제1 메탈콘택홀을 채우는 제1 메탈플러그를 형성하는 공정;
    상기 반도체 기판 위에 제4 층간절연막을 형성하고 패터닝하여 상기 셀영역에는 매몰 콘택홀 플러그를 노출시키고, 상기 코아영역에서는 상기 제3 층간절연막 표면을 노출시키는 홈(groove)을 갖는 제4 층간절연막 패턴을 형성하는 공정;
    상기 반도체 기판 위에 표면의 단차를 따라 하부전극용 폴리실리콘층을 오목형상(concave type)으로 적층하고 상기 폴리실리콘층을 각각 분리하는 공정;
    상기 하부전극용 폴리실리콘층 위에 유전막을 형성하는 공정;
    상기 반도체 기판 위에 코아영역의 상부전극층과 셀영역의 상부전극층이 서로 연결되도록 상부전극층 패턴을 형성하는 공정;
    상기 반도체 기판 위에 제5 층간절연막을 적층하고, 코아 영역의 홈에 상부전극층을 노출시키는 배선용 콘택홀과 상기 제1 메탈플러그를 노출시키는 제2 메탈 콘택홀을 형성하는 공정; 및
    상기 배선용 콘택홀을 채우는 배선용 콘택 플러그 및 제2 메탈 콘택홀을 채우는 제2 메탈플러그를 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  2. 제1항에 있어서,
    상기 소자분리막은 얕은 트랜치 소자분리(STI) 공정에 의해 형성된 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  3. 제1항에 있어서,
    상기 비트 라인 패턴은 티타늄층과 장벽층(barrier layer)과 텅스텐층을 적층하여 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  4. 제1항에 있어서,
    상기 게이트 패턴과 비트 라인 패턴의 캡핍층은, 상기 게이트 패턴과 비트 라인 패턴 상부에 질화막으로 이루어진 절연막과, 상기 게이트 패턴과 비트 라인 패턴 양측벽에 질화막으로 이루어진 스페이서인 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  5. 제4항에 있어서,
    상기 비트 라인 패턴 위에 존재하는 캡핍층은 하부의 텅스텐층의리프팅(lifting)을 방지하기 위해 200∼400℃에서 플라즈마 화학기상증착(PECVD) 방식으로 형성된 질화막을 사용하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  6. 제1항에 있어서,
    상기 매몰 콘택홀을 채우는 플러그를 형성하는 공정은,
    상기 매몰 콘택홀을 채우면서 반도체 기판 위를 덮는 폴리실리콘층을 증착하는 공정과, 상기 폴리실리콘층을 상기 제3 층간절연막 표면이 노출되도록 에치백하는 공정을 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  7. 제1항에 있어서,
    상기 식각정지층은 질화막을 사용하여 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  8. 제1항에 있어서,
    상기 식각정지층을 형성한 후, 상기 식각정지층 위에 희생산화막을 형성하는 공정을 더 진행하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  9. 제8항에 있어서,
    상기 희생산화막은 PE-TEOS를 이용하여 500∼2000Å의 두께로 형성하는 것을특징으로 하는 반도체 메모리 소자의 제조방법.
  10. 제1항에 있어서,
    상기 제1 메탈플러그를 형성하는 방법은,
    활성영역과 접하는 계면에 오믹층과 장벽층을 먼저 형성하는 공정과,
    상기 장벽층 상부에 텅스텐층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  11. 제1항에 있어서,
    상기 제1 메탈플러그는 상기 셀영역의 평면에서 보았을 때 활성영역, 비트 라인 및 워드라인과 접하면서 형성되는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  12. 제1항에 있어서,
    상기 제4 층간절연막은 PE-TEOS를 이용하여 1.8㎛ 이상의 두께로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  13. 제1항에 있어서,
    상기 분리된 형태의 하부전극용 폴리실리콘층을 형성하는 방법은,
    상기 폴리실리콘층을 반도체 기판 위의 단차를 따라 적층하는 공정;
    상기 제4 층간절연막 패턴의 패터닝된 영역을 채우면서 반도체 기판 위를 덮는 포토레지스트막을 도포하는 공정;
    상기 포토레지스트막을 상기 제4 층간절연막의 표면이 드러나도록 에치백하는 공정; 및
    상기 제4 층간절연막 패턴의 패터닝된 부분을 채우는 포토레지스트막을 제거하는 공정을 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  14. 제1항에 있어서,
    상기 하부전극용 폴리실리콘층을 분리하는 공정을 수행한 후에 상기 폴리실리콘층에 반구형 그레인(HSG)을 형성하는 공정을 더 진행하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  15. 제1항에 있어서,
    상기 유전막은 Ta2O5, 원자층 증착에 의한 산화알루미늄(Al2O3), 질화막과 산화막의 이중막으로 이루어진 유전물질 중에서 선택된 하나를 이용하여 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  16. 제1항에 있어서,
    상기 상부전극은 질화티타늄층과 폴리실리콘층의 이중막을 사용하여 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  17. 제1항에 있어서,
    상기 제2 메탈플러그의 구경은 상기 제1 메탈플러그의 구경보다 더 크고, 상기 제2 메탈 플러그용 콘택홀 식각시 제1 메탈 콘택홀 플러그 상부의 식각정지층을 이용하여 경계가 없는 콘택(borderless contact)을 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  18. 제1항에 있어서,
    상기 제2 메탈 콘택홀을 형성한 후, 상기 제2 메탈 콘택홀 바닥에 티타늄 및 질화티타늄을 이용한 접착층을 형성하는 공정을 더 진행하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  19. 코아영역 및 셀영역을 포함하는 반도체 메모리 소자에 있어서,
    얕은 트랜치 소자분리에 의한 소자분리막을 포함하는 반도체 기판;
    상기 반도체 기판 위에 형성되고 캡핑층을 포함하는 게이트 패턴;
    상기 게이트 패턴 위에 제1 및 제2 층간절연막을 개제하고 형성된 캡핍층을 포함하는 비트 라인 패턴;
    상기 비트 라인 패턴 위에 제3 층간절연막을 개제하고 상기 셀영역에서 상기 캡핑층들을 이용하여 자기정렬식(SAC)으로 형성한 매몰콘택홀을 채우는 플러그;
    상기 매몰 콘택홀 플러그가 형성된 반도체 기판 위에 형성된 식각정지층;
    상기 코아영역에서 상기 식각정지층 및 제1,2, 3 층간절연막을 패터닝하여 반도체 기판 표면과 게이트 패턴과 연결되도록 형성한 제1 메탈플러그;
    상기 제1 메탈플러그가 형성된 반도체 기판 위에 형성되고, 상기 셀영역의 매몰 콘택홀 플러그를 노출시키고, 상기 코아영역에서는 제3 층간절연막의 일부를 노출시키는 홈(groove)을 갖는 제4 층간절연막 패턴;
    상기 제4 층간절연막 패턴에 의해 노출된 반도체 기판의 표면 단차를 따라서 형성된 깊은 내부 실린더형(deep inner cylinder type) 커패시터부;
    상기 깊은 내부 실린더형 커패시터가 있는 반도체 기판 위에 형성된 코아영역의 제5 층간절연막에서, 상기 제1 메탈플러그와 연결되고 상기 제1 메탈플러그의 구경보다 더 큰 구경을 갖는 제2 메탈플러그; 및
    상기 제4 층간절연막 패턴의 홈에 상기 깊은 실린더형 커패시터부의 상부전극층과 연결된 배선형 콘택홀 플러그를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  20. 코아 영역 및 셀영역을 포함하는 반도체 메모리 소자의 제조방법에 있어서,
    소자분리막이 형성된 반도체 기판에 캡핑층을 포함하는 게이트 패턴을 형성하는 공정;
    상기 반도체 기판 위에 제1 층간절연막을 형성하고 상기 제1 층간절연막을 패터닝한 하여 직접 콘택(DC) 및 매몰 콘택(BC)을 위한 패드를 형성하는 공정;
    상기 반도체 기판 위에 제2 층간절연막을 형성하고, 상기 셀영역에 캡핑층을포함하는 비트 라인 패턴을 형성하는 공정;
    상기 반도체 기판 위에 제3 층간절연막을 형성하고, 상기 셀영역에 상기 매몰콘택 패드와 연결된 자기정렬식(SAC) 매몰 콘택홀을 형성하고 상기 매몰 콘택홀을 채우는 플러그를 형성하는 공정;
    상기 반도체 기판 위에 식각정지층(etching stopper)을 형성하고, 상기 코아 영역에 제1 메탈콘택홀을 형성하고, 상기 제1 메탈콘택홀을 채우는 제1 메탈플러그를 형성하는 공정;
    상기 반도체 기판 위에서 상기 셀영역에는 매몰 콘택홀 플러그를 노출시키고 코아영역 전체를 덮는 제4 층간절연막 패턴을 형성하는 공정;
    상기 반도체 기판 위의 셀영역에서 표면의 단차를 따라 하부전극용 폴리실리콘층을 오목형상(concave type)으로 적층하고 상기 폴리실리콘층을 각각 분리하는 공정;
    상기 하부전극용 폴리실리콘층 위에 유전막을 형성하는 공정;
    상기 반도체 기판 위의 셀영역에서는 서로 연결됨과 동시에 코아영역의 일부까지 확장된 형태의 상부전극층 패턴을 형성하는 공정;
    상기 반도체 기판 위에 제5 층간절연막을 적층하고, 코아 영역까지 확장된 상부전극층 패턴의 일부를 노출시키는 배선용 콘택홀과 상기 제1 메탈플러그를 노출시키는 제2 메탈 콘택홀을 형성하는 공정; 및
    상기 배선용 콘택홀을 채우는 배선용 콘택 플러그 및 제2 메탈 콘택홀을 채우는 제2 메탈플러그를 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  21. 코아영역 및 셀영역을 포함하는 반도체 메모리 소자에 있어서,
    얕은 트랜치 소자분리에 의한 소자분리막을 포함하는 반도체 기판;
    상기 반도체 기판 위에 형성되고 캡핑층을 포함하는 게이트 패턴;
    상기 게이트 패턴 위에 제1 및 제2 층간절연막을 개제하고 형성된 캡핍층을 포함하는 비트 라인 패턴;
    상기 비트 라인 패턴 위에 제3 층간절연막을 개제하고 상기 셀영역에서 상기 캡핑층들을 이용하여 자기정렬식(SAC)으로 형성한 매몰콘택홀을 채우는 플러그;
    상기 매몰 콘택홀 플러그가 형성된 반도체 기판 위에 형성된 식각정지층;
    상기 코아영역에서 상기 식각정지층 및 제1,2, 3 층간절연막을 패터닝하여 반도체 기판 표면과 게이트 패턴과 연결되도록 형성한 제1 메탈플러그;
    상기 제1 메탈플러그가 형성된 반도체 기판 위에 형성되고, 상기 셀영역의 매몰 콘택홀 플러그를 노출시키는 제4 층간절연막 패턴;
    상기 제4 층간절연막 패턴에 의해 노출된 반도체 기판의 표면 단차를 따라서 형성된 깊은 내부 실린더형(deep inner cylinder type) 커패시터부;
    상기 깊은 내부 실린더형 커패시터가 있는 반도체 기판 위에 형성된 코아영역의 제5 층간절연막에서, 상기 제1 메탈플러그와 연결되고 상기 제1 메탈플러그의 구경보다 더 큰 구경을 갖는 제2 메탈플러그; 및
    상기 깊은 내부 실린더형 커패시터가 있는 반도체 기판 위에 형성된 코아영역의 제5 층간절연막에서, 상기 깊은 실린더형 커패시터부의 상부전극과 연결된 배선형 콘택홀 플러그를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
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