JP2003188250A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

Info

Publication number
JP2003188250A
JP2003188250A JP2001387522A JP2001387522A JP2003188250A JP 2003188250 A JP2003188250 A JP 2003188250A JP 2001387522 A JP2001387522 A JP 2001387522A JP 2001387522 A JP2001387522 A JP 2001387522A JP 2003188250 A JP2003188250 A JP 2003188250A
Authority
JP
Japan
Prior art keywords
oxide film
film
manufacturing
isolation oxide
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2001387522A
Other languages
English (en)
Other versions
JP4139105B2 (ja
JP2003188250A5 (ja
Inventor
Toshiaki Iwamatsu
俊明 岩松
Takashi Ipposhi
隆志 一法師
Takuji Matsumoto
拓治 松本
Shigenobu Maeda
茂伸 前田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2001387522A priority Critical patent/JP4139105B2/ja
Priority to TW091118074A priority patent/TW552715B/zh
Priority to KR10-2002-0053741A priority patent/KR100487045B1/ko
Priority to US10/237,022 priority patent/US6875663B2/en
Priority to FR0211175A priority patent/FR2834125B1/fr
Publication of JP2003188250A publication Critical patent/JP2003188250A/ja
Priority to US11/011,655 priority patent/US7183167B2/en
Publication of JP2003188250A5 publication Critical patent/JP2003188250A5/ja
Priority to US11/543,213 priority patent/US7494883B2/en
Application granted granted Critical
Publication of JP4139105B2 publication Critical patent/JP4139105B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H01L21/2652—Through-implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76283—Lateral isolation by refilling of trenches with dielectric material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Element Separation (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【課題】 チャネルストップ注入層が活性領域に形成さ
れることを防止して、トランジスタ特性の低下を防止し
た半導体装置の製造方法を提供する。 【解決手段】 ＰＭＯＳトランジスタが形成される領域
ＰＲの上部が開口部となるようにレジストマスクＲＭ１
２を形成する。そして、部分分離酸化膜ＰＴ１１を通過
してＳＯＩ層３内で不純物プロファイルのピークが形成
されるエネルギーでチャネルストップ注入を行い、部分
分離酸化膜ＰＴ１１の下部のＳＯＩ層３内、すなわち分
離領域にチャネルストップ層Ｎ１を形成する。ここで、
注入される不純物はＮ型の不純物であり、リンを用いる
ならば、その注入エネルギーは、例えば６０〜１２０ｋ
ｅＶとし、チャネルストップ層Ｎ１の濃度は１×１０17
〜１×１０19／ｃｍ3とする。このとき、活性領域ＡＲ
に対応するＳＯＩ層３内では、チャネルストップ注入の
不純物は停止しない。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特に、トレンチ分離酸化膜を有する半導体装置の製造方
法に関する。
【０００２】
【従来の技術】シリコン基板上に埋め込み酸化膜および
ＳＯＩ（Silicon On Insulator）層が配設されたＳＯＩ
基板に形成されるＳＯＩ構造の半導体装置（以後、ＳＯ
Ｉデバイスと呼称）は、寄生容量を低減でき、高速動作
および低消費電力という特徴を有し、携帯機器などに使
用されている。
【０００３】また、シリコン基板上に直接形成されるバ
ルクデバイスも、微細化技術、高集積化技術の進捗は著
しく、その開発の速度は加速する一方である。
【０００４】デバイス技術の進捗に伴って、チャネル不
純物やソース／ドレイン不純物の濃度は高くなり、しか
も急峻な不純物プロファイルが要求される傾向にある。
このため、不純物注入後の熱処理は低温で、短時間で行
う傾向にある。
【０００５】一方では、シリコン層内にトレンチを設
け、該トレンチ内に絶縁物を埋め込むことで形成された
トレンチ分離構造を有するデバイスでは、その分離構造
の形成に、高温で、長時間の熱処理が必須となってい
る。
【０００６】ここで、ＳＯＩデバイスの一例として、図
９２にトレンチ分離によりＭＯＳトランジスタ間を電気
的に分離したＳＯＩデバイス７０の部分断面構成を示
す。
【０００７】図９２において、シリコン基板１０１上に
埋め込み酸化膜１０２およびＳＯＩ層１０３が配設され
たＳＯＩ基板において、ＳＯＩ層１０３上にはＮチャネ
ル型ＭＯＳトランジスタ（ＮＭＯＳトランジスタ）ＮＭ
１およびＰチャネル型ＭＯＳトランジスタ（ＰＭＯＳト
ランジスタ）ＰＭ１が配設され、両者の間は、分離酸化
膜１０４によって電気的に完全に分離されている。な
お、分離酸化膜１０４はＮＭＯＳトランジスタＮＭ１お
よびＰＭＯＳトランジスタＰＭ１を囲むように配設され
ている。
【０００８】ＮＭＯＳトランジスタＮＭ１およびＰＭＯ
ＳトランジスタＰＭ１は、ＳＯＩ層１０３中に形成され
るソース・ドレイン領域ＳＤ、チャネル形成領域ＣＨ、
チャネル形成領域ＣＨ上に形成されるゲート酸化膜Ｇ
Ｏ、ゲート酸化膜ＧＯ上に形成されるゲート電極ＧＴお
よび、ゲート電極ＧＴの側面を覆うサイドウォール酸化
膜ＳＷで構成される。
【０００９】このようにＳＯＩデバイス７０において
は、ＮＭＯＳトランジスタＮＭ１およびＰＭＯＳトラン
ジスタＰＭ１は、ＳＯＩ層１０３中で分離酸化膜１０４
により互いに独立しているだけでなく、他の半導体素子
等からも完全に分離されているため、両トランジスタに
おいてはラッチアップが原理的に起こらない構造を呈し
ている。
【００１０】従って、ＣＭＯＳトランジスタを有するＳ
ＯＩデバイスを製造する場合は、微細加工技術で決まる
最小分離幅を使用できチップ面積を縮小できるメリット
があった。しかしながら、衝突電離現象によって発生す
るキャリア（ＮＭＯＳではホール）がチャネル形成領域
に溜まり、これによりキンクが発生したり、動作耐圧が
劣化したり、また、チャネル形成領域の電位が安定しな
いために遅延時間の周波数依存性が発生する等の基板浮
遊効果により生ずる種々の問題点があった。
【００１１】そこで考案されたのが、パーシャルトレン
チ分離構造である。図９３に、パーシャルトレンチ分離
構造（ＰＴＩ構造）を有するＳＯＩデバイス８０の部分
断面構成を示す。
【００１２】図９３において、ＳＯＩ層１０３上にＮＭ
ＯＳトランジスタＮＭ１およびＰＭＯＳトランジスタＰ
Ｍ１が配設され、両者の間は、その下部にウエル領域Ｗ
Ｒが配設された部分分離酸化膜１０５によって分離され
ている。なお、部分分離酸化膜１０５はＮＭＯＳトラン
ジスタＮＭ１およびＰＭＯＳトランジスタＰＭ１を囲む
ように配設されている。
【００１３】ここで、部分分離酸化膜１０５に対して、
ＳＯＩデバイス８０における分離酸化膜１０４のよう
に、埋め込み酸化膜１０２に達するトレンチ酸化膜で素
子間を電気的に完全に分離する構造をフルトレンチ分離
構造（ＦＴＩ構造）と呼称し、その酸化膜を完全分離酸
化膜と呼称する。
【００１４】このように、ＮＭＯＳトランジスタＮＭ１
およびＰＭＯＳトランジスタＰＭ１は部分分離酸化膜１
０５によって分離されるが、部分分離酸化膜１０５の下
部のウエル領域ＷＲを通じてキャリアの移動が可能であ
り、キャリアがチャネル形成領域に溜まるということを
防止でき、またウエル領域ＷＲを通じてチャネル形成領
域の電位を固定することができるので、基板浮遊効果に
よる種々の問題が発生しないという利点があった。
【００１５】また、ＭＯＳトランジスタの信頼性をさら
に向上させたＰＴＩ構造のＳＯＩデバイスとして、以下
に説明するＭＯＳトランジスタ９０が挙げられる。以
下、図９４〜図１０１を用いてＭＯＳトランジスタ９０
の製造方法を説明する。なおＭＯＳトランジスタ９０の
構成は、最終工程を説明する図１０１に示す。
【００１６】まず、図９４に示すように、酸素イオン注
入によって埋め込み酸化膜１０２を形成するＳＩＭＯＸ
法や、貼り合わせ法などにより、シリコン基板１０１、
埋め込み酸化膜１０２およびＳＯＩ層１０３で構成され
るＳＯＩ基板を準備する。
【００１７】そして、ＳＯＩ基板上に、ＣＶＤ法あるい
は熱酸化により１０〜３０ｎｍ（１００〜３００Å）の
酸化膜１０６を形成した後、その上に厚さ３０〜２００
ｎｍ（３００〜２０００Å）の窒化膜１０７を形成す
る。続いて、窒化膜１０７上にパターニングによりレジ
ストマスクＲＭ１を形成する。レジストマスクＲＭ１
は、トレンチを形成するための開口部を有している。
【００１８】続いて、レジストマスクＲＭ１をマスクと
して窒化膜１０７、酸化膜１０６およびＳＯＩ層１０３
をエッチングによりパターニングし、図９５に示すよう
にＳＯＩ層１０３に部分トレンチＴＲを形成する。この
エッチングにおいては、ＳＯＩ層１０３を完全にエッチ
ングして埋め込み酸化膜１０２を露出させるのではな
く、トレンチの底部に所定厚さのＳＯＩ層１０３が残る
ようにエッチング条件を調整する。
【００１９】なお、部分トレンチＴＲは、所定の幅でシ
リコン基板１０１に対してほぼ垂直方向に延びて形成さ
れるため、集積度を損ねることなく微細化を維持した素
子分離を行うことができる。
【００２０】次に、図９６に示す工程において、厚さ５
００ｎｍ（５０００Å）程度の酸化膜を堆積し、ＣＭＰ
(Chemical Mechanical Polishing)処理により窒化膜１
０７の途中まで研磨し、その後、窒化膜１０７および酸
化膜１０６の除去を行うことにより、部分分離酸化膜１
０５を形成する。ここで、図９６に向かって部分分離酸
化膜１０５より左側の領域は、しきい値電圧の低いトラ
ンジスタを形成する第１の領域Ｒ１とし、部分分離酸化
膜１０５より右側の領域は、一般的なしきい値電圧を有
し、かつ信頼性の高いトランジスタを形成する第２の領
域Ｒ２とする。
【００２１】次に、図９７に示す工程においてＳＯＩ層
１０３上に全域に渡って酸化膜ＯＸ１０１を形成する。
酸化膜ＯＸ１０１の厚さは１〜４ｎｍ（１０〜４０Å）
である。その後、第２の領域Ｒ２上を覆うようにレジス
トマスクＲＭ２を形成し、酸化膜ＯＸ１０１を介して第
１の領域Ｒ１のＳＯＩ層１０３内に半導体不純物をイオ
ン注入により導入する。この場合の注入条件はしきい値
電圧の低いトランジスタを形成するための条件であり、
例えばＮＭＯＳトランジスタを形成するのであれば、ボ
ロン（Ｂ）イオンをエネルギー５〜４０ｋｅＶ、ドーズ
量１×１０11〜３×１０11／ｃｍ2で注入する。なお、
これに先だって、ボロンイオンをエネルギー３０〜１０
０ｋｅＶ、ドーズ量１×１０12〜１×１０14／ｃｍ2で
注入することでウエル領域を形成する工程を有してい
る。
【００２２】次に、図９８に示す工程においては第１の
領域Ｒ１上を覆うようにレジストマスクＲＭ３を形成
し、酸化膜ＯＸ１０１を介して第２の領域Ｒ２のＳＯＩ
層１０３内に半導体不純物をイオン注入により導入す
る。この場合の注入条件は一般的なしきい値電圧のトラ
ンジスタを形成するための条件であり、例えばＮＭＯＳ
トランジスタを形成するのであれば、ボロン（Ｂ）イオ
ンをエネルギー５〜４０ｋｅＶ、ドーズ量３×１０11〜
５×１０11／ｃｍ2である。
【００２３】次に、図９９に示す工程において、第２の
領域Ｒ２上を覆うようにレジストマスクＲＭ４を形成
し、第１の領域Ｒ１の酸化膜ＯＸ１０１を除去する。
【００２４】レジストマスクＲＭ４を除去した後、図１
００に示す工程において全域に渡って酸化膜を形成す
る。このとき、領域Ｒ１においては厚さは２〜４ｎｍ
（２０〜４０Å）の酸化膜ＯＸ１０２が形成され、領域
Ｒ２においては酸化膜ＯＸ１０１の厚さが増して酸化膜
ＯＸ１０３となる。その後、全域に渡って、ゲート電極
となる多結晶シリコン層（以下、ポリシリコン層と呼
称）ＰＳ１を形成する。
【００２５】続いて、図１０１に示す工程において、ポ
リシリコン層ＰＳ１、酸化膜ＯＸ１０２およびＯＸ１０
３をパターニングして、ゲート電極ＧＴ１およびＧＴ
２、ゲート酸化膜ＧＯ１およびＧＯ２を形成し、サイド
ウォール酸化膜ＳＷの形成、ソース・ドレイン層ＳＤの
形成によりＮＭＯＳトランジスタＮＭ３およびＮＭ４を
形成する。なお、部分分離酸化膜１０５の下部はウエル
領域ＷＲとなっている。
【００２６】なお、ＮＭＯＳトランジスタＮＭ３および
ＮＭ４上には層間絶縁膜が形成され、層間絶縁膜を貫通
してソース・ドレイン層ＳＤに達する複数のコンタクト
ホールが形成されてＳＯＩデバイス９０を構成するが、
それらについては図示を省略する。
【００２７】
【発明が解決しようとする課題】以上説明したように、
ＰＴＩ構造のＳＯＩデバイスは、基板浮遊効果による種
々の問題を解消できるデバイスとして広く利用されつつ
あるが、部分分離酸化膜下部のウエル領域は、酸化膜形
成時の偏析現象により不純物濃度が低下し導電型が反転
する場合がある。これを防止するために、ウエル領域と
同じ導電型の不純物を注入する、チャネルストップ注入
を行う。しかし、先に説明したように、トレンチ分離構
造の形成に際しては、高温で、長時間の熱処理が必須と
なるので、トレンチ分離構造の形成前にチャネルストッ
プ注入を行っても、その後の熱処理によって不純物が拡
散してプロファイルが乱れ、所期の効果が得られない可
能性がある。
【００２８】これを解消する方法としては、トレンチ分
離構造形成後に不純物を注入する方法が挙げられるが、
その場合には、トレンチ分離酸化膜の下部のみに高濃度
の不純物を注入することが難しいという問題が生じる。
【００２９】すなわち、図１０２に示すように、ＳＯＩ
層１０３の表面内に部分分離酸化膜１０５を形成した
後、部分分離酸化膜１０５の上部からイオン注入を行
い、部分分離酸化膜１０５の下部に不純物を注入する場
合、ＭＯＳトランジスタ等の半導体素子を形成する活性
領域ＡＲにも高濃度の不純物が導入されて、不純物層Ｘ
Ｌが形成される。
【００３０】これは、部分分離酸化膜１０５の、ＳＯＩ
層１０３の主面から突出する部分の高さＬで規定される
分離段差が低い（例えば２０ｎｍ）ためで、部分分離酸
化膜１０５を通過して、その下部のウエル領域に不純物
プロファイルのピークが形成されるエネルギーで注入を
行うと、活性領域ＡＲ中においても高濃度の不純物層Ｘ
Ｌが形成されることになる。この不純物層ＸＬの導電型
はソース・ドレイン層とは反対である。
【００３１】この結果、ＭＯＳトランジスタのしきい値
調整が難しくなったり、ＭＯＳトランジスタのソース・
ドレイン層あるいはソース・ドレイン層のＰＮ接合部の
周囲に形成される空乏層を埋め込み酸化膜１０２にまで
到達させることが困難になる。
【００３２】図１０３には、活性領域ＡＲにＭＯＳトラ
ンジスタを形成した構成を示しており、ソース・ドレイ
ン領域ＳＤは不純物層ＸＬの存在により、ソース・ドレ
イン不純物が相殺され、埋め込み酸化膜１０２にまで到
達していない。また、ソース・ドレイン層のＰＮ接合の
周囲に形成される空乏層も不純物層ＸＬの存在により埋
め込み酸化膜１０２にまで到達できない。
【００３３】一方、部分分離酸化膜１０５の分離段差を
大きくすれば、活性領域ＡＲに高濃度の不純物層ＸＬが
形成されないようにできるが、半導体装置の微細化の観
点からは、分離段差は２０ｎｍ以下にすることが望まし
い。
【００３４】本発明は上記のような問題点を解消するた
めになされたもので、チャネルストップ注入層が活性領
域に形成されることを防止して、トランジスタ特性の低
下を防止した半導体装置の製造方法を提供することを目
的とする。
【００３５】
【課題を解決するための手段】本発明に係る請求項１記
載の半導体装置の製造方法は、半導体層上にＭＯＳトラ
ンジスタを少なくとも１種類以上備え、前記ＭＯＳトラ
ンジスタの形成領域となる活性領域を少なくとも１以上
規定するとともに、前記ＭＯＳトランジスタを電気的に
分離するトレンチ分離酸化膜を備えた半導体装置の製造
方法であって、前記半導体層上に前記トレンチ分離酸化
膜形成のための補助膜を形成する工程(ａ)と、前記補助
膜を貫通するとともに、前記半導体層の所定深さに達す
るトレンチを形成する工程(ｂ)と、前記トレンチ内に酸
化膜を埋め込んで前記トレンチ分離酸化膜とした後、前
記活性領域上の前記補助膜を所定厚さ削除して、前記ト
レンチ分離酸化膜が前記補助膜の主面から突出した状態
にする工程(ｃ)と、前記工程(ｃ)の後に、前記トレンチ
分離酸化膜を通過して、その下部の前記半導体層内でプ
ロファイルのピークが形成されるエネルギーで、前記Ｍ
ＯＳトランジスタのソース・ドレイン層とは異なる導電
型の不純物のイオン注入を行い、前記トレンチ分離酸化
膜下部の前記半導体層内にチャネルストップ層を形成す
る工程(ｄ)と、前記チャネルストップ層形成後、前記ト
レンチ分離酸化膜の厚さを低減する工程(ｅ)とを備えて
いる。
【００３６】本発明に係る請求項２記載の半導体装置の
製造方法は、前記工程(ａ)が、前記補助膜を多層膜で形
成する工程を含み、前記多層膜は、前記半導体層側から
順に、第１の酸化膜、第１のポリシリコン膜、第２の酸
化膜、第２のポリシリコン膜およびマスク用窒化膜を備
え、前記工程(ｃ)は、前記活性領域上の前記補助膜のう
ち、前記マスク用窒化膜および前記第２のポリシリコン
膜を除去する工程を含んでいる。
【００３７】本発明に係る請求項３記載の半導体装置の
製造方法は、前記工程(ａ)が、前記第２のポリシリコン
膜を、前記第１のポリシリコン膜よりも厚く形成する工
程を含んでいる。
【００３８】本発明に係る請求項４記載の半導体装置の
製造方法は、前記工程(ａ)が、前記補助膜を多層膜で形
成する工程を含み、前記多層膜は、前記半導体層側から
順に、第１の酸化膜、第１のポリシリコン膜およびマス
ク用窒化膜を備え、前記工程(ｃ)は、前記活性領域上の
前記補助膜のうち、前記マスク用窒化膜を完全に除去す
る工程と、前記第１のポリシリコン膜を所定厚さ除去す
る工程とを含んでいる。
【００３９】本発明に係る請求項５記載の半導体装置の
製造方法は、前記工程(ｅ)が、前記補助膜の主面から突
出した状態の前記トレンチ分離酸化膜表面および前記第
１のポリシリコン膜の表面を第２の酸化膜で被覆した
後、前記第２の酸化膜とともに前記トレンチ分離酸化膜
をドライエッチングで除去する工程を含んでいる。
【００４０】本発明に係る請求項６記載の半導体装置の
製造方法は、前記工程(ｅ)が、前記補助膜の主面から突
出した状態の前記トレンチ分離酸化膜上および前記第１
のポリシリコン膜上を第２の酸化膜で覆った後、前記第
２の酸化膜とともに前記トレンチ分離酸化膜をウエット
エッチングで除去する工程を含んでいる。
【００４１】本発明に係る請求項７記載の半導体装置の
製造方法は、前記工程(ｅ)が、前記補助膜の主面から突
出した状態の前記トレンチ分離酸化膜上および前記第１
のポリシリコン膜上を第２の酸化膜で覆う工程と、前記
第２の酸化膜の厚さをドライエッチングにより低減し
て、前記トレンチ分離酸化膜の側面に酸化膜のサイドウ
ォールスペーサを形成した後、前記サイドウォールスペ
ーサとともに前記トレンチ分離酸化膜をウエットエッチ
ングで除去する工程とを含んでいる。
【００４２】本発明に係る請求項８記載の半導体装置の
製造方法は、前記工程(ｅ)が、前記補助膜の主面から突
出した状態の前記トレンチ分離酸化膜の側面に窒化膜の
サイドウォールスペーサを形成する工程と、前記サイド
ウォールスペーサに囲まれた前記トレンチ分離酸化膜を
ウエットエッチングで除去する工程とを含んでいる。
【００４３】本発明に係る請求項９記載の半導体装置の
製造方法は、前記(ｄ)が、前記不純物を斜め方向から注
入する工程を含んでいる。
【００４４】本発明に係る請求項１０記載の半導体装置
の製造方法は、前記工程(ａ)が、前記補助膜を多層膜で
形成する工程を含み、前記多層膜は、前記半導体層側か
ら順に、第１の酸化膜、第１のポリシリコン膜、第２の
酸化膜およびマスク用窒化膜を備え、前記工程(ｃ)は、
前記活性領域上の前記補助膜のうち、前記マスク用窒化
膜を除去する工程を含んでいる。
【００４５】本発明に係る請求項１１記載の半導体装置
の製造方法は、半導体層上にＭＯＳトランジスタを少な
くとも１種類以上備え、前記ＭＯＳトランジスタの形成
領域となる活性領域を少なくとも１以上規定するととも
に、前記ＭＯＳトランジスタを電気的に分離するトレン
チ分離酸化膜を備えた半導体装置の製造方法であって、
前記半導体層上に前記トレンチ分離酸化膜形成のための
補助膜を形成する工程(ａ)と、前記補助膜を貫通すると
ともに、前記半導体層の所定深さに達するトレンチを形
成する工程(ｂ)と、前記トレンチ内に酸化膜を埋め込ん
で前記トレンチ分離酸化膜とした後、前記トレンチ分離
酸化膜を所定厚さになるまで削除する工程(ｃ)と、前記
工程(ｃ)の後に、前記活性領域上に前記補助膜を残した
状態で、前記トレンチ分離酸化膜を通過して、その下部
の前記半導体層内でプロファイルのピークが形成される
エネルギーで、前記ＭＯＳトランジスタのソース・ドレ
イン層とは異なる導電型の不純物のイオン注入を行い、
前記トレンチ分離酸化膜下部の前記半導体層内にチャネ
ルストップ層を形成する工程(ｄ)と、前記チャネルスト
ップ層形成後、前記トレンチ分離酸化膜の厚さをさらに
低減する工程(ｅ)とを備えている。
【００４６】本発明に係る請求項１２記載の半導体装置
の製造方法は、前記工程(ａ)が、前記補助膜を多層膜で
形成する工程を含み、前記多層膜は、前記半導体層側か
ら順に、第１の酸化膜、第１のポリシリコン膜およびマ
スク用窒化膜を備えている。
【００４７】本発明に係る請求項１３記載の半導体装置
の製造方法は、前記工程(ａ)が、前記マスク用窒化膜
を、前記第１のポリシリコン膜よりも厚く形成する工程
を含んでいる。
【００４８】本発明に係る請求項１４記載の半導体装置
の製造方法は、前記工程(ｃ)が、前記トレンチ内に埋め
込んだ前記酸化膜に不純物を導入した後、前記トレンチ
内に埋め込んだ前記酸化膜をウエットエッチングにより
除去する工程(ｃ−１)を含んでいる。
【００４９】本発明に係る請求項１５記載の半導体装置
の製造方法は、前記工程(ｃ−１)が、注入飛程が１００
〜２００ｎｍとなるエネルギーで、ドーズ量が４×１０
14／ｃｍ2以上となるように、前記不純物をイオン注入
により導入する工程を含んでいる。
【００５０】本発明に係る請求項１６記載の半導体装置
の製造方法は、前記工程(ｃ)の後、前記工程(ｄ)に先だ
って、前記トレンチの内壁面に窒化膜のサイドウォール
スペーサを形成する工程をさらに備え、前記工程(ｄ)
は、前記サイドウォールスペーサを形成した状態で、前
記不純物のイオン注入を行う工程を含んでいる。
【００５１】本発明に係る請求項１７記載の半導体装置
の製造方法は、半導体層上にＭＯＳトランジスタを少な
くとも１種類以上備え、前記ＭＯＳトランジスタの形成
領域となる活性領域を少なくとも１以上規定するととも
に、前記ＭＯＳトランジスタを電気的に分離するトレン
チ分離酸化膜を備えた半導体装置の製造方法であって、
前記半導体層上に前記トレンチ分離酸化膜形成のための
補助膜を形成する工程(ａ)と、前記補助膜を貫通すると
ともに、前記半導体層の所定深さに達するトレンチを形
成する工程(ｂ)と、前記トレンチの底部の前記半導体層
内でプロファイルのピークが形成されるエネルギーで、
前記ＭＯＳトランジスタのソース・ドレイン層とは異な
る導電型の不純物のイオン注入を行い、前記トレンチ底
部の前記半導体層内にチャネルストップ層を形成する工
程(ｃ)と、前記チャネルストップ層形成後、前記トレン
チ内に酸化膜を埋め込んで前記トレンチ分離酸化膜を形
成する工程(ｄ)とを備えている。
【００５２】本発明に係る請求項１８記載の半導体装置
の製造方法は、前記工程(ｂ)が、前記トレンチの内壁を
熱酸化して内壁酸化膜を形成する工程を含み、前記工程
(ｃ)は、前記内壁酸化膜を形成した状態で、前記不純物
のイオン注入を行う工程を含んでいる。
【００５３】本発明に係る請求項１９記載の半導体装置
の製造方法は、前記工程(ｂ)の後、前記工程(ｃ)に先だ
って、前記トレンチの内壁に内壁窒化膜あるいは内壁酸
窒化膜を形成する工程をさらに備え、前記工程(ｃ)が、
前記内壁窒化膜あるいは前記内壁酸窒化膜を形成した状
態で、前記不純物のイオン注入を行う工程を含んでい
る。
【００５４】本発明に係る請求項２０記載の半導体装置
の製造方法は、前記工程(ｂ)の後、前記工程(ｃ)に先だ
って、前記トレンチの内壁側面に酸化膜のサイドウォー
ルスペーサを形成する工程をさらに備え、前記工程(ｃ)
は、前記サイドウォールスペーサを形成した状態で、前
記不純物のイオン注入を行う工程(ｃ−１)を含んでい
る。
【００５５】本発明に係る請求項２１記載の半導体装置
の製造方法は、前記工程(ｃ−１)が、前記サイドウォー
ルスペーサを形成した後、前記不純物のイオン注入を行
う前に、前記トレンチの内壁に内壁酸化膜を形成する工
程を含んでいる。
【００５６】本発明に係る請求項２２記載の半導体装置
の製造方法は、前記工程(ｂ)が、前記トレンチの内壁を
熱酸化して内壁酸化膜を形成する工程を含み、前記サイ
ドウォールスペーサは内壁酸化膜の上に形成されてい
る。
【００５７】本発明に係る請求項２３記載の半導体装置
の製造方法は、前記工程(ｂ)が、前記トレンチの内壁を
熱酸化して内壁酸化膜を形成する工程(ｂ−１)を含み、
前記工程(ｂ)の後、前記工程(ｃ)に先だって、前記トレ
ンチの内壁側面に窒化膜のサイドウォールスペーサを形
成する工程をさらに備え、前記工程(ｃ)は、前記サイド
ウォールスペーサを形成した状態で、前記不純物のイオ
ン注入を行う工程を含み、前記工程(ｄ)は、前記トレン
チ内に前記サイドウォールスペーサを残した状態で前記
酸化膜を埋め込む工程を含んでいる。
【００５８】本発明に係る請求項２４記載の半導体装置
の製造方法は、前記工程(ｂ)が、前記工程(ｂ−１)の
後、前記トレンチの内壁および前記補助膜の主面全面に
保護酸化膜を形成する工程(ｂ−２)をさらに含み、前記
サイドウォールスペーサは、前記保護酸化膜の上に形成
されている。
【００５９】本発明に係る請求項２５記載の半導体装置
の製造方法は、前記半導体層が結晶性を有し、請求項１
および請求項１１においては前記工程(ｅ)の後、請求項
１７においては前記工程(ｄ)の後、前記半導体層に対す
るイオン注入において、注入イオンがチャネリングを起
こす角度で、前記ＭＯＳトランジスタの前記ソース・ド
レイン層の不純物のイオン注入を行う工程をさらに備え
ている。
【００６０】本発明に係る請求項２６記載の半導体装置
の製造方法は、結晶性を有する半導体層上においてＭＯ
Ｓトランジスタの形成領域となる活性領域を規定すると
ともに、前記ＭＯＳトランジスタを電気的に分離するト
レンチ分離酸化膜を備えた半導体装置の製造方法であっ
て、前記半導体層の主面表面内に、前記トレンチ分離酸
化膜を形成する工程（ａ）と、前記半導体層に対するイ
オン注入において、注入イオンがチャネリングを起こす
角度で、前記ＭＯＳトランジスタのソース・ドレイン層
とは異なる導電型の不純物のイオン注入を行い、前記ト
レンチ分離酸化膜下部の前記半導体層内にチャネルスト
ップ層を形成する工程(ｂ)とを備え、前記不純物の注入
を、前記トレンチ分離酸化膜を通過して、その下部の前
記半導体層内でプロファイルのピークが形成されるエネ
ルギーで行う。
【００６１】本発明に係る請求項２７記載の半導体装置
の製造方法は、チャネリングを起こす前記角度が、前記
半導体層の主面の法線に対して０度あるいは４５度をな
す角度である。
【００６２】本発明に係る請求項２８記載の半導体装置
の製造方法は、前記活性領域が、比較的ゲート電圧の高
い高電圧ＭＯＳトランジスタを形成する高電圧領域と、
比較的ゲート電圧の低い低電圧ＭＯＳトランジスタを形
成する低電圧領域とに区分され、前記低電圧ＭＯＳトラ
ンジスタのしきい値調整のための不純物のドーズ量は、
前記高電圧ＭＯＳトランジスタのしきい値調整のための
不純物のドーズ量よりも高く、前記高電圧ＭＯＳトラン
ジスタのしきい値調整のための前記不純物のイオン注入
を行う第１のイオン注入工程と、前記低電圧ＭＯＳトラ
ンジスタのしきい値調整のための前記不純物のイオン注
入を行う第２のイオン注入工程とをさらに備え、前記第
１のイオン注入工程が、前記低電圧領域においても実行
される。
【００６３】本発明に係る請求項２９記載の半導体装置
の製造方法は、前記活性領域が、比較的ゲート電圧の高
い高電圧ＭＯＳトランジスタを形成する高電圧領域と、
比較的ゲート電圧の低い低電圧ＭＯＳトランジスタを形
成する低電圧領域とを有し、前記高電圧ＭＯＳトランジ
スタのしきい値調整のための不純物のドーズ量は、前記
低電圧ＭＯＳトランジスタのしきい値調整のための不純
物のドーズ量よりも高く、前記低電圧ＭＯＳトランジス
タのしきい値調整のための前記不純物のイオン注入を行
う第１のイオン注入工程と、前記高電圧ＭＯＳトランジ
スタのしきい値調整のための前記不純物のイオン注入を
行う第２のイオン注入工程とをさらに備え、前記第１の
イオン注入工程は、前記高電圧領域においても実行され
る。
【００６４】本発明に係る請求項３０記載の半導体装置
の製造方法は、前記トレンチ分離酸化膜がＰ型不純物を
含んでいる。
【００６５】本発明に係る請求項３１記載の半導体装置
の製造方法は、前記半導体層が、シリコン基板、該シリ
コン基板上に配設された埋め込み酸化膜および該埋め込
み酸化膜上に配設されたＳＯＩ層を有するＳＯＩ基板の
前記ＳＯＩ層に相当し、前記トレンチ分離酸化膜は、そ
の底部と前記埋め込み酸化膜との間に前記ＳＯＩ層を有
する部分分離酸化膜である。
【００６６】本発明に係る請求項３２記載の半導体装置
の製造方法は、半導体層上においてＭＯＳトランジスタ
の形成領域となる活性領域を規定するとともに、前記Ｍ
ＯＳトランジスタを電気的に分離するトレンチ分離酸化
膜を備えた半導体装置の製造方法であって、前記半導体
層の主面表面内に、前記トレンチ分離酸化膜を形成する
工程(ａ)と、前記トレンチ分離酸化膜下部の前記半導体
層内にチャネルストップ層を形成する工程(ｂ)と、前記
活性領域上に、前記ＭＯＳトランジスタを形成する工程
(ｃ)と、少なくとも前記ＭＯＳトランジスタのゲート電
極上および前記活性領域上を覆うように窒化膜を形成す
る工程(ｄ)と、前記工程(ｄ)の後に熱酸化を行う工程
(ｅ)とを備えている。
【００６７】本発明に係る請求項３３記載の半導体装置
の製造方法は、前記窒化膜が、前記トレンチ分離酸化膜
の上部の一部領域も併せて覆っている。
【００６８】本発明に係る請求項３４記載の半導体装置
は、半導体層上に配設されたＭＯＳトランジスタと、前
記半導体層上において前記ＭＯＳトランジスタの形成領
域となる活性領域を規定するとともに、前記ＭＯＳトラ
ンジスタを電気的に分離するトレンチ分離酸化膜と、を
備えた半導体装置であって、前記トレンチ分離酸化膜
は、前記半導体層の主面表面内に設けられたトレンチの
内壁に配設された窒化膜あるいは酸窒化膜と、前記窒化
膜あるいは前記酸窒化膜で内壁が覆われた前記トレンチ
内に埋め込まれた酸化膜と、前記ＭＯＳトランジスタお
よび前記トレンチ分離酸化膜上に配設された層間絶縁膜
と、前記層間絶縁膜を貫通して前記活性領域に到達する
とともに、前記トレンチの側壁に配設された前記窒化膜
あるいは前記酸窒化膜に到達するコンタクト部とを備え
ている。
【００６９】本発明に係る請求項３５記載の半導体装置
は、半導体層上に配設されたＭＯＳトランジスタと、前
記半導体層上において前記ＭＯＳトランジスタの形成領
域となる活性領域を規定するとともに、前記ＭＯＳトラ
ンジスタを電気的に分離するトレンチ分離酸化膜と、を
備えた半導体装置であって、前記トレンチ分離酸化膜
は、前記半導体層の主面表面内に設けられたトレンチの
内壁に配設された酸化膜と、前記酸化膜よりも内側に配
設され、前記酸化膜で覆われた前記トレンチの側壁を覆
う窒化膜あるいは酸窒化膜と、前記窒化膜あるいは前記
酸窒化膜で側壁が覆われた前記トレンチ内に埋め込まれ
た酸化膜と、前記ＭＯＳトランジスタおよび前記トレン
チ分離酸化膜上に配設された層間絶縁膜と、前記層間絶
縁膜を貫通して前記活性領域および前記トレンチ分離酸
化膜上に到達するコンタクト部とを備え、前記コンタク
ト部は、前記トレンチの側壁に配設された前記窒化膜あ
るいは前記酸窒化膜によって前記トレンチ内に埋め込ま
れた前記酸化膜とは隔てられている。
【００７０】本発明に係る請求項３６記載の半導体装置
は、シリコン基板、該シリコン基板上に配設された埋め
込み酸化膜および該埋め込み酸化膜上に配設されたＳＯ
Ｉ層を有するＳＯＩ基板上に配設されたＭＯＳトランジ
スタと、前記ＳＯＩ層上において前記ＭＯＳトランジス
タの形成領域となる活性領域を規定するとともに、前記
ＭＯＳトランジスタを電気的に分離するトレンチ分離酸
化膜と、前記トレンチ分離酸化膜の下部の前記ＳＯＩ層
内に形成されたチャネルストップ層と、前記活性領域に
対応する前記ＳＯＩ層の下部の前記埋め込み酸化膜中
の、前記ＳＯＩ層との界面近傍に形成された、前記チャ
ネルストップ層と同一導電型の不純物層とを備えてい
る。
【００７１】
【発明の実施の形態】＜Ａ．実施の形態１＞ ＜Ａ−１．製造方法＞製造工程を順に示す断面図である
図１〜図１３を用いて、本発明に係る実施の形態１の製
造方法について説明する。
【００７２】まず、図１に示すように、酸素イオン注入
によって埋め込み酸化膜２を形成するＳＩＭＯＸ法や、
貼り合わせ法などにより、シリコン基板１、埋め込み酸
化膜２およびＳＯＩ層３で構成されるＳＯＩ基板を準備
する。なお、ＳＯＩ基板は上記以外の方法で形成された
ものであっても良い。
【００７３】通常、ＳＯＩ層３の膜厚は５０〜２００ｎ
ｍ、埋め込み酸化膜２の膜厚は１００〜５００ｎｍであ
る。そして、ＳＯＩ基板上に、ＣＶＤ法（８００℃程度
の温度条件）あるいは熱酸化（８００〜１０００℃の温
度条件）により厚さ１０〜３０ｎｍ（１００〜３００
Å）のシリコン酸化膜（以後、酸化膜と呼称）４を形成
する。
【００７４】その後、酸化膜４上にＣＶＤ法により、厚
さ１０〜１００ｎｍ（１００〜１０００Å）の多結晶シ
リコン膜（以後。ポリシリコン膜と呼称）５を形成す
る。
【００７５】そして、ポリシリコン膜５上に、ＣＶＤ法
あるいは熱酸化により厚さ１０〜２００ｎｍ（１００〜
２０００Å）の酸化膜６を形成し、酸化膜６上にＣＶＤ
法により、厚さ１０〜３００ｎｍ（１００〜３０００
Å）のポリシリコン膜７を形成する。
【００７６】さらに、ポリシリコン膜７上に、ＣＶＤ法
（７００℃程度の温度条件）により厚さ３０〜２００ｎ
ｍ（３００〜２０００Å）のシリコン窒化膜（以後、窒
化膜と呼称）８を形成する。なお、酸化膜４、ポリシリ
コン膜５、酸化膜６、ポリシリコン膜７および窒化膜８
は後に形成されるトレンチ分離酸化膜形成のために補助
的に機能するので補助膜と呼称することもある。
【００７７】その後、窒化膜８上に、トレンチ分離酸化
膜の形成位置に対応する部分が開口部となったレジスト
マスクをパターニングし、窒化膜８およびポリシリコン
膜７をドライエッチングあるいはウエットエッチングに
より選択的に除去する。
【００７８】その後、図２に示すように、パターニング
された窒化膜８をエッチングマスクとして、酸化膜６、
ポリシリコン膜５、酸化膜４を貫通するとともに、ＳＯ
Ｉ層３を所定深さまでエッチングしてトレンチＴＲ１を
形成する。このエッチングにおいては、ＳＯＩ層３を完
全にエッチングして埋め込み酸化膜２を露出させるので
はなく、トレンチの底部に所定厚さのＳＯＩ層３が残る
ようにエッチング条件を調整する。
【００７９】なお、部分トレンチＴＲ１は、所定の幅で
シリコン基板１に対してほぼ垂直方向に延びて形成され
るため、集積度を損ねることなく微細化を維持した素子
分離を行うことができる。
【００８０】次に、図３に示す工程において、トレンチ
ＴＲ１の内壁を酸化して酸化膜ＯＸ１を形成し、図４に
示す工程においてトレンチＴＲ１内に酸化膜ＯＸ２を埋
め込む。
【００８１】この酸化膜ＯＸ２は、例えばＨＤＰ(High-
Density-Plasma)−ＣＶＤ法で形成すれば良い。ＨＤＰ
−ＣＶＤ法は一般的なプラズマＣＶＤよりも１桁〜２桁
高い密度のプラズマを使用し、スパッタリングとデポジ
ションを同時に行いながら酸化膜を堆積するものであ
り、膜質の良好な酸化膜を得ることができる。
【００８２】その後、酸化膜ＯＸ２上に、ＭＯＳトラン
ジスタ等の半導体素子を形成する活性領域に対応する部
分が開口部となったレジストマスクＲＭ１１をパターニ
ングし、レジストマスクＲＭ１１の開口パターンに合わ
せて酸化膜ＯＸ２を所定深さまでエッチングした後、レ
ジストマスクＲＭ１１を除去する。このような処理を行
う理由は、後に行うＣＭＰ（Chemical Mechanical Poli
shing）処理で酸化膜ＯＸ１１を除去するが、その際
に、酸化膜ＯＸ２が均一に除去されるようにするためで
ある。
【００８３】そして、ＣＭＰにより酸化膜ＯＸ２を除去
して、トレンチＴＲ１内にのみ酸化膜ＯＸ２を残した
後、熱リン酸で窒化膜８を除去し、さらにポリシリコン
膜７を除去することで、図５に示す部分分離酸化膜ＰＴ
１１を得る。ここで、ポリシリコン膜７の除去は、アル
カリ液、例えばＫＯＨ（水酸化カリウム）溶液あるいは
アンモニアと過酸化水素水との混合溶液を用いたウエッ
トエッチングを用いても良いし、酸化膜との選択性のあ
るドライエッチングを用いても良い。
【００８４】部分分離酸化膜ＰＴ１１は、酸化膜６の主
面から突出し、全体の厚さは６００ｎｍ（６０００Å）
程度である。なお、ＳＯＩ層３内での厚さを１００ｎｍ
程度とすれば、いわゆる分離段差は５００ｎｍ程度とな
る。
【００８５】次に、図６に示す工程において、ＰＭＯＳ
トランジスタが形成される領域ＰＲの上部が開口部とな
るようにレジストマスクＲＭ１２を形成する。そして、
部分分離酸化膜ＰＴ１１を通過してＳＯＩ層３内で不純
物プロファイルのピークが形成されるエネルギーでチャ
ネルストップ注入を行い、部分分離酸化膜ＰＴ１１の下
部のＳＯＩ層３内、すなわち分離領域にチャネルストッ
プ層Ｎ１を形成する。
【００８６】ここで、注入される不純物はＮ型の不純物
であり、リン（Ｐ）を用いるならば、その注入エネルギ
ーは、例えば６０〜１２０ｋｅＶとし、チャネルストッ
プ層Ｎ１の濃度は１×１０17〜１×１０19／ｃｍ3とす
る。
【００８７】このとき、活性領域ＡＲに対応するＳＯＩ
層３内では、チャネルストップ注入の不純物は停止せ
ず、埋め込み酸化膜２やその下部のシリコン基板１内に
注入されることになる。図６においては、シリコン基板
１内に不純物層Ｎ１１が形成された例を示している。
【００８８】次に、図７に示す工程において、ＮＭＯＳ
トランジスタが形成される領域ＮＲの上部が開口部とな
るようにレジストマスクＲＭ１３を形成する。そして、
部分分離酸化膜ＰＴ１１を通過してＳＯＩ層３内で不純
物プロファイルのピークが形成されるエネルギーでチャ
ネルストップ注入を行い、部分分離酸化膜ＰＴ１１の下
部のＳＯＩ層３内、すなわち分離領域にチャネルストッ
プ層Ｐ１を形成する。
【００８９】ここで、注入される不純物はＰ型の不純物
であり、ボロン（Ｂ）を用いるならば、その注入エネル
ギーは、例えば３０〜６０ｋｅＶとし、チャネルストッ
プ層Ｐ１の濃度は１×１０17〜１×１０19／ｃｍ3とす
る。
【００９０】このとき、活性領域ＡＲに対応するＳＯＩ
層３内では、チャネルストップ注入の不純物は停止せ
ず、埋め込み酸化膜２やその下部のシリコン基板１内に
注入されることになる。図７においては、シリコン基板
１内に不純物層Ｐ１１が形成された例を示している。
【００９１】このように、分離段差を利用してチャネル
ストップ注入を行うことにより、分離領域に自己整合的
に高濃度のチャネルストップ層Ｎ１およびＰ１を形成す
ることができる。
【００９２】次に、図８に示す工程において、フッ酸
（ＨＦ）処理により部分分離酸化膜ＰＴ１１および内壁
酸化膜ＯＸ１をエッチングして、分離段差を低減した部
分分離酸化膜ＰＴ１を形成する。
【００９３】次に、図９に示す工程において、ウエット
エッチングあるいは酸化膜との選択性のあるドライエッ
チングにより、酸化膜４上のポリシリコン膜５を除去す
る。
【００９４】次に、図１０に示す工程において、ＰＭＯ
Ｓトランジスタが形成される領域ＰＲの上部が開口部と
なるようにレジストマスクＲＭ１４を形成する。そし
て、チャネル注入としてＮ型不純物、例えばＰ（リ
ン）、Ａｓ（ヒ素）、Ｓｂ（アンチモン）の何れかを注
入して、トランジスタのしきい値電圧を設定する。
【００９５】このときの注入条件の一例としては、リン
を用いる場合には、注入エネルギー２０〜１００ｋｅＶ
で、ドーズ量１×１０10〜１×１０14／ｃｍ2とする。
【００９６】次に、図１１に示す工程において、ＮＭＯ
Ｓトランジスタが形成される領域ＮＲの上部が開口部と
なるようにレジストマスクＲＭ１５を形成する。そし
て、チャネル注入としてＰ型不純物、例えばＢ（ボロ
ン）あるいはＩｎ（インジウム）を注入して、トランジ
スタのしきい値電圧を設定する。
【００９７】このときの注入条件の一例としては、ボロ
ンを用いる場合には、注入エネルギー５〜４０ｋｅＶ
で、ドース量１×１０10〜１×１０14／ｃｍ2とする。
なお、しきい値電圧をより低くするのであればドーズ量
を減らせば良い。チャネル注入後、注入ダメージ回復を
目的に短時間の熱処理を行う。
【００９８】その後、酸化膜４をウエットエッチングに
より除去し、代わりに、図１２に示すように、ＳＯＩ層
３上に１〜４ｎｍ（１０〜４０Å）の厚さの絶縁膜１１
を形成する。これには、熱酸化法、Rapid Thermal Oxid
ation法、ＣＶＤ法などが使用できる。さらに、絶縁膜
１１上に１００〜４００ｎｍ（１０００〜４０００Å）
の厚さのポリシリコン膜１２をＣＶＤ法により堆積す
る。
【００９９】そして、図１３に示すように、領域ＰＲお
よびＮＲにおいて、絶縁膜１１およびポリシリコン膜１
２をパターニングしてゲート絶縁膜１１およびゲート電
極１２とし、ゲート電極１２を注入マスクとして不純物
注入（ＬＤＤ注入）を行うことで低ドープドレイン層
（あるいはソース・ドレインエクステンション層）１４
を形成する。
【０１００】その後、ゲート絶縁膜１１およびゲート電
極１２の側壁に絶縁膜のスペーサ（サイドウォールスペ
ーサ）１３を形成し、ゲート電極１２およびサイドウォ
ールスペーサ１３を注入マスクとして、ソース・ドレイ
ン層形成のための不純物注入（ソース・ドレイン注入）
を行うことでソース・ドレイン層１５を形成する。
【０１０１】さらに、注入ダメージ回復および注入イオ
ン活性化のために短時間の熱処理を行う。
【０１０２】その後、全面に渡ってＣｏ（コバルト）な
どの高融点金属層をスパッタリング法で形成し、熱処理
によりシリコンとのシリサイド反応を起こさせてシリサ
イド層を形成する。なお、当該シリサイド反応により、
ゲート電極１２の上部およびソース・ドレイン層１５の
上部に、それぞれシリサイド層１６および１７が形成さ
れ、未反応の高融点金属層を除去する。
【０１０３】その後、全面に渡って層間膜ＺＬを形成
し、層間絶縁膜ＺＬを貫通してシリサイド層１７に達す
るコンタクトプラグＣＰを設け、コンタクトプラグＣＰ
に配線層ＷＬを接続することで、図１３に示すＳＯＩデ
バイス１００が形成される。
【０１０４】＜Ａ−２．作用効果＞以上説明した実施の
形態１の製造方法によれば、分離段差の大きな部分分離
酸化膜ＰＴ１１を形成し、部分分離酸化膜ＰＴ１１を通
してチャネルストップ注入を行うことにより、分離領域
に自己整合的に高濃度のチャネルストップ層Ｎ１および
Ｐ１を形成することができる。そして、この場合には、
活性領域ＡＲに対応するＳＯＩ層３内には、チャネルス
トップ層は形成されないので、ＭＯＳトランジスタのし
きい値調整を支障なく行うことができ、また、ＭＯＳト
ランジスタのソース・ドレイン層あるいはソース・ドレ
イン層のＰＮ接合部の周囲に形成される空乏層を埋め込
み酸化膜２にまで到達させることが可能となり、トラン
ジスタ特性の低下を防止した半導体装置を得ることがで
きる。
【０１０５】なお、部分分離酸化膜ＰＴ１１は、チャネ
ルストップ注入後に分離段差を小さくするようにエッチ
ングして、最終的には分離段差が２０ｎｍ以下の部分分
離酸化膜ＰＴ１とするので、半導体装置の微細化に伴う
不具合が生じることがない。
【０１０６】また、ＳＯＩ層３上に、酸化膜４、ポリシ
リコン膜５、酸化膜６、ポリシリコン膜７および窒化膜
８の５層膜を形成し、これらを貫通するトレンチＴＲ１
を用いて部分分離酸化膜ＰＴ１１を形成するので、分離
段差を大きくすることができる。さらに、窒化膜８はト
レンチＴＲ１のエッチングマスクとして機能し、ポリシ
リコン膜７は大きな分離段差を形成するための膜であ
り、酸化膜６はポリシリコン膜７の除去に際してのエッ
チングストッパとして機能し、ポリシリコン膜５は、エ
ッチングにより部分分離酸化膜ＰＴ１１の分離段差を小
さくする際に、活性領域の保護膜として機能する。酸化
膜４はパッド酸化膜とも呼称され、ＳＯＩ層３への不純
物注入に際してのダメージ低減や、上層の膜の除去に際
してＳＯＩ層３の保護膜として機能する。
【０１０７】＜Ｂ．実施の形態２＞実施の形態１におい
ては、分離段差の大きな部分分離酸化膜を通してチャネ
ルストップ注入を行う構成を示したが、以下に説明する
方法によりチャネルストップ注入を行っても良い。
【０１０８】＜Ｂ−１．製造方法＞製造工程を順に示す
断面図である図１４〜図２０を用いて、本発明に係る実
施の形態２の製造方法について説明する。なお、図１〜
図１３を用いて説明した実施の形態１と同一の構成につ
いては同一の符号を付し、重複する説明は省略する。
【０１０９】まず、図１４に示すようにＳＯＩ基板を準
備し、ＳＯＩ基板上に酸化膜４を形成する。
【０１１０】次に、酸化膜４上にＣＶＤ法により、厚さ
５〜３００ｎｍ（５０〜３０００Å）のポリシリコン膜
２１を形成し、ポリシリコン膜２１上に、ＣＶＤ法によ
り厚さ１００〜２００ｎｍ（１０００〜２０００Å）の
窒化膜２２を形成する。なお、酸化膜４、ポリシリコン
膜２１および窒化膜２２は分離酸化膜形成のために補助
的に機能するので補助膜と呼称することもある。
【０１１１】その後、レジストマスクを用いて窒化膜２
２およびポリシリコン膜２１をドライエッチングあるい
はウエットエッチングにより選択的に除去する。
【０１１２】そして、図１５に示すように、パターニン
グされた窒化膜２２をエッチングマスクとして、酸化膜
４を貫通するとともに、ＳＯＩ層３を所定深さまでエッ
チングしてトレンチＴＲ２を形成する。このエッチング
においては、ＳＯＩ層３を完全にエッチングして埋め込
み酸化膜２を露出させるのではなく、トレンチの底部に
所定厚さのＳＯＩ層３が残るようにエッチング条件を調
整する。
【０１１３】次に、図１６に示す工程においてトレンチ
ＴＲ２の内壁を酸化して内壁酸化膜ＯＸ１を形成し、図
１７に示す工程においてトレンチＴＲ２内に酸化膜ＯＸ
２を埋め込む。
【０１１４】その後、酸化膜ＯＸ２上に、ＭＯＳトラン
ジスタ等の半導体素子を形成する活性領域に対応する部
分が開口部となったレジストマスクＲＭ２１をパターニ
ングし、レジストマスクＲＭ２１の開口パターンに合わ
せて酸化膜ＯＸ２を所定深さまでエッチングした後、レ
ジストマスクＲＭ２１を除去する。
【０１１５】そして、ＣＭＰにより窒化膜２２上の酸化
膜ＯＸ２を除去して、トレンチＴＲ２内にのみ酸化膜Ｏ
Ｘ２を残すことで、図１８に示す部分分離酸化膜ＰＴ２
１を得る。
【０１１６】次に、図１９に示す工程において、フッ酸
（ＨＦ）処理により部分分離酸化膜ＰＴ２１および内壁
酸化膜ＯＸ１をエッチングして、分離段差を低減した部
分分離酸化膜ＰＴ２を形成する。このとき、分離酸化膜
ＰＴ２の厚みは１００〜１５０ｎｍ（１０００〜１５０
０Å）とし、分離段差は２０ｎｍ程度とする。
【０１１７】その後、ＰＭＯＳトランジスタが形成され
る領域ＰＲの上部が開口部となるようにレジストマスク
ＲＭ２２を形成する。そして、部分分離酸化膜ＰＴ２を
通過してＳＯＩ層３内で不純物プロファイルのピークが
形成されるエネルギーでチャネルストップ注入を行い、
部分分離酸化膜ＰＴ２の下部のＳＯＩ層３内、すなわち
分離領域にチャネルストップ層Ｎ１を形成する。
【０１１８】ここで、注入される不純物はＮ型の不純物
であり、リン（Ｐ）を用いるならば、その注入エネルギ
ーは、例えば１００〜３００ｋｅＶとし、チャネルスト
ップ層Ｎ１の濃度は１×１０17〜１×１０19／ｃｍ3と
する。
【０１１９】このとき、活性領域ＡＲに対応するＳＯＩ
層３上にはポリシリコン膜２１および窒化膜２２が残っ
ており、その厚さは約４００ｎｍ（４０００Å）である
ので、上述したエネルギーではポリシリコン膜２１およ
び窒化膜２２を通過できず、活性領域ＡＲに対応するＳ
ＯＩ層３内にはチャネルストップ注入の不純物は注入さ
れない。
【０１２０】次に、図２０に示す工程において、ＮＭＯ
Ｓトランジスタが形成される領域ＮＲの上部が開口部と
なるようにレジストマスクＲＭ２３を形成する。そし
て、部分分離酸化膜ＰＴ２を通過してＳＯＩ層３内で不
純物プロファイルのピークが形成されるエネルギーでチ
ャネルストップ注入を行い、部分分離酸化膜ＰＴ２の下
部のＳＯＩ層３内、すなわち分離領域にチャネルストッ
プ層Ｐ１を形成する。
【０１２１】ここで、注入される不純物はＰ型の不純物
であり、ボロン（Ｂ）を用いるならば、その注入エネル
ギーは、例えば３０〜１００ｋｅＶとし、チャネルスト
ップ層Ｐ１の濃度は１×１０17〜１×１０19／ｃｍ3と
する。
【０１２２】このとき、活性領域ＡＲに対応するＳＯＩ
層３内にはチャネルストップ注入の不純物は注入されな
い。
【０１２３】その後、熱リン酸で窒化膜２２除去し、ウ
エットエッチングあるいは酸化膜との選択性のあるドラ
イエッチングにより、ポリシリコン膜２１を除去する。
以後、図１０〜図１３を用いて説明した工程を経ること
で、図１３に示すＳＯＩデバイス１００を得る。
【０１２４】＜Ｂ−２．作用効果＞以上説明した実施の
形態２の製造方法によれば、活性領域ＡＲ上にはポリシ
リコン膜２１および窒化膜２２を残し、分離段差の小さ
な部分分離酸化膜ＰＴ２を通過してＳＯＩ層３内でチャ
ネルストップ層が形成されるエネルギーでチャネルスト
ップ注入を行うことにより、分離領域に自己整合的に高
濃度のチャネルストップ層Ｎ１およびＰ１を形成するこ
とができる。そして、この場合には、活性領域ＡＲに対
応するＳＯＩ層３内には、チャネルストップ層は形成さ
れないので、ＭＯＳトランジスタのしきい値調整を支障
なく行うことができ、また、ＭＯＳトランジスタのソー
ス・ドレイン層あるいはソース・ドレイン層のＰＮ接合
部の周囲に形成される空乏層を埋め込み酸化膜２にまで
到達させることが可能となり、トランジスタ特性の低下
を防止した半導体装置を得ることができる。
【０１２５】また、活性領域ＡＲに対応するＳＯＩ層３
上にはポリシリコン膜２１および窒化膜２２を残すこと
で、チャネルストップ注入に際しての不純物イオンは、
ポリシリコン膜２１および窒化膜２２の一方または両方
の内部に止まり、ＳＯＩ層３に到達する可能性は小さい
ので、不純物イオンがＳＯＩ層３を通過することによる
ダメージを受けにくく、後にＳＯＩ層３上に形成される
ゲート絶縁膜の信頼性を向上できる。
【０１２６】＜Ｂ−３．変形例＞以上の説明において
は、フッ酸（ＨＦ）処理により分離段差を低減した部分
分離酸化膜ＰＴ２を形成する構成を示したが、ウエット
エッチングでは正確な膜厚制御が難しい場合もある。
【０１２７】そこで、図１８を用いて説明したように、
ＣＭＰにより窒化膜２２上の酸化膜ＯＸ２を除去してト
レンチＴＲ２内に部分分離酸化膜ＰＴ２１を形成した状
態において、部分分離酸化膜ＰＴ２にＢやＡｓ等の不純
物をイオン注入する。このときの注入エネルギーは、飛
程が１００〜２００ｎｍとなるように比較的低エネルギ
ーで行い、ドーズ量は４×１０14／ｃｍ2以上とする。
図２１には、このイオン注入を行う工程を示しており、
部分分離酸化膜ＰＴ２の上部側に不純物が注入されると
ともに、窒化膜２２にも不純物が注入される状態が示さ
れている。
【０１２８】このように、部分分離酸化膜ＰＴ２に不純
物を注入することで、酸化膜のＨＦに対するエッチング
レートが変化し、分離段差を設定するためのＨＦ処理に
おいて、分離酸化膜の膜厚制御性を向上させることが可
能となる。
【０１２９】なお、イオン注入後に、９００〜１２００
℃で、５秒から６０分程度の熱処理を行って、不純物を
拡散させるようにしても良い。
【０１３０】＜Ｃ．実施の形態３＞実施の形態２におい
ては、活性領域ＡＲ上にポリシリコン膜２１および窒化
膜２２を残した状態でチャネルストップ注入を行う構成
を示したが、以下に説明する方法によりチャネルストッ
プ注入を行っても良い。
【０１３１】＜Ｃ−１．製造方法＞製造工程を順に示す
断面図である図２２〜図２７を用いて、本発明に係る実
施の形態３の製造方法について説明する。なお、図１〜
図１３および図１４〜図２０を用いて説明した実施の形
態１および２と同一の構成については同一の符号を付
し、重複する説明は省略する。
【０１３２】まず、図１４〜図１７を用いて説明した工
程を経て、トレンチＴＲ２内に酸化膜ＯＸ２を埋め込
み、ＣＭＰにより窒化膜２２上の酸化膜ＯＸ２および窒
化膜２２を除去することで、図２２に示すように、ポリ
シリコン膜２１の主面を露出させる。
【０１３３】その後、図２３に示す工程においてポリシ
リコン膜２１の厚さが５〜２０ｎｍとなるようにエッチ
ングを行う。これにより、ポリシリコン膜２１の主面が
部分分離酸化膜ＰＴ２の上面よりも低くなり、分離段差
が生じる。
【０１３４】この状態で、図２４に示す工程において、
ＰＭＯＳトランジスタが形成される領域ＰＲの上部が開
口部となるようにレジストマスクＲＭ３１を形成する。
そして、部分分離酸化膜ＰＴ２１を通過してＳＯＩ層３
内で不純物プロファイルのピークが形成されるエネルギ
ーでチャネルストップ注入を行い、部分分離酸化膜ＰＴ
２１の下部のＳＯＩ層３内、すなわち分離領域にチャネ
ルストップ層Ｎ１を形成する。
【０１３５】ここで、注入される不純物はＮ型の不純物
であり、リン（Ｐ）を用いるならば、その注入エネルギ
ーは、例えば１００〜３００ｋｅＶとし、チャネルスト
ップ層Ｎ１の濃度は１×１０17〜１×１０19／ｃｍ3と
する。
【０１３６】このとき、活性領域ＡＲに対応するＳＯＩ
層３内では、チャネルストップ注入の不純物は停止せ
ず、埋め込み酸化膜２内に注入されるようにポリシリコ
ン膜２１の厚さが設定されており、図２４においては、
ＳＯＩ層３との接合部近傍の埋め込み酸化膜２内に不純
物層Ｎ１１が形成された例を示している。
【０１３７】次に、図２５に示す工程において、ＮＭＯ
Ｓトランジスタが形成される領域ＮＲの上部が開口部と
なるようにレジストマスクＲＭ３２を形成する。そし
て、部分分離酸化膜ＰＴ２１を通過してＳＯＩ層３内で
不純物プロファイルのピークが形成されるエネルギーで
チャネルストップ注入を行い、部分分離酸化膜ＰＴ２１
の下部のＳＯＩ層３内、すなわち分離領域にチャネルス
トップ層Ｐ１を形成する。
【０１３８】ここで、注入される不純物はＰ型の不純物
であり、ボロン（Ｂ）を用いるならば、その注入エネル
ギーは、例えば３０〜１００ｋｅＶとし、チャネルスト
ップ層Ｐ１の濃度は１×１０17〜１×１０19／ｃｍ3と
する。
【０１３９】このとき、活性領域ＡＲに対応するＳＯＩ
層３内では、チャネルストップ注入の不純物は停止せ
ず、埋め込み酸化膜２内に注入されるようにポリシリコ
ン膜２１の厚さが設定されており、図２５においては、
ＳＯＩ層３との接合部近傍の埋め込み酸化膜２内に不純
物層Ｐ１１が形成された例を示している。
【０１４０】次に、図２６に示す工程において、フッ酸
（ＨＦ）処理により部分分離酸化膜ＰＴ２１および内壁
酸化膜ＯＸ１をエッチングして、分離段差を低減した部
分分離酸化膜ＰＴ２形成した後、ウエットエッチングあ
るいは酸化膜との選択性のあるドライエッチングによ
り、酸化膜４上のポリシリコン膜２１を除去する。
【０１４１】以後、図１０〜図１３を用いて説明した工
程を経ることで、図２７に示すＳＯＩデバイス２００を
得る。
【０１４２】＜Ｃ−２．作用効果＞以上説明した実施の
形態３の製造方法によれば、活性領域ＡＲ上にはポリシ
リコン膜２１を薄く残し、分離段差の比較的小さな部分
分離酸化膜ＰＴ２１を通過してＳＯＩ層３内でチャネル
ストップ層が形成されるエネルギーでチャネルストップ
注入を行うことにより、分離領域に自己整合的に高濃度
のチャネルストップ層Ｎ１およびＰ１を形成することが
できる。そして、この場合には、活性領域ＡＲに対応す
るＳＯＩ層３内には、チャネルストップ層は形成されな
いので、ＭＯＳトランジスタのしきい値調整を支障なく
行うことができ、また、ＭＯＳトランジスタのソース・
ドレイン層あるいはソース・ドレイン層のＰＮ接合部の
周囲に形成される空乏層を埋め込み酸化膜２にまで到達
させることが可能となり、トランジスタ特性の低下を防
止した半導体装置を得ることができる。
【０１４３】なお、ＳＯＩ層３を通過した不純物は、領
域ＰＲおよびＮＲの埋め込み酸化膜２内において、それ
ぞれ不純物層Ｎ１１およびＰ１１を形成する。そして、
不純物層Ｎ１１およびＰ１１は、何れもＳＯＩ層３との
接合部近傍の埋め込み酸化膜２内に形成されており、そ
れぞれの端縁部は、チャネルストップ層Ｎ１およびＰ１
の端縁部の近傍に存在することになる。
【０１４４】この結果、図２７に示すチャネルストップ
層Ｎ１の端縁部であるＡ部およびチャネルストップ層Ｐ
１の端縁部であるＢ部においては、ウェハプロセスにお
ける種々の熱処理によって、チャネルストップ不純物が
埋め込み酸化膜２に吸収されることを防止でき、また、
チャネルストップ不純物が部分分離酸化膜ＰＴ２に吸収
されたとしても、不純物層Ｎ１１およびＰ１１の不純物
が拡散することで補充される。従って、チャネルストッ
プ層Ｎ１およびＰ１の不純物濃度を高濃度に維持するこ
とができ、この部分での寄生トランジスタの発生を抑制
できる。
【０１４５】＜Ｄ．実施の形態４＞実施の形態１〜３に
おいては、チャネルストップ注入をＳＯＩ基板の主面に
対してほぼ垂直な方向から行う構成を示したが、斜め注
入あるいは斜め回転注入によるチャネルストップ注入を
行うようにしても良い。
【０１４６】＜Ｄ−１．製造方法＞製造工程を順に示す
断面図である図２８〜図３０を用いて、本発明に係る実
施の形態４の製造方法について説明する。なお、図２２
〜図２７を用いて説明した実施の形態３と同一の構成に
ついては同一の符号を付し、重複する説明は省略する。
【０１４７】まず、図２２および図２３を用いて説明し
た工程を経て、ポリシリコン膜２１の主面が部分分離酸
化膜ＰＴ２の上面よりも低くなり、分離段差が生じた構
成を得る。
【０１４８】この状態で、図２８に示す工程において、
ＰＭＯＳトランジスタが形成される領域ＰＲの上部が開
口部となるようにレジストマスクＲＭ３３を形成する。
そして、ＳＯＩ基板の主面に対してほぼ垂直な方向か
ら、部分分離酸化膜ＰＴ２１を通過してＳＯＩ層３内で
不純物プロファイルのピークが形成されるエネルギーで
チャネルストップ注入を行い、部分分離酸化膜ＰＴ２１
の下部のＳＯＩ層３内、すなわち分離領域にチャネルス
トップ層を形成する。ここで、注入される不純物はＮ型
の不純物であり、リン（Ｐ）を用いるならば、その注入
エネルギーは、例えば１００〜３００ｋｅＶとし、チャ
ネルストップ層Ｎ１の濃度は１×１０17〜１×１０19／
ｃｍ3とする。
【０１４９】続いて、ＳＯＩ基板を傾けた状態で不純物
をイオン注入することで、部分分離酸化膜ＰＴ２１の下
部だけでなく活性領域ＡＲのＳＯＩ層３内にまで延在す
るチャネルストップ層Ｎ１を形成することができる。こ
の場合の注入条件は上記条件とほぼ同じで良い。また、
この注入はＳＯＩ基板を傾けた状態で、回転させながら
行っても良い。
【０１５０】なお、チャネルストップ層Ｎ１の、活性領
域ＡＲのＳＯＩ層３内に延在する部分は僅かで良く、活
性領域ＡＲのＳＯＩ層３内内全域にチャネルストップ層
Ｎ１が延在する状態とならないように注入角度を設定す
る。
【０１５１】次に、図２９に示す工程において、ＮＭＯ
Ｓトランジスタが形成される領域ＮＲの上部が開口部と
なるようにレジストマスクＲＭ３４を形成する。そし
て、ＳＯＩ基板の主面に対してほぼ垂直な方向から、部
分分離酸化膜ＰＴ２１を通過してＳＯＩ層３内で不純物
プロファイルのピークが形成されるエネルギーでチャネ
ルストップ注入を行い、部分分離酸化膜ＰＴ２１の下部
のＳＯＩ層３内、すなわち分離領域にチャネルストップ
層を形成する。
【０１５２】ここで、注入される不純物はＰ型の不純物
であり、ボロン（Ｂ）を用いるならば、その注入エネル
ギーは、例えば３０〜１００ｋｅＶとし、チャネルスト
ップ層Ｐ１の濃度は１×１０17〜１×１０19／ｃｍ3と
する。
【０１５３】続いて、ＳＯＩ基板を傾けた状態で不純物
をイオン注入することで、部分分離酸化膜ＰＴ２１の下
部だけでなく活性領域ＡＲのＳＯＩ層３内にまで延在す
るチャネルストップ層Ｐ１を形成することができる。こ
の場合の注入条件は上記条件とほぼ同じで良い。また、
この注入はＳＯＩ基板を傾けた状態で、回転させながら
行っても良い。
【０１５４】なお、チャネルストップ層Ｐ１の、活性領
域ＡＲのＳＯＩ層３内に延在する部分は僅かで良く、活
性領域ＡＲのＳＯＩ層３内全域にチャネルストップ層Ｐ
１が延在する状態とならないように注入角度を設定す
る。
【０１５５】以後、図２６および図２７を用いて説明し
た工程を経ることで、図３０に示すＳＯＩデバイス３０
０を得る。
【０１５６】図３０においては、領域ＰＲおよびＮＲに
おけるＭＯＳトランジスタの、それぞれのソース・ドレ
イン層１５と、チャネルストップ層Ｎ１およびＰ１との
接合部分には、チャネルストップ層Ｎ１およびＰ１が接
合されるソース・ドレイン層１５と同じ導電型で、ソー
ス・ドレイン層１５よりも不純物濃度が低い、Ｐ型低濃
度不純物層Ｐ３およびＮ型低濃度不純物層Ｎ３が形成さ
れている。
【０１５７】これは、チャネルストップ層Ｎ１およびＰ
１の、活性領域ＡＲのＳＯＩ層３内への延在部分の不純
物が、ソース・ドレイン注入による不純物によって補償
されて形成された領域である。
【０１５８】＜Ｄ−２．作用効果＞このような低濃度不
純物層Ｐ３およびＮ３を備えることで、導電型が異な
り、互いに高濃度に不純物有するソース・ドレイン層１
５とチャネルストップ層Ｎ１およびＰ１とが直接に接触
することが防止されるので、ＰＮ接合部でのリーク電流
が軽減され、より良好な接合特性を得ることができる。
【０１５９】なお、チャネルストップ層Ｎ１およびＰ１
の不純物濃度が、それぞれが接合されるソース・ドレイ
ン層１５の不純物濃度よりも高い場合には、低濃度不純
物層の導電型が逆転し、領域ＰＲにおいてはＮ型の低濃
度不純物層が形成され、領域ＮＲにおいてはＰ型の低濃
度不純物層が形成されることになる。
【０１６０】なお、以上説明した実施の形態４において
は、ＳＯＩ基板の主面に対してほぼ垂直な方向からのチ
ャネルストップ注入と、ＳＯＩ基板を傾けた状態での斜
め注入あるいは、斜め回転注入とを組み合わせた構成を
示したが、ＳＯＩ基板を傾けた状態での斜め注入あるい
は、斜め回転注入のみでチャネルストップ注入を行って
も良い。
【０１６１】＜Ｅ．実施の形態５＞実施の形態３におい
ては、活性領域ＡＲ上にはポリシリコン膜２１を薄く残
し、分離段差の比較的小さな部分分離酸化膜ＰＴ２１を
通過してチャネルストップ注入を行う構成を示したが、
以下に説明する方法によりチャネルストップ注入を行っ
ても良い。
【０１６２】＜Ｅ−１．製造方法＞製造工程を順に示す
断面図である図３１および図３２を用いて、本発明に係
る実施の形態５の製造方法について説明する。なお、図
１４〜図２０を用いて説明した実施の形態２と同一の構
成については同一の符号を付し、重複する説明は省略す
る。また、以下に説明する実施の形態５〜９において
は、簡単化のためＰＭＯＳトランジスタが形成される領
域ＰＲのみを対象として説明する。
【０１６３】まず、図１４〜図１７を用いて説明した工
程を経て、トレンチＴＲ２内に酸化膜ＯＸ２を埋め込
み、ＣＭＰにより窒化膜２２上の酸化膜ＯＸ２を除去す
ることで、図３１に示すように、窒化膜２２の主面を露
出させる。
【０１６４】次に、図３２に示す工程において、窒化膜
２２を熱リン酸で除去し、ポリシリコン膜２１の主面か
ら部分分離酸化膜ＰＴ２１が突出した構成を得る。これ
により、窒化膜２２の厚さにほぼ等しい分離段差が生じ
る。
【０１６５】この状態で、部分分離酸化膜ＰＴ２１を通
過してＳＯＩ層３内で不純物プロファイルのピークが形
成されるエネルギーでチャネルストップ注入を行い、部
分分離酸化膜ＰＴ２１の下部のＳＯＩ層３内、すなわち
分離領域にチャネルストップ層Ｎ１を形成する。
【０１６６】ここで、注入される不純物はＮ型の不純物
であり、リン（Ｐ）を用いる（ＰＭＯＳトランジスタを
形成する場合）ならば、その注入エネルギーは、例えば
１５０〜５００ｋｅＶとし、ボロン（Ｂ）を用いる（Ｎ
ＭＯＳトランジスタを形成する場合）ならば、その注入
エネルギーは、例えば６０〜２５０ｋｅＶとし、チャネ
ルストップ層Ｎ１の濃度は１×１０17〜１×１０19／ｃ
ｍ3とする。
【０１６７】このとき、活性領域ＡＲに対応するＳＯＩ
層３内では、チャネルストップ注入の不純物は停止せ
ず、埋め込み酸化膜２内やその下部のシリコン基板１内
に注入されるように、ポリシリコン膜２１の厚さが設定
されている。
【０１６８】＜Ｅ−２．作用効果＞以上説明した実施の
形態５の製造方法によれば、分離段差の大きな部分分離
酸化膜ＰＴ２１を形成し、部分分離酸化膜ＰＴ２１を通
してチャネルストップ注入を行うことにより、分離領域
に自己整合的に高濃度のチャネルストップ層Ｎ１を形成
することができる。そして、この場合には、活性領域Ａ
Ｒに対応するＳＯＩ層３内には、チャネルストップ層は
形成されないので、ＭＯＳトランジスタのしきい値調整
を支障なく行うことができ、また、ＭＯＳトランジスタ
のソース・ドレイン層あるいはソース・ドレイン層のＰ
Ｎ接合部の周囲に形成される空乏層を埋め込み酸化膜２
にまで到達させることが可能となり、トランジスタ特性
の低下を防止した半導体装置を得ることができる。
【０１６９】＜Ｅ−３．変形例１＞以上説明した実施の
形態５の製造方法においては、図３２を用いて説明した
ように、ポリシリコン膜２１の主面から部分分離酸化膜
ＰＴ２１が突出した構成となるが、この場合、ポリシリ
コン膜２１、内壁酸化膜ＯＸ１および部分分離酸化膜Ｐ
Ｔ２１の境界部分（図３２にＣ部として示す）が、部分
分離酸化膜ＰＴ２１の除去のためのドライエッチングの
影響を受けることになり、場合によっては、当該部分の
内壁酸化膜ＯＸ１および部分分離酸化膜ＰＴ２１が過剰
に除去されて、最終的に得られる部分分離酸化膜ＰＴ２
の端縁部が落ち窪むことになる。これは部分分離酸化膜
ＰＴ２１の側壁が垂直に近ければ近いほど顕著になり、
逆に、部分分離酸化膜ＰＴ２１の側壁が上方に向かって
広がるようなテーパー形状であれば落ち窪みは発生しに
くくなる。しかし、部分分離酸化膜ＰＴ２１を、意図的
に、再現性良く、上記のようなテーパー形状にすること
は困難である。
【０１７０】代わりに、図３３に示すように、ポリシリ
コン膜２１の全面を覆うように、厚さ２０ｎｍ程度の酸
化膜ＯＸ３を形成し、部分分離酸化膜ＰＴ２１のポリシ
リコン膜２１の主面から突出する部分を被覆すること
で、図３２のＣ部における過剰エッチングを防止するよ
うにしても良い。ここで、酸化膜ＯＸ３は、例えば、Ｃ
ＶＤ法においてＴＥＯＳ（tetra ethyl orthosilicat
e）を用いることで形成すれば良い。
【０１７１】図３４〜図３７には、酸化膜ＯＸ３で被覆
された部分分離酸化膜ＰＴ２１の突出部がドライエッチ
ングにより除去される経過を順に示しており、部分分離
酸化膜ＰＴ２１の突出部分に形成された酸化膜ＯＸ３の
存在により、ポリシリコン膜２１、内壁酸化膜ＯＸ１お
よび部分分離酸化膜ＰＴ２１の境界部分が保護され、当
該部分が過剰にエッチングされることが防止される仕組
みが明確に示されている。
【０１７２】この結果、最終的に得られる部分分離酸化
膜ＰＴ２の端縁部が落ち窪むことが防止される。
【０１７３】部分分離酸化膜ＰＴ２の端縁部が落ち窪む
と、後に、部分分離酸化膜ＰＴ２に係合するようにゲー
ト電極およびゲート絶縁膜を形成した際に、この部分に
ゲート電極およびゲート絶縁膜が絡みついて複雑な断面
形状となり、狭チャネル効果によりトランジスタのしき
い値が低下する。また、部分分離酸化膜ＰＴ４の端縁部
でのゲート絶縁膜の厚さが薄くなって、ゲート電極の耐
圧特性が低下するなどの問題が生じる。
【０１７４】しかし、上述した変形例１の製造方法によ
れば、部分分離酸化膜ＰＴ２の端縁部が落ち窪むことが
防止されるので、上記のような諸問題の発生を防止で
き、半導体装置の製造歩留まりを向上できる。
【０１７５】＜Ｅ−４．変形例２＞図３２に示すＣ部の
過剰エッチングを防止するための構成としては、図３８
に示すような構成を採っても良い。
【０１７６】すなわち、図３８に示すように、ポリシリ
コン膜２１の全面に部分分離酸化膜ＰＴ２１の突出部の
高さと同程度の厚さの酸化膜ＯＸ４を形成することで、
部分分離酸化膜ＰＴ２１を完全に覆うようにする。な
お、部分分離酸化膜ＰＴ２１の突出部の高さは、図３２
に示す工程で除去した窒化膜２２の厚さにほぼ等しく、
１００〜２００ｎｍである。また、酸化膜ＯＸ４はＣＶ
Ｄ法においてＴＥＯＳを用いることで形成すれば良い。
【０１７７】図３９〜図４１には、酸化膜ＯＸ４と、酸
化膜ＯＸ４で覆われた部分分離酸化膜ＰＴ２１の突出部
とがウエットエッチングにより除去される経過を順に示
しており、酸化膜ＯＸ４の存在により、ポリシリコン膜
２１、内壁酸化膜ＯＸ１および部分分離酸化膜ＰＴ２１
の境界部分が保護され、当該部分が過剰にエッチングさ
れることが防止される仕組みが明確に示されている。
【０１７８】なお、図４１においては部分分離酸化膜Ｐ
Ｔ２１の中央部がなだらかに盛り上がり、端縁部がなだ
らかに落ち窪んだ形状になっているが、この程度であれ
ば、以下に続くエッチング工程で解消される場合もある
し、例え最終的に得られる部分分離酸化膜ＰＴ２の端縁
部に若干の窪みが生じても、その輪郭がなだらかである
ので、不具合は生じない。
【０１７９】＜Ｅ−５．変形例３＞図３８に示したよう
に、ポリシリコン膜２１の全面に部分分離酸化膜ＰＴ２
１の突出部の高さと同程度の厚さの酸化膜ＯＸ４を形成
して部分分離酸化膜ＰＴ２１を完全に覆った後、一旦、
ドライエッチングを行って酸化膜ＯＸ４の輪郭形状を整
えた後、ウエットエッチングにより酸化膜ＯＸ４および
部分分離酸化膜ＰＴ２１の突出部を除去するようにして
も良い。
【０１８０】図４２は、ポリシリコン膜２１の全面を覆
う酸化膜ＯＸ４にドライエッチングを施し、部分分離酸
化膜ＰＴ２１の上面を露出させた状態を示している。こ
の構造は、部分分離酸化膜ＰＴ２１の側面に酸化膜ＯＸ
４のサイドウォールスペーサを形成した構造（サイドウ
ォール構造）に相当する。この状態でウエットエッチン
グを行うと、均等にエッチングが進むことになる。
【０１８１】図４３〜図４５には、酸化膜ＯＸ４と、酸
化膜ＯＸ４で覆われた部分分離酸化膜ＰＴ２１の突出部
とがウエットエッチングにより除去される経過を順に示
しており、酸化膜ＯＸ４の存在により、ポリシリコン膜
２１、内壁酸化膜ＯＸ１および部分分離酸化膜ＰＴ２１
の境界部分が保護され、当該部分が過剰にエッチングさ
れることが防止される仕組みが明確に示されている。
【０１８２】また、サイドウォール構造を採ることで、
エッチングが均等に進み、部分分離酸化膜ＰＴ２１の端
縁部が若干でも落ち窪むようなことが防止される。
【０１８３】＜Ｅ−６．変形例４＞図３２に示すＣ部の
過剰エッチングを防止するための構成としては、図４６
に示すような構成を採っても良い。
【０１８４】すなわち、図４６に示すように、部分分離
酸化膜ＰＴ２１の側面に窒化膜のサイドウォールスペー
サＮＷ１を形成し、この状態で部分分離酸化膜ＰＴ２１
のウエットエッチングを行うようにしても良い。
【０１８５】図４７および図４８には、サイドウォール
スペーサＮＷ１で囲まれた部分分離酸化膜ＰＴ２１がフ
ッ酸等を用いたウエットエッチングにより除去される経
過を順に示しており、サイドウォールスペーサＮＷ１の
存在により、ポリシリコン膜２１、内壁酸化膜ＯＸ１お
よび部分分離酸化膜ＰＴ２１の境界部分が保護され、当
該部分が過剰にエッチングされることが防止される仕組
みが明確に示されている。
【０１８６】なお、図４８に示すように部分分離酸化膜
ＰＴ２１のポリシリコン膜２１からの突出部が全て除去
された時点でエッチングを停止し、続いて、熱リン酸で
サイドウォールスペーサＮＷ１を除去する。
【０１８７】このような構成と採ることで、部分分離酸
化膜ＰＴ２１に対するエッチングが均等に進み、部分分
離酸化膜ＰＴ２１の端縁部が若干でも落ち窪むようなこ
とが防止される。
【０１８８】なお、図３２に示すＣ部の過剰エッチング
による落ち窪みを防止するためには、ＣＭＰにより部分
分離酸化膜ＰＴ２１の突出部分を削除する方法を採用し
ても良い。
【０１８９】＜Ｆ．実施の形態６＞ ＜Ｆ−１．製造方法＞製造工程を順に示す断面図である
図４９〜図５４を用いて、本発明に係る実施の形態６の
製造方法について説明する。なお、図１〜図１３を用い
て説明した実施の形態１と同一の構成については同一の
符号を付し、重複する説明は省略する。
【０１９０】まず、図４９に示すようにＳＯＩ基板を準
備し、ＳＯＩ基板上に酸化膜４を形成する。そして、酸
化膜４上にＣＶＤ法により、厚さ１０〜１００ｎｍ（１
００〜１０００Å）のポリシリコン膜４１を形成し、ポ
リシリコン膜４１上に、ＣＶＤ法あるいは熱酸化により
厚さ１０〜１００ｎｍ（１００〜１０００Å）の酸化膜
４２を形成する。そして、酸化膜４２上にＣＶＤ法によ
り厚さ１００〜２００ｎｍ（１０００〜２０００Å）の
窒化膜４３を形成する。なお、酸化膜４、ポリシリコン
膜４１、酸化膜４２および窒化膜４３は分離酸化膜形成
のために補助的に機能するので補助膜と呼称することも
ある。
【０１９１】次に、窒化膜４３上に、分離酸化膜の形成
位置に対応する部分が開口部となったレジストマスクを
パターニングし、窒化膜４３をドライエッチングあるい
はウエットエッチングにより選択的に除去する。
【０１９２】その後、図５０に示すように、パターニン
グされた窒化膜４３をエッチングマスクとして、酸化膜
４２、ポリシリコン膜４１および酸化膜４を貫通すると
ともに、ＳＯＩ層３を所定深さまでエッチングしてトレ
ンチＴＲ４を形成する。このエッチングにおいては、Ｓ
ＯＩ層３を完全にエッチングして埋め込み酸化膜２を露
出させるのではなく、トレンチの底部に所定厚さのＳＯ
Ｉ層３が残るようにエッチング条件を調整する。その
後、トレンチＴＲ４の内壁を酸化して酸化膜ＯＸ１を形
成する。なお、ＳＯＩ層３のエッチング深さは５０〜１
５０ｎｍに設定する。
【０１９３】次に、トレンチＴＲ４を埋め込むように窒
化膜４３の全面に渡ってＨＤＰ−ＣＶＤ法で酸化膜を形
成し、ＣＭＰにより窒化膜４３上の余分な酸化膜を除去
することで、図５１に示すように、トレンチＴＲ４内の
みに酸化膜を残して部分分離酸化膜ＰＴ４１を形成す
る。
【０１９４】次に、図５２に示す工程において、窒化膜
４３を熱リン酸で除去し、酸化膜４２の主面から部分分
離酸化膜ＰＴ４１が突出した構成を得る。これにより、
窒化膜４３の厚さにほぼ等しい分離段差が生じる。
【０１９５】この状態で、部分分離酸化膜ＰＴ４１を通
過してＳＯＩ層３内で不純物プロファイルのピークが形
成されるエネルギーでチャネルストップ注入を行い、部
分分離酸化膜ＰＴ４１の下部のＳＯＩ層３内、すなわち
分離領域にチャネルストップ層Ｎ１を形成する。
【０１９６】ここで、注入される不純物はＮ型の不純物
であり、リン（Ｐ）を用いる（ＰＭＯＳトランジスタを
形成する場合）ならば、その注入エネルギーは、例えば
１５０〜５００ｋｅＶとし、ボロン（Ｂ）を用いる（Ｎ
ＭＯＳトランジスタを形成する場合）ならば、その注入
エネルギーは、例えば６０〜２５０ｋｅＶとし、チャネ
ルストップ層Ｎ１の濃度は１×１０17〜１×１０19／ｃ
ｍ3とする。
【０１９７】このとき、活性領域ＡＲに対応するＳＯＩ
層３内では、チャネルストップ注入の不純物は停止せ
ず、埋め込み酸化膜２内やその下部のシリコン基板１内
に注入されるように、酸化膜４２およびポリシリコン膜
４１の厚さが設定されている。
【０１９８】次に、図５３に示す工程において、ポリシ
リコン膜４１との選択性を有するドライエッチングによ
り部分分離酸化膜ＰＴ４１、内壁酸化膜ＯＸ１および酸
化膜４２をエッチングして、分離段差を低減した部分分
離酸化膜ＰＴ４形成する。
【０１９９】次に、図５４に示す工程において、ウエッ
トエッチングあるいは酸化膜との選択性のあるドライエ
ッチングにより、酸化膜４上のポリシリコン膜４１を除
去する。
【０２００】以後、図１０〜図１３を用いて説明した工
程を経ることで、各活性領域にＭＯＳトランジスタを形
成することで、図１３に示すようなＳＯＩデバイス１０
０を得る。
【０２０１】＜Ｆ−２．作用効果＞以上説明した実施の
形態６の製造方法によれば、分離段差の大きな部分分離
酸化膜ＰＴ４１を形成し、部分分離酸化膜ＰＴ４１を通
してチャネルストップ注入を行うことにより、分離領域
に自己整合的に高濃度のチャネルストップ層Ｎ１を形成
することができる。そして、この場合には、活性領域Ａ
Ｒに対応するＳＯＩ層３内には、チャネルストップ層は
形成されないので、ＭＯＳトランジスタのしきい値調整
を支障なく行うことができ、また、ＭＯＳトランジスタ
のソース・ドレイン層あるいはソース・ドレイン層のＰ
Ｎ接合部の周囲に形成される空乏層を埋め込み酸化膜２
にまで到達させることが可能となり、トランジスタ特性
の低下を防止した半導体装置を得ることができる。
【０２０２】また、ポリシリコン膜４１上に酸化膜４２
を備え、酸化膜４２とともに部分分離酸化膜ＰＴ４１を
除去するようにするので、ポリシリコン膜４１、内壁酸
化膜ＯＸ１および部分分離酸化膜ＰＴ４１の境界部分
（図５２にＤ部として示す）が、部分分離酸化膜ＰＴ４
１の除去のためのドライエッチングの影響を受けること
が抑制され、当該部分の内壁酸化膜ＯＸ１および部分分
離酸化膜ＰＴ４１が過剰に除去されて、最終的に得られ
る部分分離酸化膜ＰＴ４の端縁部が落ち窪むことが防止
され、この部分にゲート電極およびゲート絶縁膜が絡み
つくことによるトランジスタのしきい値の低下や、ゲー
ト電極の耐圧特性の低下などを防止できる。
【０２０３】＜Ｇ．実施の形態７＞以上説明した実施の
形態１〜６の半導体装置の製造方法においては、分離段
差の大きな部分分離酸化膜を通してチャネルストップ注
入を行う方法、あるいは活性領域上に厚いポリシリコン
膜や窒化膜を残した状態で、分離段差の小さな部分分離
酸化膜を通してチャネルストップ注入を行う方法を示し
たが、何れの方法を採用しても、完成したＭＯＳトラン
ジスタにおいては、ソース・ドレイン層とチャネルスト
ップ層とが近接して存在する結果となっていた。
【０２０４】図５５に、完成したＭＯＳトランジスタの
一例を示す。図５５には、部分分離酸化膜ＰＴ２で規定
される活性領域ＡＲに形成されたＰＭＯＳトランジスタ
を示しており、ゲート絶縁膜１１およびゲート電極１２
の側壁には絶縁膜のスペーサ（サイドウォールスペー
サ）１３が形成され、ＳＯＩ層３の表面内には低ドープ
ドレイン層（あるいはソース・ドレインエクステンショ
ン層）１４、ソース・ドレイン層１５が形成されてい
る。
【０２０５】ここで、ソース・ドレイン層１５は部分分
離酸化膜ＰＴ２の側面に接触するように形成され、ま
た、部分分離酸化膜ＰＴ２のＳＯＩ層３中にはＮ型不純
物でチャネルストップ層Ｎ１が形成されている。
【０２０６】従って、図中にＥ部で示されるように、部
分分離酸化膜ＰＴ２の端縁部近傍においてはソース・ド
レイン層１４とチャネルストップ層Ｎ１とは接近するこ
とになり、空乏層ＤＬが薄くなって接合容量が増加した
り、電界の集中により接合リークが増加するという問題
がある。
【０２０７】そこで、本発明に係る実施の形態７とし
て、チャネルストップ層の形成位置の制御方法を説明す
る。なお、以下の説明においては図１４〜図２０を用い
て説明した実施の形態２の製造方法を一例として説明す
る。また、簡単化のためＰＭＯＳトランジスタが形成さ
れる領域ＰＲのみを対象として説明する。
【０２０８】＜Ｇ−１．製造方法＞図１４〜図１７を用
いて説明した工程を経て、トレンチＴＲ２内に酸化膜Ｏ
Ｘ２を埋め込み、ＣＭＰにより窒化膜２２上の酸化膜Ｏ
Ｘ２および窒化膜２２を除去し、図１８に示すようにト
レンチＴＲ２内に部分分離酸化膜ＰＴ２１が埋め込まれ
た構成を得る。
【０２０９】その後、図５６に示す工程においてトレン
チＴＲ２の窒化膜２２内に対応する部分の部分分離酸化
膜ＰＴ２１を、例えばフッ酸（ＨＦ）処理によりエッチ
ングして、部分分離酸化膜ＰＴ２１の分離段差を低減す
る。そして、部分分離酸化膜ＰＴ２１が除去されて露出
したトレンチＴＲ２の窒化膜２２部分の内壁面に窒化膜
のサイドウォールスペーサＮＷ２を形成する。
【０２１０】サイドウォールスペーサＮＷ２を設けた状
態で、部分分離酸化膜ＰＴ２１を通過してＳＯＩ層３内
で不純物プロファイルのピークが形成されるエネルギー
でＮ型の不純物を注入し、部分分離酸化膜ＰＴ２１の下
部のＳＯＩ層３内、すなわち分離領域にチャネルストッ
プ層Ｎ１を形成する。
【０２１１】このとき、サイドウォールスペーサＮＷ２
の存在により、チャネルストップ層Ｎ１の平面方向の両
端縁部は、部分分離酸化膜ＰＴ２１の両端縁部から、そ
れぞれサイドウォールスペーサＮＷ２の厚さＴだけ離れ
て位置することになり、部分分離酸化膜ＰＴ２１の端縁
部下部にはチャネルストップ層Ｎ１は形成されていな
い。
【０２１２】なお、活性領域ＡＲに対応するＳＯＩ層３
上には、ポリシリコン膜２１および窒化膜２２が残って
いるので、不純物はポリシリコン膜２１および窒化膜２
２を通過できず、活性領域ＡＲに対応するＳＯＩ層３内
にはチャネルストップ注入の不純物は注入されない。
【０２１３】以後、窒化膜２２およびサイドウォールス
ペーサＮＷ２を熱リン酸で除去し、またフッ酸（ＨＦ）
処理により部分分離酸化膜ＰＴ２１および内壁酸化膜Ｏ
Ｘ１をエッチングして、分離段差を低減した部分分離酸
化膜ＰＴ２を形成する。
【０２１４】＜Ｇ−２．作用効果＞このように、実施の
形態７の製造方法によれば、部分分離酸化膜ＰＴ２１の
下面の端縁部下部にはチャネルストップ層Ｎ１が形成さ
れないので、ＭＯＳトランジスタを形成した状態で、部
分分離酸化膜ＰＴ２の端縁部近傍においてはソース・ド
レイン層１４とチャネルストップ層Ｎ１とが離れて存在
することになり、空乏層を厚くして接合容量を低減でき
る。また、部分分離酸化膜ＰＴ２の端縁部近傍での電界
を緩和して、接合リークを低減することができる。
【０２１５】＜Ｇ−３．変形例＞以上説明した実施の形
態７においては、窒化膜２２をポリシリコン膜２１より
も厚くした例を示したが、窒化膜２２をポリシリコン膜
２１よりも薄くしても良い。
【０２１６】図５７に窒化膜２２をポリシリコン膜２１
よりも薄くした構成を示す。窒化膜２２はシリコン基板
１やＳＯＩ層２と、熱膨張係数などの物性値が異なって
いるので、窒化膜２２が厚い場合には、シリコン基板１
やＳＯＩ層２に対して与える機械的ストレスが大きくな
る。機械的ストレスが大きい状態で、ＨＤＰ−ＣＶＤ法
による酸化膜ＯＸ２を形成したり、酸化膜ＯＸ２の高密
度化のための熱処理を行ったりすると、ストレスが加わ
った状態でデバイスの形状が固定されてしまい、後に窒
化膜２２を除去しても、ストレスは解消されないという
ことになる。
【０２１７】そこで、窒化膜２２を薄くし、代わりにポ
リシリコン膜２１を厚くすることで、シリコン基板１や
ＳＯＩ層２に加わる機械的ストレスを低減することがで
きる。
【０２１８】また、ポリシリコン膜２１を厚くすること
で、以下に説明するような効果も得られる。
【０２１９】すなわち、ＳＯＩ層３の表面内に部分分離
酸化膜を形成する技術の要は、部分分離酸化膜の下部
に、いかにして一定の厚さのＳＯＩ層３を残すかという
点にある。
【０２２０】しかしながら、窒化膜のエッチングではポ
リシリコン膜とのエッチング選択比が小さいので、ポリ
シリコン膜２１上に窒化膜２２を形成した構成において
ポリシリコン膜２１が薄い場合には、トレンチ形成のた
めの窒化膜２２のパターニングに際してポリシリコン膜
２１でエッチングを停止させることが難しい。
【０２２１】また、窒化膜のエッチングでは酸化膜との
エッチング選択比も小さいので、ポリシリコン膜２１で
エッチングが停止しないと、パッド酸化膜である薄い酸
化膜４でも停止させることが難しい。その結果、図らず
もＳＯＩ層３がエッチングされることになる。
【０２２２】この場合、ＳＯＩ層３のエッチング量は、
上層のポリシリコン膜２１や窒化膜２２の厚さのばらつ
きの影響を受けて大きくばらつくことになる。これによ
り、トレンチ底部のＳＯＩ層３の厚さがばらついて、最
終的には部分分離酸化膜の下部のＳＯＩ層３の厚さがば
らつくことになる。
【０２２３】一方、窒化膜２２の下部に厚いポリシリコ
ン膜２１が存在すると、窒化膜２２のエッチングをポリ
シリコン膜２１で停止させることができ、以後は、ポリ
シリコン膜２１、酸化膜４およびＳＯＩ層３を、それぞ
れ選択性の高いエッチングで除去するという４段階エッ
チングが可能となり、トレンチ底部のＳＯＩ層３の厚さ
を一定にすることができる。
【０２２４】なお、窒化膜２２による機械的ストレスを
低減するためには、窒化膜２２の厚さは３０〜２００ｎ
ｍとし、また、４段階エッチングを可能とするにはポリ
シリコン膜２１の厚さを５０〜４００ｎｍとすれば良
い。
【０２２５】＜Ｈ．実施の形態８＞以上説明した実施の
形態１〜７の半導体装置の製造方法においては、分離段
差の大きな部分分離酸化膜を通してチャネルストップ注
入を行う方法、あるいは活性領域上に厚いポリシリコン
膜や窒化膜を残した状態で、分離段差の小さな部分分離
酸化膜を通してチャネルストップ注入を行う方法を示し
たが、以下に示す方法を用いても良い。
【０２２６】＜Ｈ−１．製造方法＞図１４および図１５
を用いて説明した工程を経て、図５８に示すように窒化
膜２２、ポリシリコン膜２１および酸化膜４を貫通する
とともに、ＳＯＩ層３が所定深さまでエッチングされた
トレンチＴＲ２を形成する。
【０２２７】ここで、図５８においてはポリシリコン膜
２１の厚さを５０ｎｍ程度とし、窒化膜２２の厚さを２
００ｎｍ程度とするが、これは、窒化膜２２による機械
的ストレスを考慮しない場合の設定であり、窒化膜２２
による機械的ストレスを低減するために、窒化膜２２の
厚さを極力薄くし、代わりに、ポリシリコン膜２１の厚
さを厚くすることで、実施の形態７において説明した４
段階エッチングを行ってトレンチＴＲ２を形成しても良
いことは言うまでもない。
【０２２８】この状態で、ＳＯＩ層３内で不純物プロフ
ァイルのピークが形成されるエネルギーでチャネルスト
ップ注入を行い、トレンチＴＲ２底部のＳＯＩ層３内、
すなわち分離領域にチャネルストップ層Ｎ１を形成す
る。
【０２２９】ここで、注入される不純物はＮ型の不純物
であり、リン（Ｐ）を用いるならば、その注入エネルギ
ーは、例えば１０〜１００ｋｅＶとし、チャネルストッ
プ層Ｎ１の濃度は１×１０17〜１×１０19／ｃｍ3とす
る。
【０２３０】また、Ｐ型の不純物を注入する場合には、
例えばボロン（Ｂ）を用いるならば、その注入エネルギ
ーは、例えば５〜４０ｋｅＶとし、チャネルストップ層
Ｎ１の濃度は１×１０17〜１×１０19／ｃｍ3とする。
【０２３１】このとき、活性領域ＡＲに対応するＳＯＩ
層３上にはポリシリコン膜２１および窒化膜２２が残っ
ており、その厚さは約４００ｎｍ（４０００Å）である
ので、上述したエネルギーではポリシリコン膜２１およ
び窒化膜２２を通過できず、活性領域ＡＲに対応するＳ
ＯＩ層３内にはチャネルストップ注入の不純物は注入さ
れない。
【０２３２】以後、図１６〜図１８を用いて説明した工
程を経て、トレンチＴＲ２内にＨＤＰ−ＣＶＤ法で形成
した酸化膜を埋め込んで部分分離酸化膜ＰＴ２１を形成
し、窒化膜２２およびポリシリコン膜２１の除去ととも
に、部分分離酸化膜ＰＴ２１の分離段差を低減して部分
分離酸化膜ＰＴ２を形成する。その後、図１０〜図１３
を用いて説明した工程を経ることで、図１３に示すＳＯ
Ｉデバイス１００を得ることができる。
【０２３３】なお、部分分離酸化膜ＰＴ２１の形成にお
いては、ＨＤＰ−ＣＶＤ法で形成した酸化膜の密度を高
めるために熱処理を行うが、本実施の形態の製造方法で
は既にチャネルストップ注入が行われているので、上記
熱処理は処理温度を抑制することが望ましい。
【０２３４】＜Ｈ−２．作用効果＞以上説明した実施の
形態８の製造方法によれば、部分分離酸化膜形成用のト
レンチを形成した段階でチャネルストップ注入を行うの
で、注入エネルギーは小さくて済み、このエネルギーで
は活性領域ＡＲに対応するＳＯＩ層３上のポリシリコン
膜２１および窒化膜２２を通過することはできないの
で、活性領域ＡＲに対応するＳＯＩ層３内にチャネルス
トップ注入の不純物が注入されることを確実に防止でき
る。
【０２３５】＜Ｈ−３．変形例１＞以上説明した実施の
形態８の製造方法においては、トレンチＴＲ２を形成し
た後、内壁酸化膜ＯＸ１を形成する前にチャネルストッ
プ注入を行う構成を示したが、図５９に示すように内壁
酸化膜ＯＸ１を形成した後にチャネルストップ注入を行
うようにしても良い。ここで、内壁酸化膜ＯＸ１の厚さ
は１０〜５０ｎｍとすれば良い。
【０２３６】この場合、内壁酸化膜ＯＸ１の存在によ
り、チャネルストップ層Ｎ１の平面方向の両端縁部は、
トレンチＴＲ２の両端縁部から、それぞれ内壁酸化膜Ｏ
Ｘ１の厚さＳだけ離れて位置することになり、最終的に
形成される部分分離酸化膜の端縁部下部にはチャネルス
トップ層Ｎ１は形成されないことになる。
【０２３７】この結果、ＭＯＳトランジスタを形成した
状態で、部分分離酸化膜の端縁部近傍においてはソース
・ドレイン層とチャネルストップ層とが離れて存在する
ことになり、空乏層を厚くして接合容量を低減できる。
また、部分分離酸化膜の端縁部近傍での電界を緩和し
て、接合リークを低減することができる。
【０２３８】なお、チャネルストップ層の形成領域を制
限するという観点に立てば、トレンチＴＲ２内に形成す
るスペーサは酸化膜に限定されるものではなく、窒化膜
や酸窒化膜（ＳｉＯｘＮｙ）を用いても良い。これらの
膜は、ＮＯガスを混合したＯ 2による酸化や、Ｎ2Ｏガス
を用いた酸化により形成できる。
【０２３９】また、窒化膜や酸窒化膜でトレンチ内壁を
覆う場合、最終的に得られるＳＯＩデバイスにおいて、
コンタクトプラグがソース・ドレイン層の接合部および
空乏層部に接触することを防止できるという利点も有す
ることになる。
【０２４０】図６０に、トレンチ内壁を酸窒化膜ＯＮで
覆って得られた部分分離酸化膜ＰＴ３を有するＳＯＩデ
バイス３００の構成を示す。なお、図６０において図１
３を用いて説明したＳＯＩデバイス１００と同一の構成
については同一の符号を付し、重複する説明は省略す
る。
【０２４１】図６０において、コンタクトプラグＣＰは
ソース・ドレイン層１５上のシリサイド層１７に接続さ
れるだけでなく、部分分離酸化膜ＰＴ３にも係合してい
る。そして、部分分離酸化膜ＰＴ３においてはコンタク
トプラグＣＰが部分分離酸化膜ＰＴ３の内部にまで延在
している。これは、コンタクトプラグＣＰの形成のため
に、層間絶縁膜ＺＬを貫通するコンタクトホールを形成
する際に、層間絶縁膜ＺＬと部分分離酸化膜ＰＴ３とで
はエッチングレートが同等であるため、エッチング選択
性が得られず、部分分離酸化膜ＰＴ３においてオーバー
エッチングとなったためである。
【０２４２】このように、部分分離酸化膜に係合するよ
うに形成されるコンタクトは、ボーダレスコンタクトと
呼称されている。
【０２４３】ボーダレスコンタクトが形成される場合、
部分分離酸化膜が酸化膜だけで形成されていると、場合
によってはボーダレスコンタクトが部分分離酸化膜を貫
通して、下部のＳＯＩ層に到達する可能性もあるが、部
分分離酸化膜ＰＴ３のように、その外周部が酸窒化膜Ｏ
Ｎで覆われていると、酸窒化膜ＯＮは酸化膜とのエッチ
ングレートが異なるので、層間絶縁膜ＺＬのエッチング
に際してエッチング選択性が得られ、酸窒化膜ＯＮがエ
ッチングストッパとして機能するので、図６０に示すよ
うにコンタクトプラグＣＰが部分分離酸化膜ＰＴ３を貫
通することが防止される。
【０２４４】＜Ｈ−４．変形例２＞チャネルストップ層
の形成領域を制限するために、トレンチＴＲ２内に専用
のスペーサを形成するようにしても良い。
【０２４５】すなわち、図６１に示すようにトレンチＴ
Ｒ２の側壁面に酸化膜のサイドウォールスペーサＳＷ１
を形成した後にチャネルストップ注入を行うようにして
も良い。
【０２４６】このとき、サイドウォールスペーサＳＷ１
の存在により、チャネルストップ層Ｎ１の平面方向の両
端縁部は、トレンチＴＲ２の両端縁部から、それぞれサ
イドウォールスペーサＳＷ２の厚さＴだけ離れて位置す
ることになり、最終的に形成される部分分離酸化膜の端
縁部下部にはチャネルストップ層Ｎ１は形成されないこ
とになる。ここで、サイドウォールスペーサＳＷ２の厚
さＴは１０〜５０ｎｍとすれば良い。
【０２４７】なお、チャネルストップ注入後、トレンチ
ＴＲ２内を内壁酸化して、トレンチ底部に内壁酸化膜Ｏ
Ｘ１を形成した後は、図１６〜図１８を用いて説明した
工程を経て、トレンチＴＲ２内にＨＤＰ−ＣＶＤ法で形
成した酸化膜を埋め込んで部分分離酸化膜ＰＴ２１を形
成し、窒化膜２２およびポリシリコン膜２１の除去とと
もに、部分分離酸化膜ＰＴ２１の分離段差を低減して部
分分離酸化膜ＰＴ２を形成するようにすれば良い。
【０２４８】なお、サイドウォールスペーサＳＷ２の形
成に際しては、トレンチＴＲ２の内壁全面に酸化膜を形
成した後、異方性エッチングを行ってトレンチＴＲ２の
側壁面だけに酸化膜を残すようにするので、トレンチＴ
Ｒ２の底面には酸化膜が存在しなくなる。
【０２４９】この状態でチャネルストップ注入を行う
と、トレンチ底部のＳＯＩ層３にダメージが加わる可能
性がある。そこで、図６２に示すように、サイドウォー
ルスペーサＳＷ１を形成した後に内壁酸化を行い、トレ
ンチ底部に内壁酸化膜ＯＸ１を形成した後にチャネルス
トップ注入を行うようにしても良い。
【０２５０】また、図６３に示すように、まずトレンチ
ＴＲ２内に内壁酸化膜ＯＸ１を形成し、その後サイドウ
ォールスペーサＳＷ１を形成してから、チャネルストッ
プ注入を行うようにしても良い。
【０２５１】また、酸化膜の代わりに、窒化膜あるいは
酸窒化膜を用いてサイドウォールスペーサを形成しても
良い。この場合、チャネルストップ層の形成領域を制限
することができるだけでなく、ボーダレスコンタクトに
よる不具合の発生を防止できるという効果も奏すること
になる。
【０２５２】以下、窒化膜のサイドウォールスペーサを
用いる場合のさらなる効果について図６４〜図６７を用
いて説明する。
【０２５３】図６４は、トレンチＴＲ２内に内壁酸化膜
ＯＸ１を形成した後、窒化膜のサイドウォールスペーサ
ＮＷ３を形成し、チャネルストップ注入を行った後の状
態を示している。サイドウォールスペーサＮＷ３を有す
るトレンチＴＲ２内にはＨＤＰ−ＣＶＤ法で形成された
酸化膜ＯＸ２が充填されている。
【０２５４】図６５は、酸化膜ＯＸ２をウエットエッチ
ングにより除去して、分離段差を低減した状態を示して
おり、酸化膜ＯＸ２の上面がポリシリコン膜２１内に達
するまでエッチングが行われる。
【０２５５】次に、図６６に示す工程において、窒化膜
２２およびサイドウォールスペーサＮＷ３を熱リン酸に
より除去する。
【０２５６】その後、ポリシリコン膜２１をドライエッ
チングあるいはウエットエッチングで除去することで、
図６７に示すように、側面がサイドウォールスペーサＮ
Ｗ３で構成された部分分離酸化膜ＰＴ４を得る。
【０２５７】図６８に、部分分離酸化膜ＰＴ４を有する
ＳＯＩデバイス４００の構成を示す。なお、図６８にお
いて図１３を用いて説明したＳＯＩデバイス１００と同
一の構成については同一の符号を付し、重複する説明は
省略する。
【０２５８】図６８において、コンタクトプラグＣＰは
ソース・ドレイン層１５上のシリサイド層１７に接続さ
れるだけでなく、部分分離酸化膜ＰＴ４にも係合してい
る。部分分離酸化膜ＰＴ４においてはコンタクトプラグ
ＣＰは、部分分離酸化膜ＰＴ４の内部深くまでは達して
いない。
【０２５９】これは、コンタクトプラグＣＰの形成のた
めに、層間絶縁膜ＺＬを貫通するコンタクトホールを形
成する際に、層間絶縁膜ＺＬとサイドウォールスペーサ
ＮＷ３を構成する窒化膜とではエッチングレートが異な
るので、エッチング選択性が得られ、サイドウォールス
ペーサＮＷ３においてエッチングが停止するからであ
る。
【０２６０】このように、部分分離酸化膜ＰＴ４の側面
が窒化膜で構成されているので、コンタクトプラグＣＰ
が部分分離酸化膜ＰＴ４を貫通することが防止される。
なお、サイドウォールスペーサＮＷ３は酸窒化膜で構成
しても良いことは言うまでもない。
【０２６１】ここで、トレンチＴＲ２内に窒化膜のサイ
ドウォールスペーサを形成する場合、トレンチＴＲ２の
内壁全面に窒化膜を形成した後、異方性エッチングを行
ってトレンチＴＲ２の側壁面だけに窒化膜を残すように
する。この場合、窒化膜はトレンチＴＲ２の内壁だけで
なく、窒化膜２２の主面上にも形成されるが、それは上
記異方性エッチングにより除去される。
【０２６２】しかし、この異方性エッチングでは、サイ
ドウォールスペーサ形成用の窒化膜だけでなく窒化膜２
２もエッチングされる可能性があり、活性領域ＡＲに対
応する部分の窒化膜２２がエッチングされて、窒化膜２
２の厚さがばらつく可能性がある。
【０２６３】窒化膜２２の厚さがばらつくと、フッ酸
（ＨＦ）処理によるエッチングを経て最終的に形成され
る部分分離酸化膜ＰＴ４の分離段差がばらつくことにな
る。
【０２６４】そこで、図６９〜図７２に示す製造方法を
採用することで、分離段差のばらつきを抑制するように
しても良い。
【０２６５】まず、図６９に示すように窒化膜２２、ポ
リシリコン膜２１および酸化膜４を貫通するとともに、
ＳＯＩ層３が所定深さまでエッチングされたトレンチＴ
Ｒ２内の内壁酸化して、内壁酸化膜ＯＸ１を形成する。
【０２６６】その後、ＣＶＤ法により、ＳＯＩ基板の全
面に渡って厚さ５〜２０ｎｍの保護酸化膜ＯＸ５を形成
する。保護酸化膜ＯＸ５は、内壁酸化膜ＯＸ１上にも形
成され、また窒化膜２２上にも形成される。
【０２６７】さらに、ＣＶＤ法により、ＳＯＩ基板の全
面に渡って厚さ１０〜１００ｎｍの窒化膜ＳＮ２を形成
する。
【０２６８】次に、図７０に示す工程において、異方性
エッチングにより不要な窒化膜ＳＮ２を除去し、トレン
チＴＲ２の側壁面だけに残してサイドウォールスペーサ
ＮＷ３を形成する。このときの異方性エッチングは窒化
膜を除去対象としており、酸化膜に対しては選択性を有
するので、窒化膜２２を覆う保護酸化膜ＯＸ５は除去さ
れず、窒化膜２２がエッチングされることはなく、窒化
膜２２の厚さがばらつくことがない。
【０２６９】窒化膜２２の厚さが一定であれば、フッ酸
（ＨＦ）処理によるエッチングを経て最終的に形成され
る部分分離酸化膜ＰＴ５の分離段差も一定になる。
【０２７０】その後、サイドウォールスペーサＮＷ３を
熱リン酸により除去するが、完全に除去するのではな
く、図７１に示すように、トレンチＴＲ２のＳＯＩ層３
内に対応する部分にはサイドウォールスペーサＮＷ３が
残るようにする。
【０２７１】この状態で、ＳＯＩ層３内で不純物プロフ
ァイルのピークが形成されるエネルギーでチャネルスト
ップ注入を行い、トレンチＴＲ２底部のＳＯＩ層３内、
すなわち分離領域にチャネルストップ層Ｎ１を形成す
る。
【０２７２】その後、サイドウォールスペーサＮＷ３を
有するトレンチＴＲ２内にＨＤＰ−ＣＶＤ法で形成され
た酸化膜を充填し、窒化膜２２およびポリシリコン膜２
１の除去とともに、上記酸化膜の分離段差を低減するこ
とで側面がサイドウォールスペーサＮＷ３で構成された
部分分離酸化膜ＰＴ５を得る。
【０２７３】さらに、図１０〜図１３を用いて説明した
工程を経ることで、図７２に示すＳＯＩデバイス５００
を得ることができる。なお、図７２において図１３を用
いて説明したＳＯＩデバイス１００と同一の構成につい
ては同一の符号を付し、重複する説明は省略する。
【０２７４】図７２に示すように、コンタクトプラグＣ
Ｐはソース・ドレイン層１５上のシリサイド層１７に接
続されるだけでなく、部分分離酸化膜ＰＴ５にも係合し
ている。部分分離酸化膜ＰＴ５においてはコンタクトプ
ラグＣＰは、サイドウォールスペーサＮＷ３に係合して
いるが、部分分離酸化膜ＰＴ５を貫通してはいない。
【０２７５】＜Ｉ．実施の形態９＞以上説明した実施の
形態１〜７の半導体装置の製造方法においては、分離段
差の大きな部分分離酸化膜を通してチャネルストップ注
入を行う方法、あるいは活性領域上に厚いポリシリコン
膜や窒化膜を残した状態で、分離段差の小さな部分分離
酸化膜を通してチャネルストップ注入を行う方法を示
し、実施の形態８の製造方法においては、部分分離酸化
膜形成用のトレンチを形成した段階でチャネルストップ
注入を行う方法を示した。
【０２７６】これらは、部分分離酸化膜の下部のＳＯＩ
層にチャネルストップ注入を行うことを目的としていた
が、これらに加えて、以下に説明する実施の形態９の製
造方法を採用することで、ソース・ドレイン層を埋め込
み酸化膜２の近傍まで延在させることが容易にできるよ
うになる。
【０２７７】図７３は、実施の形態１〜８の何れかの方
法で形成された部分分離酸化膜ＰＴＸにより規定される
活性領域ＡＲに形成されたＰＭＯＳトランジスタのソー
ス・ドレイン層１５の製造工程を示しており、ゲート絶
縁膜１１およびゲート電極１２の側壁にはサイドウォー
ルスペーサ１３が形成され、ＳＯＩ層３の表面内には低
ドープドレイン層（あるいはソース・ドレインエクステ
ンション層）１４が形成されている。
【０２７８】ソース・ドレイン層１５は、ゲート電極１
２およびサイドウォールスペーサ１３を注入マスクとし
てイオン注入形成されるが、このイオン注入に際して
は、ＳＯＩ基板の主面に対して垂直、換言すればＳＯＩ
基板の主面の法線に対して０度をなす角度（０度注入）
で注入を行うようにする。
【０２７９】これにより、結晶軸方位が（１００）のＳ
ＯＩ層３においては、結晶軸に沿った方向にイオン注入
がなされ、いわゆるチャネリングが発生して、低いエネ
ルギー（例えば、リンを注入するならば１０〜５０ｋｅ
Ｖ、ボロンを注入するならば、５〜３０ｋｅＶ）でも注
入不純物がＳＯＩ層３の奥深くまで導入されることにな
り、ソース・ドレイン層１５を埋め込み酸化膜２近傍の
深い位置にまで延在させることができる。この結果、ソ
ース・ドレイン不純物を深い位置に低濃度で注入してシ
リサイド層からの電流リークを防止したり、接合容量を
低減することが容易となる。
【０２８０】一方、部分分離酸化膜ＰＴＸは、結晶性を
有さないアモルファス状態にあるので、ソース・ドレイ
ン不純物は部分分離酸化膜ＰＴＸ下部のＳＯＩ層３には
殆ど到達せず、チャネルストップ層Ｎ１の不純物濃度を
低減させることがない。
【０２８１】このため、部分分離酸化膜ＰＴＸ下部のＳ
ＯＩ層３の抵抗値を低い状態に保つことができる。
【０２８２】ここで、図７４にチャネリング注入を行っ
た場合と、非チャネリング注入を行った場合の不純物の
分布状態を示す。
【０２８３】図７４においては、横軸にシリコン層の深
さを、縦軸に不純物濃度を示し、チャネリング注入によ
る不純物プロファイルを破線で、非チャネリング注入に
よる不純物プロファイルを実線で示す。このように、チ
ャネリング注入では、より深い位置まで不純物が分布す
ることになる。
【０２８４】なお、上記においてはＳＯＩ層３の結晶軸
方位が（１００）として説明したが、この場合には０度
注入だけでなく、ＳＯＩ基板の主面の法線に対して４５
度をなす角度での注入（４５度注入）を行う場合にも、
チャネリング注入となる。同様に、ＳＯＩ層３の結晶軸
方位が（１１０）の場合でも、０度注入および４５度注
入でチャネリング注入が可能となる。
【０２８５】また、以上説明した実施の形態９において
は、チャネリングを利用することでソース・ドレイン層
１５を深い位置にまで延在させる構成を示したが、チャ
ネリングを利用すれば、活性領域上に特別な厚い膜を形
成せずとも、分離段差の小さな部分分離酸化膜の下部の
ＳＯＩ層のみにチャネルストップ注入を行うことが可能
となる。
【０２８６】図７５は、チャネリングを利用してチャネ
ルストップ注入を行っている状態を示しており、従来的
な方法で形成された部分分離酸化膜ＰＴにより規定され
る活性領域ＡＲ上には、注入保護膜となる酸化膜４のみ
が形成されている。
【０２８７】このイオン注入に際しては、ＳＯＩ基板の
主面の法線に対して０度をなす角度で注入を行うように
しており、部分分離酸化膜ＰＴを通過してＳＯＩ層３内
で不純物プロファイルのピークが形成されるエネルギー
に設定されている。
【０２８８】従って、結晶軸方位が（１００）のＳＯＩ
層３においては、結晶軸に沿った方向にイオン注入がな
され、チャネリングが発生している。このため、不純物
イオンはＳＯＩ層３を通過して、埋め込み酸化膜２ある
いはシリコン基板２まで到達することになり、ＳＯＩ層
３中には高濃度のチャネルストップ層は形成されない。
【０２８９】一方、部分分離酸化膜ＰＴの下部のＳＯＩ
層３中には高濃度のチャネルストップ層Ｎ１が形成され
ることになる。
【０２９０】このように、チャネリングを利用すること
で、分離段差の小さな部分分離酸化膜の下部のＳＯＩ層
のみにチャネルストップ注入を行うことが容易となる。
【０２９１】＜Ｊ．実施の形態１０＞以上説明した実施
の形態１〜８の半導体装置の製造方法においては、チャ
ネルストップ注入とは別に、チャネル注入を行うことに
なる。この方法では、２種類のＭＯＳトランジスタを形
成するのに４種類のレジストマスクが必要であり（図１
〜図１４参照）、トランジスタの種類が増えれば、注入
マスクの種類も多く必要となり、製造工程が煩雑になっ
て、製造コストが増大することになる。
【０２９２】＜Ｊ−１．製造方法＞以下、本発明に係る
実施の形態１０として、トランジスタの種類が増えた場
合に、注入マスクの種類の増加を抑制できる製造方法に
ついて、製造工程を順に示す図７６〜図８２を用いて説
明する。
【０２９３】なお、以下の説明においては、高電圧、す
なわち比較的ゲート電圧の高いＰＭＯＳおよびＮＭＯＳ
トランジスタと、低電圧、すなわち比較的ゲート電圧の
低いＰＭＯＳおよびＮＭＯＳトランジスタを形成する場
合を例とし、図１４〜図２０を用いて説明した実施の形
態２と同一の構成については同一の符号を付し、重複す
る説明は省略する。
【０２９４】図７６に示すように、ＳＯＩ基板は高電圧
のＭＯＳトランジスタを形成する領域ＨＶと、低電圧の
ＭＯＳトランジスタを形成する領域ＬＶとに大別され、
領域ＨＶはＰＭＯＳトランジスタを形成する領域ＨＰＲ
とＮＭＯＳトランジスタを形成する領域ＨＮＲとに分け
られている。また、領域ＬＶはＰＭＯＳトランジスタを
形成する領域ＬＰＲとＮＭＯＳトランジスタを形成する
領域ＬＮＲとに分けられている。
【０２９５】各領域においては、部分分離酸化膜ＰＴ２
１によって活性領域ＡＲが規定され、活性領域ＡＲ上に
はポリシリコン膜２１および窒化膜２２の多層膜が配設
されている。
【０２９６】図７６に示す工程では、領域ＨＰＲ上およ
びＬＰＲ上がレジストマスクＲＭ４１によって覆われ、
開口部となった領域ＨＮＲおよびＬＮＲにおいて、Ｐ型
不純物のチャネルストップ注入が行われ、該当領域の部
分分離酸化膜ＰＴ２１の下部のＳＯＩ層３中には高濃度
のチャネルストップ層Ｐ１が形成される。
【０２９７】この場合に注入される不純物は、例えば、
ボロン（Ｂ）を用いるならば、その注入エネルギーは、
3０〜１００ｋｅＶとし、ドーズ量は１×１０12〜１×
１０1 4／ｃｍ2とする。
【０２９８】次に、図７７に示す工程において、同じレ
ジストマスクＲＭ４１を用いて、領域ＨＮＲおよびＬＮ
Ｒにおいて、Ｐ型不純物のチャネル注入が行われ、該当
領域の活性領域ＡＲのＳＯＩ層３中にはチャネル注入層
Ｐ２が形成される。
【０２９９】この場合に注入される不純物は、例えば、
ボロン（Ｂ）を用いるならば、その注入エネルギーは、
５０〜２００ｋｅＶとし、ドーズ量は１×１０12〜１×
１０ 14／ｃｍ2とする。
【０３００】次に、図７８に示す工程において、領域Ｈ
ＮＲ上およびＬＮＲ上がレジストマスクＲＭ４２によっ
て覆われ、開口部となった領域ＨＰＲおよびＬＰＲにお
いて、Ｎ型不純物のチャネルストップ注入が行われ、該
当領域の部分分離酸化膜ＰＴ２１の下部のＳＯＩ層３中
には高濃度のチャネルストップ層Ｎ１が形成される。
【０３０１】この場合に注入される不純物は、例えば、
リン（Ｐ）を用いるならば、その注入エネルギーは、１
００〜３００ｋｅＶとし、ドーズ量は１×１０12〜１×
１０ 14／ｃｍ2とする。
【０３０２】次に、図７９に示す工程において、同じレ
ジストマスクＲＭ４２を用いて、領域ＨＰＲおよびＬＰ
Ｒにおいて、Ｎ型不純物のチャネル注入が行われ、該当
領域の活性領域ＡＲのＳＯＩ層３中にはチャネル注入層
Ｎ２が形成される。
【０３０３】この場合に注入される不純物は、例えば、
ヒ素（Ａｓ）を用いるならば、その注入エネルギーは、
３００〜１０００ｋｅＶとし、ドーズ量は１×１０12〜
１×１０14／ｃｍ2とする。
【０３０４】次に、図８０に示す工程において、領域Ｌ
ＮＲ上のみ開口部となるレジストマスクＲＭ４３を形成
し、開口部となった領域ＬＮＲにおいて、Ｐ型不純物の
チャネル注入（追加注入）が行われ、該当領域の活性領
域ＡＲのＳＯＩ層３中のチャネル注入層Ｐ２の濃度が高
くなってチャネル注入層Ｐ２１が形成される。
【０３０５】この場合に注入される不純物は、例えば、
ボロン（Ｂ）を用いるならば、その注入エネルギーは、
１０〜４０ｋｅＶとし、ドーズ量は１×１０11〜１×１
０13／ｃｍ2とする。
【０３０６】次に、図８１に示す工程において、領域Ｌ
ＰＲ上のみ開口部となるレジストマスクＲＭ４４を形成
し、開口部となった領域ＬＰＲにおいて、Ｎ型不純物の
チャネル注入（追加注入）が行われ、該当領域の活性領
域ＡＲのＳＯＩ層３中のチャネル注入層Ｎ２の濃度が高
くなってチャネル注入層Ｎ２１が形成される。
【０３０７】この場合に注入される不純物は、例えば、
ヒ素（Ａｓ）を用いるならば、その注入エネルギーは、
３０〜１５０ｋｅＶとし、ドーズ量は１×１０11〜１×
１０13／ｃｍ2とする。
【０３０８】図８２に、全てのチャネルストップ層およ
びチャネル注入層が形成された状態を示す。
【０３０９】＜Ｊ−２．作用効果＞以上説明した実施の
形態１０の製造方法によれば、４種類のＭＯＳトランジ
スタを形成するのに、４回のレジストマスクの形成工程
を行うだけで済むので、製造コストの増大を抑制でき
る。
【０３１０】なお、以上の説明においては、低電圧のＭ
ＯＳトランジスタのチャネル注入層の不純物濃度は、高
電圧のＭＯＳトランジスタのチャネル注入層の不純物濃
度よりも高いものとし、高電圧のＭＯＳトランジスタの
チャネル注入を低電圧のＭＯＳトランジスタにおいても
行い、低電圧のＭＯＳトランジスタにおいては追加注入
を行うことで所望の不純物濃度に達するようにしたが、
低電圧のＭＯＳトランジスタのチャネル注入層の不純物
濃度が、高電圧のＭＯＳトランジスタのチャネル注入層
の不純物濃度よりも低い場合には、工程を入れ替えれば
良いことは言うまでもない。
【０３１１】＜Ｊ−３．変形例＞以上説明した実施の形
態１０の製造方法においては、チャネル不純物の追加注
入も含めて、分離段差の大きな部分分離酸化膜ＰＴ２１
の状態で不純物注入を行う例を示したが、チャネルスト
ップ層の形成が終了した後は、部分分離酸化膜ＰＴ２１
の分離段差を低減して、部分分離酸化膜ＰＴ２を形成し
た状態で不純物注入を行っても良い。
【０３１２】すなわち、図７９を用いて説明したよう
に、領域ＨＰＲおよびＬＰＲにおいて、Ｎ型不純物のチ
ャネル注入を行ってチャネル注入層Ｎ２を形成した後、
レジストマスクＲＭ４２を除去し、例えば、フッ酸（Ｈ
Ｆ）処理により部分分離酸化膜ＰＴ２１をエッチングし
て、分離段差を低減した部分分離酸化膜ＰＴ２形成す
る。
【０３１３】その後、ウエットエッチングあるいは酸化
膜との選択性のあるドライエッチングにより、酸化膜４
上のポリシリコン膜２１を除去することで、図８３に示
すように部分分離酸化膜ＰＴ２を得る。
【０３１４】図８３に示す工程においては、領域ＬＮＲ
上のみ開口部となるレジストマスクＲＭ４３を形成し、
開口部となった領域ＬＮＲにおいて、Ｐ型不純物のチャ
ネル注入（追加注入）が行われ、該当領域の活性領域Ａ
ＲのＳＯＩ層３中のチャネル注入層Ｐ２の濃度が高くな
ってチャネル注入層Ｐ２１が形成される。
【０３１５】この場合に注入される不純物は、例えば、
ボロン（Ｂ）を用いるならば、その注入エネルギーは、
１０〜４０ｋｅＶとし、ドーズ量は１×１０11〜１×１
０13／ｃｍ2とする。
【０３１６】次に、図８４に示す工程において、領域Ｌ
ＰＲ上のみ開口部となるレジストマスクＲＭ４４を形成
し、開口部となった領域ＬＰＲにおいて、Ｎ型不純物の
チャネル注入（追加注入）が行われ、該当領域の活性領
域ＡＲのＳＯＩ層３中のチャネル注入層Ｎ２の濃度が高
くなってチャネル注入層Ｎ２１が形成される。
【０３１７】この場合に注入される不純物は、例えば、
ヒ素（Ａｓ）を用いるならば、その注入エネルギーは、
３０〜１５０ｋｅＶとし、ドーズ量は１×１０11〜１×
１０13／ｃｍ2とする。
【０３１８】図８５に、全てのチャネルストップ層およ
びチャネル注入層が形成された状態を示す。
【０３１９】＜Ｋ．実施の形態１１＞以上説明した実施
の形態１〜１０の半導体装置の製造方法においては、部
分分離酸化膜の下部のＳＯＩ層に、ソース・ドレイン層
とは異なる導電型の不純物を高濃度に注入して、チャネ
ルストップ層を形成する例を示したが、この場合、同様
に高濃度に不純物を有するソース・ドレイン層との接合
部においては、接合容量が大きくなる可能性がある。
【０３２０】この接合容量を低減するには接合面積を小
さくすれば良く、以下、本発明に係る実施の形態１１と
して、接合面積を小さくすることが可能な製造方法につ
いて説明する。
【０３２１】＜Ｋ−１．製造方法＞図８６は本実施の形
態に係るＭＯＳトランジスタを示す平面図であり、活性
領域ＡＲ上におけるゲート電極１２の上部を窒化膜ＳＮ
３で覆った構成を示しており、窒化膜ＳＮ３はゲート電
極１２上だけでなく活性領域ＡＲ上も覆うように配設さ
れている。
【０３２２】図８６におけるＢ−Ｂ線での断面構成を図
８７に示す。ＭＯＳトランジスタの構成は、例えば、図
１３を用いて説明したＳＯＩデバイス１００のＰＭＯＳ
トランジスタと同様であり、同一の構成については同一
の符号を付し、重複する説明は省略する。なお、図８７
は、ＭＯＳトランジスタの製造途中の状態を示してお
り、層間絶縁膜等を形成する前の段階である。
【０３２３】図８７に示すように、ゲート電極１２上か
ら活性領域ＡＲ上にかけて、窒化膜ＳＮ３が配設されて
おり、また活性領域ＡＲを規定する部分分離酸化膜ＰＴ
Ｘ（実施の形態１〜８の何れかの方法で形成されたも
の）の下部のＳＯＩ層３中にはＮ型不純物でチャネルス
トップ層Ｎ１が形成されている。
【０３２４】この状態ではチャネルストップ層Ｎ１の厚
さはＳ１であり、これは部分分離酸化膜ＰＴＸの形成に
際して設けたトレンチの底部から、埋め込み酸化膜２ま
での距離にほぼ等しい厚さである。
【０３２５】図８７においてはソース・ドレイン層１５
はチャネルストップ層Ｎ１と接合するようには示してい
ないが、ソース・ドレイン層１５とチャネルストップ層
Ｎ１とが接合する場合、その接合面積はチャネルストッ
プ層Ｎ１の厚さＳ１によって決まることになる。
【０３２６】図８８は、チャネルストップ層Ｎ１の厚さ
Ｓ１を薄くするために、部分分離酸化膜ＰＴＸを熱酸化
して、その断面積を大きくした状態を示しており、部分
分離酸化膜ＰＴＸが大きくなった分だけチャネルストッ
プ層Ｎ１の厚さが薄くなって、厚さＳ２となっている。
なお、窒化膜ＳＮ３で覆われた部分は酸化されず、ゲー
ト絶縁膜１１の厚さが変化することはない。窒化膜ＳＮ
３は酸化防止膜として機能する。
【０３２７】＜Ｋ−２．作用効果＞以上説明した実施の
形態１１の製造方法によれば、部分分離酸化膜の断面積
を大きくすることでチャネルストップ層の厚さを薄くす
るので、接合面積を小さくでき、接合容量を小さくする
ことができる。
【０３２８】＜Ｋ−３．変形例＞以上の説明において
は、酸化防止膜である窒化膜ＳＮ３で覆うのは活性領域
ＡＲ上のゲート電極１２の上部であったが、図８９に示
すように、活性領域ＡＲ上からボディ領域ＢＤ上にかけ
ても覆うようにしても良い。
【０３２９】ボディ領域ＢＤは、チャネル形成領域の電
位固定のため電位を供給する領域であり、ここに与えら
れた電位は、部分分離酸化膜の下部のＳＯＩ層を通じて
チャネル形成領域に与えられることになる。
【０３３０】図８９におけるＢ−Ｂ線での断面構成を図
９０に示す。図９０に示すように、ボディ領域ＢＤと活
性領域ＡＲとは、部分分離酸化膜ＰＴＸの下部のＳＯＩ
層３を通じて電気的に接続されており、この経路部とな
る部分分離酸化膜ＰＴＸ上にも窒化膜ＳＮ３が配設され
ている。
【０３３１】図９１は、部分分離酸化膜ＰＴＸを熱酸化
した状態を示しており、窒化膜ＳＮ３で覆われない領域
の部分分離酸化膜ＰＴＸは、その断面積が大きくなり、
先に説明したようにチャネルストップ層Ｎ１の厚さが薄
くなって、厚さＳ２となっている。一方、窒化膜ＳＮ３
で覆われた部分の部分分離酸化膜ＰＴＸは酸化されず、
チャネルストップ層Ｎ１の厚さは厚さＳ１のままであ
る。
【０３３２】このように、ボディ領域ＢＤと活性領域Ａ
Ｒとの電気的接続経路となる部分分離酸化膜ＰＴＸの下
部のチャネルストップ層Ｎ１の厚さを厚くしておくこと
で、経路部の電気抵抗（ボディ抵抗）を低減することが
でき、活性領域ＡＲの電位固定を容易に行うことができ
る。
【０３３３】なお、上述したように、ボディ領域と活性
領域との電気的接続経路となる部分分離酸化膜の下部の
チャネルストップ層についてはボディ抵抗は低い方が望
ましく、そのためにチャネルストップ層の不純物濃度は
高く設定している。
【０３３４】しかし、ＮＭＯＳトランジスタのチャネル
ストップ層を構成するＰ型のチャネルストップ層は、Ｐ
ＭＯＳトランジスタのチャネルストップ層を構成するＮ
型のチャネルストップ層と同じ不純物濃度であっても、
その物理的特性に起因してＮ型のチャネルストップ層よ
りも抵抗値が高くなる。
【０３３５】そこで、Ｎ型のチャネルストップ層につい
ては、不純物濃度をＰ型のチャネルストップ層よりも高
くなるように形成するか、部分分離酸化膜中に予めＮ型
の不純物、例えばボロンを導入しておけば良い。
【０３３６】すなわち、ＨＤＰ−ＣＶＤ法で部分分離酸
化膜を形成する際に、ＣＶＤガスにＢＨ3ガスを添加す
るか、あるいは、部分分離酸化膜形成後にボロンをイオ
ン注入により導入すれば良い。そのときのドーズ量は１
×１０13〜１×１０15／ｃｍ 2とする。
【０３３７】これにより、後の熱処理工程で、部分分離
酸化膜中のＰ型不純物がＰ型のチャネルストップ層中に
拡散して、濃度を高めることができる。
【０３３８】また、逆に、チャネルストップ層中のＰ型
不純物が部分分離酸化膜中に拡散して、不純物濃度が低
下することを防止できる。
【０３３９】この場合、Ｐ型不純物を含む部分分離酸化
膜はＰＭＯＳトランジスタを形成する領域にも形成され
ることになるが、Ｐ型不純物がＮ型のチャネルストップ
層中に拡散することによる抵抗値の変化の影響は小さ
い。
【０３４０】また、以上説明した実施の形態１〜１１に
おいては、ＳＯＩデバイスを例として説明したが、分離
酸化膜の下部の半導体層中にチャネルストップ層を形成
する半導体装置であれば適用可能であり、例えば、シリ
コン基板上に直接形成されるバルクデバイスであっても
同様の効果を奏することになる。
【０３４１】
【発明の効果】本発明に係る請求項１記載の半導体装置
の製造方法によれば、分離段差の大きなトレンチ分離酸
化膜を形成し、トレンチ分離酸化膜を通してチャネルス
トップ注入を行うことにより、分離領域に自己整合的に
高濃度のチャネルストップ層を形成することができる。
そして、この場合には、活性領域に対応する半導体層に
は、チャネルストップ層は形成されないので、ＭＯＳト
ランジスタのしきい値調整を支障なく行うことができ、
また、ＭＯＳトランジスタのソース・ドレイン層あるい
はソース・ドレイン層のＰＮ接合部の周囲に形成される
空乏層を深い領域にまで到達させることが可能となり、
トランジスタ特性の低下を防止した半導体装置を得るこ
とができる。
【０３４２】本発明に係る請求項２記載の半導体装置の
製造方法によれば、第２のポリシリコン膜は大きな分離
段差を形成するために機能し、第２の酸化膜は第２のポ
リシリコン膜の除去に際してのエッチングストッパとし
て機能し、第１のポリシリコン膜は、エッチングにより
トレンチ分離酸化膜の分離段差を小さくする際に、活性
領域の保護膜として機能する。また、第１の酸化膜は半
導体層への不純物注入に際してのダメージ低減や、上層
の膜の除去に際して半導体層の保護膜として機能する。
【０３４３】本発明に係る請求項３記載の半導体装置の
製造方法によれば、第２のポリシリコン膜を、第１のポ
リシリコン膜よりも厚く形成するので、容易に大きな分
離段差を形成できる。
【０３４４】本発明に係る請求項４記載の半導体装置の
製造方法によれば、活性領域上には第１のポリシリコン
膜を薄く残し、分離段差の比較的小さなトレンチ分離酸
化膜を通過して半導体層内でチャネルストップ層が形成
されるエネルギーでチャネルストップ注入を行うことに
より、分離領域に自己整合的に高濃度のチャネルストッ
プ層を形成することができる。
【０３４５】本発明に係る請求項５記載の半導体装置の
製造方法によれば、補助膜の主面から突出した状態のト
レンチ分離酸化膜表面および第１のポリシリコン膜の表
面を第２の酸化膜で被覆しているので、トレンチ分離酸
化膜の除去に際して、トレンチ分離酸化膜の望まない部
分が除去されることが防止される。
【０３４６】本発明に係る請求項６記載の半導体装置の
製造方法によれば、補助膜の主面から突出した状態のト
レンチ分離酸化膜上および第１のポリシリコン膜上を第
２の酸化膜で覆っているので、トレンチ分離酸化膜の除
去に際して、トレンチ分離酸化膜の望まない部分が除去
されることが防止される。
【０３４７】本発明に係る請求項７記載の半導体装置の
製造方法によれば、補助膜の主面から突出した状態のト
レンチ分離酸化膜上および第１のポリシリコン膜上を第
２の酸化膜で覆い、第２の酸化膜の厚さをドライエッチ
ングにより低減するので、ウエットエッチングで第２の
酸化膜を除去する際に、均一なエッチングが可能とな
る。
【０３４８】本発明に係る請求項８記載の半導体装置の
製造方法によれば、補助膜の主面から突出した状態のト
レンチ分離酸化膜の側面に窒化膜のサイドウォールスペ
ーサを形成しているので、トレンチ分離酸化膜の除去に
際して、トレンチ分離酸化膜の望まない部分が除去され
ることが防止される。
【０３４９】本発明に係る請求項９記載の半導体装置の
製造方法によれば、チャネルストップ注入の不純物を斜
め方向から注入することで、トレンチ分離酸化膜の下部
だけでなく活性領域の半導体層内にまで延在するチャネ
ルストップ層を形成することができ、ソース・ドレイン
層を形成する際には、当該延在部分の不純物がソース・
ドレイン層の不純物で補償されて低濃度領域となる。そ
のため、ソース・ドレイン層とチャネルストップとが直
接に接触することが防止されるので、ＰＮ接合部でのリ
ーク電流が軽減され、より良好な接合特性を得ることが
できる。
【０３５０】本発明に係る請求項１０記載の半導体装置
の製造方法によれば、補助膜が第１のポリシリコン膜の
上に第２の酸化膜を備えるので、トレンチ分離酸化膜の
除去に際して、トレンチ分離酸化膜の望まない部分が除
去されることが防止される。
【０３５１】本発明に係る請求項１１記載の半導体装置
の製造方法によれば、活性領域上には補助膜を残し、分
離段差の小さなトレンチ分離酸化膜を通過して半導体層
内でプロファイルのピークが形成されるエネルギーでチ
ャネルストップ注入を行うことにより、分離領域に自己
整合的に高濃度のチャネルストップ層を形成することが
できる。そして、この場合には、活性領域に対応する半
導体層内には、チャネルストップ層は形成されないの
で、ＭＯＳトランジスタのしきい値調整を支障なく行う
ことができ、また、ＭＯＳトランジスタのソース・ドレ
イン層あるいはソース・ドレイン層のＰＮ接合部の周囲
に形成される空乏層を深い領域にまで到達させることが
可能となり、トランジスタ特性の低下を防止した半導体
装置を得ることができる。
【０３５２】本発明に係る請求項１２記載の半導体装置
の製造方法によれば、活性領域上には第１の酸化膜、第
１のポリシリコン膜およびマスク用窒化膜が残り、これ
らにより活性領域への不純物の注入を防止することがで
きる。
【０３５３】本発明に係る請求項１３記載の半導体装置
の製造方法によれば、マスク用窒化膜を、第１のポリシ
リコン膜よりも厚く形成するので、半導体層に加わる機
械的ストレスを低減することができる。
【０３５４】本発明に係る請求項１４記載の半導体装置
の製造方法によれば、トレンチ内に埋め込んだ酸化膜に
不純物を導入することで、酸化膜のウエットエッチング
に対するエッチングレートが変化し、トレンチ分離酸化
膜の膜厚制御性を向上させることが可能となる。
【０３５５】本発明に係る請求項１５記載の半導体装置
の製造方法によれば、酸化膜のウエットエッチングに対
するエッチングレートを変えることができる。
【０３５６】本発明に係る請求項１６記載の半導体装置
の製造方法によれば、トレンチの内壁面に窒化膜のサイ
ドウォールスペーサを形成した状態で、不純物のイオン
注入を行うので、サイドウォールスペーサの存在によ
り、チャネルストップ層の平面方向の両端縁部は、トレ
ンチ分離酸化膜の両端縁部から、それぞれサイドウォー
ルスペーサの厚さだけ離れて位置することになり、トレ
ンチ分離酸化膜の端縁部下部にはチャネルストップ層は
形成されない。このため、ＭＯＳトランジスタを形成し
た状態で、トレンチ分離酸化膜の端縁部近傍においては
ソース・ドレイン層とチャネルストップ層とが離れて存
在することになり、空乏層を厚くして接合容量を低減で
きる。また、トレンチ分離酸化膜の端縁部近傍での電界
を緩和して、接合リークを低減することができる。
【０３５７】本発明に係る請求項１７記載の半導体装置
の製造方法によれば、トレンチを形成した段階でチャネ
ルストップ注入を行うので、注入エネルギーは小さくて
済み、このエネルギーでは活性領域に対応する半導体層
上の補助膜を通過することはできないので、活性領域に
対応する半導体層内にチャネルストップ注入の不純物が
注入されることを確実に防止できる。
【０３５８】本発明に係る請求項１８記載の半導体装置
の製造方法によれば、トレンチの内壁に内壁酸化膜を形
成した状態でチャネルストップ注入を行うので、内壁酸
化膜の存在により、チャネルストップ層の平面方向の両
端縁部は、トレンチの両端縁部から、それぞれ内壁酸化
膜の厚さだけ離れて位置することになり、最終的に形成
されるトレンチ分離酸化膜の端縁部下部にはチャネルス
トップ層は形成されない。このため、ＭＯＳトランジス
タを形成した状態で、トレンチ分離酸化膜の端縁部近傍
においてはソース・ドレイン層とチャネルストップ層と
が離れて存在することになり、空乏層を厚くして接合容
量を低減できる。また、トレンチ分離酸化膜の端縁部近
傍での電界を緩和して、接合リークを低減することがで
きる。
【０３５９】本発明に係る請求項１９記載の半導体装置
の製造方法によれば、トレンチの内壁に内壁窒化膜ある
いは内壁酸窒化膜を形成した状態で、チャネルストップ
注入を行うので、内壁窒化膜あるいは内壁酸窒化膜の存
在により、チャネルストップ層の平面方向の両端縁部
は、トレンチの両端縁部から、それぞれ内壁窒化膜ある
いは内壁酸窒化膜の厚さだけ離れて位置することにな
り、最終的に形成されるトレンチ分離酸化膜の端縁部下
部にはチャネルストップ層は形成されない。また、内壁
窒化膜あるいは内壁酸窒化膜がトレンチ分離酸化膜の外
周に残るので、後の工程でトレンチ分離酸化膜の端縁部
にコンタクトプラグが係合するように配設される場合で
も、酸化膜とのエッチングレートの差により、内壁窒化
膜あるいは内壁酸窒化膜が除去されることがなく、コン
タクトプラグがトレンチ分離酸化膜を貫通することが防
止できる。
【０３６０】本発明に係る請求項２０記載の半導体装置
の製造方法によれば、トレンチの内壁側面に酸化膜のサ
イドウォールスペーサを形成した状態で、チャネルスト
ップ注入を行うので、サイドウォールスペーサの存在に
より、チャネルストップ層の平面方向の両端縁部は、ト
レンチの両端縁部から、それぞれサイドウォールスペー
サの厚さだけ離れて位置することになり、最終的に形成
されるトレンチ分離酸化膜の端縁部下部にはチャネルス
トップ層は形成されない。
【０３６１】本発明に係る請求項２１記載の半導体装置
の製造方法によれば、サイドウォールスペーサで覆われ
ないトレンチ底部に内壁酸化膜が形成されるので、チャ
ネルストップ注入に際しての半導体層の保護膜となる。
【０３６２】本発明に係る請求項２２記載の半導体装置
の製造方法によれば、サイドウォールスペーサが内壁酸
化膜の上に形成されるので、チャネルストップ層の平面
方向の両端縁部がトレンチの両端縁部からさらに離れて
位置することになる。
【０３６３】本発明に係る請求項２３記載の半導体装置
の製造方法によれば、トレンチの内壁側面に窒化膜のサ
イドウォールスペーサが形成されるので、チャネルスト
ップ層の平面方向の両端縁部がトレンチの両端縁部から
離れて位置することになる。また、窒化膜がトレンチ分
離酸化膜の側面に残るので、後の工程でトレンチ分離酸
化膜の端縁部にコンタクトプラグが係合するように配設
される場合でも、酸化膜とのエッチングレートの差によ
り、窒化膜が除去されることがなく、コンタクトプラグ
がトレンチ分離酸化膜を貫通することが防止できる。
【０３６４】本発明に係る請求項２４記載の半導体装置
の製造方法によれば、トレンチの内壁および補助膜の主
面全面に保護酸化膜を形成した後、トレンチの内壁側面
に窒化膜のサイドウォールスペーサを形成するので、補
助膜に窒化膜が含まれるような場合でも、サイドウォー
ルスペーサ形成に際してのエッチングで補助膜が除去さ
れることが防止され、補助膜の厚さがばらつくことに起
因して最終的に形成されるトレンチ分離酸化膜の厚さが
ばらつくことが防止される。
【０３６５】本発明に係る請求項２５記載の半導体装置
の製造方法によれば、ソース・ドレイン層の不純物のイ
オン注入に際してチャネリングを利用するので、注入不
純物が半導体層の奥深くまで導入されることになり、ソ
ース・ドレイン層を深い領域にまで延在させることがで
きる。一方、トレンチ分離酸化膜は、結晶性を有さない
アモルファス状態にあるので、ソース・ドレイン不純物
はトレンチ分離酸化膜下部の半導体層には殆ど到達せ
ず、チャネルストップ層の不純物濃度を低減させること
がない。
【０３６６】本発明に係る請求項２６記載の半導体装置
の製造方法によれば、チャネルストップ層の形成に際し
てチャネリングを利用するので、分離段差の小さなトレ
ンチ分離酸化膜の下部の半導体層のみにチャネルストッ
プ注入を行うことが容易となる。
【０３６７】本発明に係る請求項２７記載の半導体装置
の製造方法によれば、結晶軸方位が（１００）あるいは
（１１０）の半導体層に対してチャネリング注入を行う
ことができる。
【０３６８】本発明に係る請求項２８記載の半導体装置
の製造方法によれば、高電圧ＭＯＳトランジスタのしき
い値調整のための不純物の注入を、低電圧ＭＯＳトラン
ジスタのしきい値調整のための不純物の注入にも利用す
るので、レジストマスクの必要数が低減して製造コスト
の増大を抑制できる。
【０３６９】本発明に係る請求項２９記載の半導体装置
の製造方法によれば、低電圧ＭＯＳトランジスタのしき
い値調整のための不純物の注入を、高電圧ＭＯＳトラン
ジスタのしきい値調整のための不純物の注入にも利用す
るので、レジストマスクの必要数が低減して製造コスト
の増大を抑制できる。
【０３７０】本発明に係る請求項３０記載の半導体装置
の製造方法によれば、トレンチ分離酸化膜がＰ型不純物
を含むので、後の熱処理工程で、トレンチ分離酸化膜中
のＰ型不純物がＰ型のチャネルストップ層中に拡散し
て、濃度を高めることができる。また、逆に、チャネル
ストップ層中のＰ型不純物がトレンチ分離酸化膜中に拡
散して、不純物濃度が低下することを防止できる。
【０３７１】本発明に係る請求項３１記載の半導体装置
の製造方法によれば、ＳＯＩデバイスにおいて、分離領
域に自己整合的に高濃度のチャネルストップ層を形成す
ることができる。
【０３７２】本発明に係る請求項３２記載の半導体装置
の製造方法によれば、ＭＯＳトランジスタのゲート電極
上および活性領域上を覆うように窒化膜を形成した後に
熱酸化を行うので、窒化膜で覆われないトレンチ分離酸
化膜の断面積が大きくなり、チャネルストップ層の厚さ
が薄くなって、接合面積を小さくでき、接合容量を小さ
くすることができる。
【０３７３】本発明に係る請求項３３記載の半導体装置
の製造方法によれば、例えば、ボディ領域と活性領域と
の電気的接続経路となるトレンチ分離酸化膜の上部を窒
化膜で覆うことで、熱酸化が防止され、トレンチ分離酸
化膜の断面積が大きくなることがない。そのためその下
部のチャネルストップ層の厚さが薄くならず、経路部の
電気抵抗（ボディ抵抗）を低減することができ、活性領
域の電位固定を容易に行うことができる。
【０３７４】本発明に係る請求項３４記載の半導体装置
によれば、トレンチの内壁に配設された窒化膜あるいは
酸窒化膜を備えるので、トレンチ分離酸化膜の端縁部に
コンタク層が係合するように配設される場合でも、酸化
膜とのエッチングレートの差により、窒化膜あるいは酸
窒化膜が除去されることがなく、コンタクト部がトレン
チ分離酸化膜を貫通することが防止できる。
【０３７５】本発明に係る請求項３５記載の半導体装置
によれば、トレンチの内壁に配設された酸化膜と、酸化
膜よりも内側に配設された窒化膜あるいは酸窒化膜を備
えるので、トレンチ分離酸化膜の端縁部にコンタクト部
が係合するように配設される場合でも、酸化膜とのエッ
チングレートの差により、窒化膜あるいは酸窒化膜が除
去されることがなく、コンタクト部がトレンチ分離酸化
膜を貫通することが防止できる。
【０３７６】本発明に係る請求項３６記載の半導体装置
によれば、チャネルストップ層の端縁部においては、ウ
ェハプロセスにおける種々の熱処理によって、チャネル
ストップ不純物が埋め込み酸化膜に吸収されることを防
止でき、また、チャネルストップ不純物がトレンチ分離
酸化膜に吸収されたとしても、埋め込み酸化膜中の不純
物層の不純物が拡散することで補充される。従って、チ
ャネルストップ層の不純物濃度を高濃度に維持すること
ができ、この部分での寄生トランジスタの発生を抑制で
きる。
【図面の簡単な説明】
【図１】 本発明に係る実施の形態１の半導体装置の製
造方法を示す断面図である。
【図２】 本発明に係る実施の形態１の半導体装置の製
造方法を示す断面図である。
【図３】 本発明に係る実施の形態１の半導体装置の製
造方法を示す断面図である。
【図４】 本発明に係る実施の形態１の半導体装置の製
造方法を示す断面図である。
【図５】 本発明に係る実施の形態１の半導体装置の製
造方法を示す断面図である。
【図６】 本発明に係る実施の形態１の半導体装置の製
造方法を示す断面図である。
【図７】 本発明に係る実施の形態１の半導体装置の製
造方法を示す断面図である。
【図８】 本発明に係る実施の形態１の半導体装置の製
造方法を示す断面図である。
【図９】 本発明に係る実施の形態１の半導体装置の製
造方法を示す断面図である。
【図１０】 本発明に係る実施の形態１の半導体装置の
製造方法を示す断面図である。
【図１１】 本発明に係る実施の形態１の半導体装置の
製造方法を示す断面図である。
【図１２】 本発明に係る実施の形態１の半導体装置の
製造方法を示す断面図である。
【図１３】 本発明に係る実施の形態１の半導体装置の
製造方法を示す断面図である。
【図１４】 本発明に係る実施の形態２の半導体装置の
製造方法を示す断面図である。
【図１５】 本発明に係る実施の形態２の半導体装置の
製造方法を示す断面図である。
【図１６】 本発明に係る実施の形態２の半導体装置の
製造方法を示す断面図である。
【図１７】 本発明に係る実施の形態２の半導体装置の
製造方法を示す断面図である。
【図１８】 本発明に係る実施の形態２の半導体装置の
製造方法を示す断面図である。
【図１９】 本発明に係る実施の形態２の半導体装置の
製造方法を示す断面図である。
【図２０】 本発明に係る実施の形態２の半導体装置の
製造方法を示す断面図である。
【図２１】 本発明に係る実施の形態２の変形例の製造
方法を示す断面図である。
【図２２】 本発明に係る実施の形態３の半導体装置の
製造方法を示す断面図である。
【図２３】 本発明に係る実施の形態３の半導体装置の
製造方法を示す断面図である。
【図２４】 本発明に係る実施の形態３の半導体装置の
製造方法を示す断面図である。
【図２５】 本発明に係る実施の形態３の半導体装置の
製造方法を示す断面図である。
【図２６】 本発明に係る実施の形態３の半導体装置の
製造方法を示す断面図である。
【図２７】 本発明に係る実施の形態３の半導体装置の
製造方法を示す断面図である。
【図２８】 本発明に係る実施の形態４の半導体装置の
製造方法を示す断面図である。
【図２９】 本発明に係る実施の形態４の半導体装置の
製造方法を示す断面図である。
【図３０】 本発明に係る実施の形態４の半導体装置の
製造方法を示す断面図である。
【図３１】 本発明に係る実施の形態５の半導体装置の
製造方法を示す断面図である。
【図３２】 本発明に係る実施の形態５の半導体装置の
製造方法を示す断面図である。
【図３３】 本発明に係る実施の形態５の変形例の製造
方法を示す断面図である。
【図３４】 本発明に係る実施の形態５の変形例の製造
方法を示す断面図である。
【図３５】 本発明に係る実施の形態５の変形例の製造
方法を示す断面図である。
【図３６】 本発明に係る実施の形態５の変形例の製造
方法を示す断面図である。
【図３７】 本発明に係る実施の形態５の変形例の製造
方法を示す断面図である。
【図３８】 本発明に係る実施の形態５の変形例の製造
方法を示す断面図である。
【図３９】 本発明に係る実施の形態５の変形例の製造
方法を示す断面図である。
【図４０】 本発明に係る実施の形態５の変形例の製造
方法を示す断面図である。
【図４１】 本発明に係る実施の形態５の変形例の製造
方法を示す断面図である。
【図４２】 本発明に係る実施の形態５の変形例の製造
方法を示す断面図である。
【図４３】 本発明に係る実施の形態５の変形例の製造
方法を示す断面図である。
【図４４】 本発明に係る実施の形態５の変形例の製造
方法を示す断面図である。
【図４５】 本発明に係る実施の形態５の変形例の製造
方法を示す断面図である。
【図４６】 本発明に係る実施の形態５の変形例の製造
方法を示す断面図である。
【図４７】 本発明に係る実施の形態５の変形例の製造
方法を示す断面図である。
【図４８】 本発明に係る実施の形態５の変形例の製造
方法を示す断面図である。
【図４９】 本発明に係る実施の形態６の半導体装置の
製造方法を示す断面図である。
【図５０】 本発明に係る実施の形態６の半導体装置の
製造方法を示す断面図である。
【図５１】 本発明に係る実施の形態６の半導体装置の
製造方法を示す断面図である。
【図５２】 本発明に係る実施の形態６の半導体装置の
製造方法を示す断面図である。
【図５３】 本発明に係る実施の形態６の半導体装置の
製造方法を示す断面図である。
【図５４】 本発明に係る実施の形態６の半導体装置の
製造方法を示す断面図である。
【図５５】 本発明に係る実施の形態７の半導体装置の
製造方法による効果を説明する断面図である。
【図５６】 本発明に係る実施の形態７の半導体装置の
製造方法を示す断面図である。
【図５７】 本発明に係る実施の形態７の変形例の製造
方法を示す断面図である。
【図５８】 本発明に係る実施の形態８の半導体装置の
製造方法を示す断面図である。
【図５９】 本発明に係る実施の形態８の変形例の製造
方法を示す断面図である。
【図６０】 本発明に係る実施の形態８の変形例の製造
方法を示す断面図である。
【図６１】 本発明に係る実施の形態８の変形例の製造
方法を示す断面図である。
【図６２】 本発明に係る実施の形態８の変形例の製造
方法を示す断面図である。
【図６３】 本発明に係る実施の形態８の変形例の製造
方法を示す断面図である。
【図６４】 本発明に係る実施の形態８の変形例の製造
方法を示す断面図である。
【図６５】 本発明に係る実施の形態８の変形例の製造
方法を示す断面図である。
【図６６】 本発明に係る実施の形態８の変形例の製造
方法を示す断面図である。
【図６７】 本発明に係る実施の形態８の変形例の製造
方法を示す断面図である。
【図６８】 本発明に係る実施の形態８の変形例の製造
方法を示す断面図である。
【図６９】 本発明に係る実施の形態８の変形例の製造
方法を示す断面図である。
【図７０】 本発明に係る実施の形態８の変形例の製造
方法を示す断面図である。
【図７１】 本発明に係る実施の形態８の変形例の製造
方法を示す断面図である。
【図７２】 本発明に係る実施の形態８の変形例の製造
方法を示す断面図である。
【図７３】 本発明に係る実施の形態９の半導体装置の
製造方法を示す断面図である。
【図７４】 チャネリング注入による不純物分布を示す
図である。
【図７５】 本発明に係る実施の形態９の半導体装置の
製造方法を示す断面図である。
【図７６】 本発明に係る実施の形態１０の半導体装置
の製造方法を示す断面図である。
【図７７】 本発明に係る実施の形態１０の半導体装置
の製造方法を示す断面図である。
【図７８】 本発明に係る実施の形態１０の半導体装置
の製造方法を示す断面図である。
【図７９】 本発明に係る実施の形態１０の半導体装置
の製造方法を示す断面図である。
【図８０】 本発明に係る実施の形態１０の半導体装置
の製造方法を示す断面図である。
【図８１】 本発明に係る実施の形態１０の半導体装置
の製造方法を示す断面図である。
【図８２】 本発明に係る実施の形態１０の半導体装置
の製造方法を示す断面図である。
【図８３】 本発明に係る実施の形態１０の変形例の製
造方法を示す断面図である。
【図８４】 本発明に係る実施の形態１０の変形例の製
造方法を示す断面図である。
【図８５】 本発明に係る実施の形態１０の変形例の製
造方法を示す断面図である。
【図８６】 本発明に係る実施の形態１１の半導体装置
の製造方法を示す平面図である。
【図８７】 本発明に係る実施の形態１１の半導体装置
の製造方法を示す断面図である。
【図８８】 本発明に係る実施の形態１１の半導体装置
の製造方法を示す断面図である。
【図８９】 本発明に係る実施の形態１１の半導体装置
の製造方法を示す平面図である。
【図９０】 本発明に係る実施の形態１１の半導体装置
の製造方法を示す断面図である。
【図９１】 本発明に係る実施の形態１１の半導体装置
の製造方法を示す断面図である。
【図９２】 従来の半導体装置の構成を説明する断面図
である。
【図９３】 従来の半導体装置の構成を説明する断面図
である。
【図９４】 従来の半導体装置の製造工程を説明する断
面図である。
【図９５】 従来の半導体装置の製造工程を説明する断
面図である。
【図９６】 従来の半導体装置の製造工程を説明する断
面図である。
【図９７】 従来の半導体装置の製造工程を説明する断
面図である。
【図９８】 従来の半導体装置の製造工程を説明する断
面図である。
【図９９】 従来の半導体装置の製造工程を説明する断
面図である。
【図１００】 従来の半導体装置の製造工程を説明する
断面図である。
【図１０１】 従来の半導体装置の構成を説明する断面
図である。
【図１０２】 従来の半導体装置の問題点を説明する断
面図である。
【図１０３】 従来の半導体装置の問題点を説明する断
面図である。
【符号の説明】
３ ＳＯＩ層、４，６，４２ 酸化膜、５，７，２１，
４１ ポリシリコン膜、８，２２，４３，ＳＮ３ 窒化
膜、ＴＲ１，ＴＲ２，ＴＲ４ トレンチ、Ｎ１，Ｐ１
チャネルストップ層、ＮＷ１，ＮＷ２，ＮＷ３ サイド
ウォールスペーサ、ＯＮ 酸窒化膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/786 Ｈ０１Ｌ 29/78 ６２１ ６１６Ｌ (72)発明者 松本 拓治 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 前田 茂伸 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5F032 AA06 AA07 AA35 AA43 AA44 AA45 AA46 AA77 AC01 BB01 CA17 CA20 CA24 CA25 DA02 DA04 DA23 DA24 DA25 DA28 DA30 DA33 DA43 DA53 DA60 DA74 DA77 5F048 AA04 AB03 AC03 BA09 BA16 BC06 BF11 BG14 BH07 5F110 AA08 AA15 BB04 CC02 DD05 DD13 EE05 EE09 EE14 EE31 EE45 FF02 FF23 FF29 GG02 GG12 GG17 GG25 GG32 GG52 HJ01 HJ07 HJ13 HJ14 HK05 HK33 HK40 HM15 NN02 NN61 NN62 NN65 QQ03 QQ11 QQ17

Claims (36)

    【特許請求の範囲】
  1. 【請求項１】 半導体層上にＭＯＳトランジスタを少な
    くとも１種類以上備え、前記ＭＯＳトランジスタの形成
    領域となる活性領域を少なくとも１以上規定するととも
    に、前記ＭＯＳトランジスタを電気的に分離するトレン
    チ分離酸化膜を備えた半導体装置の製造方法であって、 (ａ)前記半導体層上に前記トレンチ分離酸化膜形成のた
    めの補助膜を形成する工程と、 (ｂ)前記補助膜を貫通するとともに、前記半導体層の所
    定深さに達するトレンチを形成する工程と、 (ｃ)前記トレンチ内に酸化膜を埋め込んで前記トレンチ
    分離酸化膜とした後、前記活性領域上の前記補助膜を所
    定厚さ削除して、前記トレンチ分離酸化膜が前記補助膜
    の主面から突出した状態にする工程と、 (ｄ)前記工程(ｃ)の後に、前記トレンチ分離酸化膜を通
    過して、その下部の前記半導体層内でプロファイルのピ
    ークが形成されるエネルギーで、前記ＭＯＳトランジス
    タのソース・ドレイン層とは異なる導電型の不純物のイ
    オン注入を行い、前記トレンチ分離酸化膜下部の前記半
    導体層内にチャネルストップ層を形成する工程と、 (ｅ)前記チャネルストップ層形成後、前記トレンチ分離
    酸化膜の厚さを低減する工程とを、備える半導体装置の
    製造方法。
  2. 【請求項２】 前記工程(ａ)は、 前記補助膜を多層膜で形成する工程を含み、 前記多層膜は、前記半導体層側から順に、第１の酸化
    膜、第１のポリシリコン膜、第２の酸化膜、第２のポリ
    シリコン膜およびマスク用窒化膜を備え、 前記工程(ｃ)は、前記活性領域上の前記補助膜のうち、
    前記マスク用窒化膜および前記第２のポリシリコン膜を
    除去する工程を含む、請求項１記載の半導体装置の製造
    方法。
  3. 【請求項３】 前記工程(ａ)は、 前記第２のポリシリコン膜を、前記第１のポリシリコン
    膜よりも厚く形成する工程を含む、請求項２記載の半導
    体装置の製造方法。
  4. 【請求項４】 前記工程(ａ)は、 前記補助膜を多層膜で形成する工程を含み、 前記多層膜は、前記半導体層側から順に、第１の酸化
    膜、第１のポリシリコン膜およびマスク用窒化膜を備
    え、 前記工程(ｃ)は、前記活性領域上の前記補助膜のうち、
    前記マスク用窒化膜を完全に除去する工程と、 前記第１のポリシリコン膜を所定厚さ除去する工程とを
    含む、請求項１記載の半導体装置の製造方法。
  5. 【請求項５】 前記工程(ｅ)は、 前記補助膜の主面から突出した状態の前記トレンチ分離
    酸化膜表面および前記第１のポリシリコン膜の表面を第
    ２の酸化膜で被覆した後、前記第２の酸化膜とともに前
    記トレンチ分離酸化膜をドライエッチングで除去する工
    程を含む、請求項４記載の半導体装置の製造方法。
  6. 【請求項６】 前記工程(ｅ)は、 前記補助膜の主面から突出した状態の前記トレンチ分離
    酸化膜上および前記第１のポリシリコン膜上を第２の酸
    化膜で覆った後、前記第２の酸化膜とともに前記トレン
    チ分離酸化膜をウエットエッチングで除去する工程を含
    む、請求項４記載の半導体装置の製造方法。
  7. 【請求項７】 前記工程(ｅ)は、 前記補助膜の主面から突出した状態の前記トレンチ分離
    酸化膜上および前記第１のポリシリコン膜上を第２の酸
    化膜で覆う工程と、 前記第２の酸化膜の厚さをドライエッチングにより低減
    して、前記トレンチ分離酸化膜の側面に酸化膜のサイド
    ウォールスペーサを形成した後、前記サイドウォールス
    ペーサとともに前記トレンチ分離酸化膜をウエットエッ
    チングで除去する工程とを含む、請求項４記載の半導体
    装置の製造方法。
  8. 【請求項８】 前記工程(ｅ)は、 前記補助膜の主面から突出した状態の前記トレンチ分離
    酸化膜の側面に窒化膜のサイドウォールスペーサを形成
    する工程と、 前記サイドウォールスペーサに囲まれた前記トレンチ分
    離酸化膜をウエットエッチングで除去する工程とを含
    む、請求項４記載の半導体装置の製造方法。
  9. 【請求項９】 前記(ｄ)は、 前記不純物を斜め方向から注入する工程を含む、請求項
    １記載の半導体装置の製造方法。
  10. 【請求項１０】 前記工程(ａ)は、 前記補助膜を多層膜で形成する工程を含み、 前記多層膜は、前記半導体層側から順に、第１の酸化
    膜、第１のポリシリコン膜、第２の酸化膜およびマスク
    用窒化膜を備え、 前記工程(ｃ)は、前記活性領域上の前記補助膜のうち、
    前記マスク用窒化膜を除去する工程を含む、請求項１記
    載の半導体装置の製造方法。
  11. 【請求項１１】 半導体層上にＭＯＳトランジスタを少
    なくとも１種類以上備え、前記ＭＯＳトランジスタの形
    成領域となる活性領域を少なくとも１以上規定するとと
    もに、前記ＭＯＳトランジスタを電気的に分離するトレ
    ンチ分離酸化膜を備えた半導体装置の製造方法であっ
    て、 (ａ)前記半導体層上に前記トレンチ分離酸化膜形成のた
    めの補助膜を形成する工程と、 (ｂ)前記補助膜を貫通するとともに、前記半導体層の所
    定深さに達するトレンチを形成する工程と、 (ｃ)前記トレンチ内に酸化膜を埋め込んで前記トレンチ
    分離酸化膜とした後、前記トレンチ分離酸化膜を所定厚
    さになるまで削除する工程と、 (ｄ)前記工程(ｃ)の後に、前記活性領域上に前記補助膜
    を残した状態で、前記トレンチ分離酸化膜を通過して、
    その下部の前記半導体層内でプロファイルのピークが形
    成されるエネルギーで、前記ＭＯＳトランジスタのソー
    ス・ドレイン層とは異なる導電型の不純物のイオン注入
    を行い、前記トレンチ分離酸化膜下部の前記半導体層内
    にチャネルストップ層を形成する工程と、 (ｅ)前記チャネルストップ層形成後、前記トレンチ分離
    酸化膜の厚さをさらに低減する工程とを、備える半導体
    装置の製造方法。
  12. 【請求項１２】 前記工程(ａ)は、 前記補助膜を多層膜で形成する工程を含み、 前記多層膜は、前記半導体層側から順に、第１の酸化
    膜、第１のポリシリコン膜およびマスク用窒化膜を備え
    る、請求項１１記載の半導体装置の製造方法。
  13. 【請求項１３】 前記工程(ａ)は、 前記マスク用窒化膜を、前記第１のポリシリコン膜より
    も厚く形成する工程を含む、請求項１２記載の半導体装
    置の製造方法
  14. 【請求項１４】 前記工程(ｃ)は、 (ｃ−１)前記トレンチ内に埋め込んだ前記酸化膜に不純
    物を導入した後、前記トレンチ内に埋め込んだ前記酸化
    膜をウエットエッチングにより除去する工程を含む、請
    求項１１記載の半導体装置の製造方法。
  15. 【請求項１５】 前記工程(ｃ−１)は、 注入飛程が１００〜２００ｎｍとなるエネルギーで、ド
    ーズ量が４×１０14／ｃｍ2以上となるように、前記不
    純物をイオン注入により導入する工程を含む、請求項１
    ４記載の半導体装置の製造方法。
  16. 【請求項１６】 前記工程(ｃ)の後、前記工程(ｄ)に先
    だって、 前記トレンチの内壁面に窒化膜のサイドウォールスペー
    サを形成する工程をさらに備え、 前記工程(ｄ)は、前記サイドウォールスペーサを形成し
    た状態で、前記不純物のイオン注入を行う工程を含む、
    請求項１１記載の半導体装置の製造方法。
  17. 【請求項１７】 半導体層上にＭＯＳトランジスタを少
    なくとも１種類以上備え、前記ＭＯＳトランジスタの形
    成領域となる活性領域を少なくとも１以上規定するとと
    もに、前記ＭＯＳトランジスタを電気的に分離するトレ
    ンチ分離酸化膜を備えた半導体装置の製造方法であっ
    て、 (ａ)前記半導体層上に前記トレンチ分離酸化膜形成のた
    めの補助膜を形成する工程と、 (ｂ)前記補助膜を貫通するとともに、前記半導体層の所
    定深さに達するトレンチを形成する工程と、 (ｃ)前記トレンチの底部の前記半導体層内でプロファイ
    ルのピークが形成されるエネルギーで、前記ＭＯＳトラ
    ンジスタのソース・ドレイン層とは異なる導電型の不純
    物のイオン注入を行い、前記トレンチ底部の前記半導体
    層内にチャネルストップ層を形成する工程と、 (ｄ)前記チャネルストップ層形成後、前記トレンチ内に
    酸化膜を埋め込んで前記トレンチ分離酸化膜を形成する
    工程とを、備える半導体装置の製造方法。
  18. 【請求項１８】 前記工程(ｂ)は、 前記トレンチの内壁を熱酸化して内壁酸化膜を形成する
    工程を含み、 前記工程(ｃ)は、前記内壁酸化膜を形成した状態で、前
    記不純物のイオン注入を行う工程を含む、請求項１７記
    載の半導体装置の製造方法。
  19. 【請求項１９】 前記工程(ｂ)の後、前記工程(ｃ)に先
    だって、前記トレンチの内壁に内壁窒化膜あるいは内壁
    酸窒化膜を形成する工程をさらに備え、 前記工程(ｃ)は、前記内壁窒化膜あるいは前記内壁酸窒
    化膜を形成した状態で、前記不純物のイオン注入を行う
    工程を含む、請求項１７記載の半導体装置の製造方法。
  20. 【請求項２０】 前記工程(ｂ)の後、前記工程(ｃ)に先
    だって、前記トレンチの内壁側面に酸化膜のサイドウォ
    ールスペーサを形成する工程をさらに備え、 前記工程(ｃ)は、 (ｃ−１)前記サイドウォールスペーサを形成した状態
    で、前記不純物のイオン注入を行う工程を含む、請求項
    １７記載の半導体装置の製造方法。
  21. 【請求項２１】 前記工程(ｃ−１)は、 前記サイドウォールスペーサを形成した後、前記不純物
    のイオン注入を行う前に、前記トレンチの内壁に内壁酸
    化膜を形成する工程を含む、請求項２０記載の半導体装
    置の製造方法。
  22. 【請求項２２】 前記工程(ｂ)は、 前記トレンチの内壁を熱酸化して内壁酸化膜を形成する
    工程を含み、 前記サイドウォールスペーサは内壁酸化膜の上に形成さ
    れる、請求項２０記載の半導体装置の製造方法。
  23. 【請求項２３】 前記工程(ｂ)は、 (ｂ−１)前記トレンチの内壁を熱酸化して内壁酸化膜を
    形成する工程を含み、 前記工程(ｂ)の後、前記工程(ｃ)に先だって、前記トレ
    ンチの内壁側面に窒化膜のサイドウォールスペーサを形
    成する工程をさらに備え、 前記工程(ｃ)は、 前記サイドウォールスペーサを形成した状態で、前記不
    純物のイオン注入を行う工程を含み、 前記工程(ｄ)は、 前記トレンチ内に前記サイドウォールスペーサを残した
    状態で前記酸化膜を埋め込む工程を含む、請求項１７記
    載の半導体装置の製造方法。
  24. 【請求項２４】 前記工程(ｂ)は、 前記工程(ｂ−１)の後、 (ｂ−２)前記トレンチの内壁および前記補助膜の主面全
    面に保護酸化膜を形成する工程をさらに含み、 前記サイドウォールスペーサは、前記保護酸化膜の上に
    形成される、請求項２３記載の半導体装置の製造方法。
  25. 【請求項２５】 前記半導体層は結晶性を有し、 請求項１および請求項１１においては前記工程(ｅ)の
    後、請求項１７においては前記工程(ｄ)の後、前記半導
    体層に対するイオン注入において、注入イオンがチャネ
    リングを起こす角度で、前記ＭＯＳトランジスタの前記
    ソース・ドレイン層の不純物のイオン注入を行う工程を
    さらに備える、請求項１、請求項１１および請求項１７
    の何れかに記載の半導体装置の製造方法。
  26. 【請求項２６】 結晶性を有する半導体層上においてＭ
    ＯＳトランジスタの形成領域となる活性領域を規定する
    とともに、前記ＭＯＳトランジスタを電気的に分離する
    トレンチ分離酸化膜を備えた半導体装置の製造方法であ
    って、 (ａ)前記半導体層の主面表面内に、前記トレンチ分離酸
    化膜を形成する工程と、 (ｂ)前記半導体層に対するイオン注入において、注入イ
    オンがチャネリングを起こす角度で、前記ＭＯＳトラン
    ジスタのソース・ドレイン層とは異なる導電型の不純物
    のイオン注入を行い、前記トレンチ分離酸化膜下部の前
    記半導体層内にチャネルストップ層を形成する工程と、
    を備え、 前記不純物の注入を、前記トレンチ分離酸化膜を通過し
    て、その下部の前記半導体層内でプロファイルのピーク
    が形成されるエネルギーで行う、半導体装置の製造方
    法。
  27. 【請求項２７】 チャネリングを起こす前記角度は、 前記半導体層の主面の法線に対して０度あるいは４５度
    をなす角度である、請求項２６記載の半導体装置の製造
    方法。
  28. 【請求項２８】 前記活性領域は、 比較的ゲート電圧の高い高電圧ＭＯＳトランジスタを形
    成する高電圧領域と、 比較的ゲート電圧の低い低電圧ＭＯＳトランジスタを形
    成する低電圧領域とに区分され、 前記低電圧ＭＯＳトランジスタのしきい値調整のための
    不純物のドーズ量は、前記高電圧ＭＯＳトランジスタの
    しきい値調整のための不純物のドーズ量よりも高く、 前記高電圧ＭＯＳトランジスタのしきい値調整のための
    前記不純物のイオン注入を行う第１のイオン注入工程
    と、 前記低電圧ＭＯＳトランジスタのしきい値調整のための
    前記不純物のイオン注入を行う第２のイオン注入工程と
    をさらに備え、 前記第１のイオン注入工程は、前記低電圧領域において
    も実行される、請求項１、請求項１１および請求項１７
    の何れかに記載の半導体装置の製造方法。
  29. 【請求項２９】 前記活性領域は、 比較的ゲート電圧の高い高電圧ＭＯＳトランジスタを形
    成する高電圧領域と、 比較的ゲート電圧の低い低電圧ＭＯＳトランジスタを形
    成する低電圧領域とを有し、 前記高電圧ＭＯＳトランジスタのしきい値調整のための
    不純物のドーズ量は、前記低電圧ＭＯＳトランジスタの
    しきい値調整のための不純物のドーズ量よりも高く、 前記低電圧ＭＯＳトランジスタのしきい値調整のための
    前記不純物のイオン注入を行う第１のイオン注入工程
    と、 前記高電圧ＭＯＳトランジスタのしきい値調整のための
    前記不純物のイオン注入を行う第２のイオン注入工程と
    をさらに備え、 前記第１のイオン注入工程は、前記高電圧領域において
    も実行される、請求項１、請求項１１および請求項１７
    の何れかに記載の半導体装置の製造方法。
  30. 【請求項３０】 前記トレンチ分離酸化膜は、Ｐ型不純
    物を含む、請求項１、請求項１１および請求項１７の何
    れかに記載の半導体装置の製造方法。
  31. 【請求項３１】 前記半導体層は、 シリコン基板、該シリコン基板上に配設された埋め込み
    酸化膜および該埋め込み酸化膜上に配設されたＳＯＩ層
    を有するＳＯＩ基板の前記ＳＯＩ層に相当し、 前記トレンチ分離酸化膜は、その底部と前記埋め込み酸
    化膜との間に前記ＳＯＩ層を有する部分分離酸化膜であ
    る、請求項１、請求項１１、請求項１７および請求項２
    ６の何れかに記載の半導体装置の製造方法。
  32. 【請求項３２】 半導体層上においてＭＯＳトランジス
    タの形成領域となる活性領域を規定するとともに、前記
    ＭＯＳトランジスタを電気的に分離するトレンチ分離酸
    化膜を備えた半導体装置の製造方法であって、 (ａ)前記半導体層の主面表面内に、前記トレンチ分離酸
    化膜を形成する工程と、 (ｂ)前記トレンチ分離酸化膜下部の前記半導体層内にチ
    ャネルストップ層を形成する工程と、 (ｃ)前記活性領域上に、前記ＭＯＳトランジスタを形成
    する工程と、 (ｄ)少なくとも前記ＭＯＳトランジスタのゲート電極上
    および前記活性領域上を覆うように窒化膜を形成する工
    程と、 (ｅ)前記工程(ｄ)の後に熱酸化を行う工程と、を備える
    半導体装置の製造方法。
  33. 【請求項３３】 前記窒化膜は、前記トレンチ分離酸化
    膜の上部の一部領域も併せて覆う、請求項３２記載の半
    導体装置の製造方法。
  34. 【請求項３４】 半導体層上に配設されたＭＯＳトラン
    ジスタと、 前記半導体層上において前記ＭＯＳトランジスタの形成
    領域となる活性領域を規定するとともに、前記ＭＯＳト
    ランジスタを電気的に分離するトレンチ分離酸化膜と、
    を備えた半導体装置であって、 前記トレンチ分離酸化膜は、 前記半導体層の主面表面内に設けられたトレンチの内壁
    に配設された窒化膜あるいは酸窒化膜と、 前記窒化膜あるいは前記酸窒化膜で内壁が覆われた前記
    トレンチ内に埋め込まれた酸化膜と、 前記ＭＯＳトランジスタおよび前記トレンチ分離酸化膜
    上に配設された層間絶縁膜と、 前記層間絶縁膜を貫通して前記活性領域に到達するとと
    もに、前記トレンチの側壁に配設された前記窒化膜ある
    いは前記酸窒化膜に到達するコンタクト部と、を備え
    る、半導体装置。
  35. 【請求項３５】 半導体層上に配設されたＭＯＳトラン
    ジスタと、 前記半導体層上において前記ＭＯＳトランジスタの形成
    領域となる活性領域を規定するとともに、前記ＭＯＳト
    ランジスタを電気的に分離するトレンチ分離酸化膜と、
    を備えた半導体装置であって、 前記トレンチ分離酸化膜は、 前記半導体層の主面表面内に設けられたトレンチの内壁
    に配設された酸化膜と、 前記酸化膜よりも内側に配設され、前記酸化膜で覆われ
    た前記トレンチの側壁を覆う窒化膜あるいは酸窒化膜
    と、 前記窒化膜あるいは前記酸窒化膜で側壁が覆われた前記
    トレンチ内に埋め込まれた酸化膜と、 前記ＭＯＳトランジスタおよび前記トレンチ分離酸化膜
    上に配設された層間絶縁膜と、 前記層間絶縁膜を貫通して前記活性領域および前記トレ
    ンチ分離酸化膜上に到達するコンタクト部と、を備え、 前記コンタクト部は、前記トレンチの側壁に配設された
    前記窒化膜あるいは前記酸窒化膜によって前記トレンチ
    内に埋め込まれた前記酸化膜とは隔てられる、半導体装
    置。
  36. 【請求項３６】 シリコン基板、該シリコン基板上に配
    設された埋め込み酸化膜および該埋め込み酸化膜上に配
    設されたＳＯＩ層を有するＳＯＩ基板上に配設されたＭ
    ＯＳトランジスタと、 前記ＳＯＩ層上において前記ＭＯＳトランジスタの形成
    領域となる活性領域を規定するとともに、前記ＭＯＳト
    ランジスタを電気的に分離するトレンチ分離酸化膜と、 前記トレンチ分離酸化膜の下部の前記ＳＯＩ層内に形成
    されたチャネルストップ層と、 前記活性領域に対応する前記ＳＯＩ層の下部の前記埋め
    込み酸化膜中の、前記ＳＯＩ層との界面近傍に形成され
    た、前記チャネルストップ層と同一導電型の不純物層と
    を、備える半導体装置。
JP2001387522A 2001-12-20 2001-12-20 半導体装置の製造方法 Expired - Fee Related JP4139105B2 (ja)

Priority Applications (7)

Application Number Priority Date Filing Date Title
JP2001387522A JP4139105B2 (ja) 2001-12-20 2001-12-20 半導体装置の製造方法
TW091118074A TW552715B (en) 2001-12-20 2002-08-12 Semiconductor device having a trench isolation and method of fabricating the same
KR10-2002-0053741A KR100487045B1 (ko) 2001-12-20 2002-09-06 반도체장치의 제조방법
US10/237,022 US6875663B2 (en) 2001-12-20 2002-09-09 Semiconductor device having a trench isolation and method of fabricating the same
FR0211175A FR2834125B1 (fr) 2001-12-20 2002-09-10 Dispositif a semi-conducteurs comportant un isolant en tranchee et procede pour la fabrication de ce dispositif
US11/011,655 US7183167B2 (en) 2001-12-20 2004-12-15 Semiconductor device having a trench isolation and method of fabricating the same
US11/543,213 US7494883B2 (en) 2001-12-20 2006-10-05 Semiconductor device having a trench isolation and method of fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001387522A JP4139105B2 (ja) 2001-12-20 2001-12-20 半導体装置の製造方法

Publications (3)

Publication Number Publication Date
JP2003188250A true JP2003188250A (ja) 2003-07-04
JP2003188250A5 JP2003188250A5 (ja) 2006-04-13
JP4139105B2 JP4139105B2 (ja) 2008-08-27

Family

ID=19188076

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001387522A Expired - Fee Related JP4139105B2 (ja) 2001-12-20 2001-12-20 半導体装置の製造方法

Country Status (5)

Country Link
US (3) US6875663B2 (ja)
JP (1) JP4139105B2 (ja)
KR (1) KR100487045B1 (ja)
FR (1) FR2834125B1 (ja)
TW (1) TW552715B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012011225A1 (ja) * 2010-07-21 2012-01-26 パナソニック株式会社 半導体装置及びその製造方法

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4139105B2 (ja) * 2001-12-20 2008-08-27 株式会社ルネサステクノロジ 半導体装置の製造方法
US7432136B2 (en) * 2002-05-06 2008-10-07 Advanced Micro Devices, Inc. Transistors with controllable threshold voltages, and various methods of making and operating same
US7129142B2 (en) * 2002-06-11 2006-10-31 Advanced Micro Devices, Inc. Method of forming doped regions in the bulk substrate of an SOI substrate to control the operational characteristics of transistors formed thereabove, and an integrated circuit device comprising same
KR100525797B1 (ko) * 2003-06-18 2005-11-02 동부아남반도체 주식회사 소자분리막 구조 및 제조 방법
KR100602085B1 (ko) * 2003-12-31 2006-07-14 동부일렉트로닉스 주식회사 반도체 소자 및 그의 제조 방법
JP4291197B2 (ja) * 2004-04-06 2009-07-08 エルピーダメモリ株式会社 半導体装置及びその製造方法
JP4974474B2 (ja) * 2004-06-22 2012-07-11 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US7491614B2 (en) * 2005-01-13 2009-02-17 International Business Machines Corporation Methods for forming channel stop for deep trench isolation prior to deep trench etch
JP4783050B2 (ja) * 2005-04-13 2011-09-28 パナソニック株式会社 半導体装置及びその製造方法
JP2006319164A (ja) * 2005-05-13 2006-11-24 Renesas Technology Corp 半導体装置の製造方法
KR100677998B1 (ko) * 2005-09-30 2007-02-02 동부일렉트로닉스 주식회사 반도체 소자의 셸로우 트렌치 소자분리막 제조 방법
US7986029B2 (en) * 2005-11-08 2011-07-26 Taiwan Semiconductor Manufacturing Company, Ltd. Dual SOI structure
US20070161150A1 (en) * 2005-12-28 2007-07-12 Intel Corporation Forming ultra dense 3-D interconnect structures
US20070158779A1 (en) * 2006-01-12 2007-07-12 International Business Machines Corporation Methods and semiconductor structures for latch-up suppression using a buried damage layer
US7648869B2 (en) * 2006-01-12 2010-01-19 International Business Machines Corporation Method of fabricating semiconductor structures for latch-up suppression
US7491618B2 (en) * 2006-01-26 2009-02-17 International Business Machines Corporation Methods and semiconductor structures for latch-up suppression using a conductive region
US7276768B2 (en) * 2006-01-26 2007-10-02 International Business Machines Corporation Semiconductor structures for latch-up suppression and methods of forming such semiconductor structures
US20070194403A1 (en) * 2006-02-23 2007-08-23 International Business Machines Corporation Methods for fabricating semiconductor device structures with reduced susceptibility to latch-up and semiconductor device structures formed by the methods
US7754513B2 (en) * 2007-02-28 2010-07-13 International Business Machines Corporation Latch-up resistant semiconductor structures on hybrid substrates and methods for forming such semiconductor structures
US7818702B2 (en) * 2007-02-28 2010-10-19 International Business Machines Corporation Structure incorporating latch-up resistant semiconductor device structures on hybrid substrates
US20090065841A1 (en) * 2007-09-06 2009-03-12 Assaf Shappir SILICON OXY-NITRIDE (SiON) LINER, SUCH AS OPTIONALLY FOR NON-VOLATILE MEMORY CELLS
TWI346375B (en) * 2007-09-12 2011-08-01 Nanya Technology Corp Method of fabricating a semiconductor device
US8115254B2 (en) * 2007-09-25 2012-02-14 International Business Machines Corporation Semiconductor-on-insulator structures including a trench containing an insulator stressor plug and method of fabricating same
US8492846B2 (en) 2007-11-15 2013-07-23 International Business Machines Corporation Stress-generating shallow trench isolation structure having dual composition
US7824948B2 (en) * 2009-01-21 2010-11-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for reducing cross-talk in image sensor devices
JP5465907B2 (ja) * 2009-03-27 2014-04-09 ラピスセミコンダクタ株式会社 半導体装置
KR102274182B1 (ko) * 2014-08-01 2021-07-06 삼성전자주식회사 반도체 장치와 이를 위한 제조 방법
JP6316725B2 (ja) * 2014-10-03 2018-04-25 ルネサスエレクトロニクス株式会社 半導体装置
JP6783703B2 (ja) * 2017-05-29 2020-11-11 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
EP3654861B1 (en) 2017-07-21 2024-06-19 National Taiwan University Hospital Ancillary system having an exhaust device for surgery

Family Cites Families (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CH332422A (de) 1954-04-21 1958-09-15 Weger Karl Reinigungsgerät
US4571819A (en) 1984-11-01 1986-02-25 Ncr Corporation Method for forming trench isolation structures
JPH01194436A (ja) * 1988-01-29 1989-08-04 Nec Yamaguchi Ltd 半導体装置
US5240874A (en) * 1992-10-20 1993-08-31 Micron Semiconductor, Inc. Semiconductor wafer processing method of forming channel stops and method of forming SRAM circuitry
JP3311044B2 (ja) * 1992-10-27 2002-08-05 株式会社東芝 半導体装置の製造方法
JPH0773128B2 (ja) * 1992-11-19 1995-08-02 日本電気株式会社 半導体装置の製造方法
JP2978345B2 (ja) * 1992-11-26 1999-11-15 三菱電機株式会社 半導体装置の製造方法
US5433794A (en) * 1992-12-10 1995-07-18 Micron Technology, Inc. Spacers used to form isolation trenches with improved corners
JP3157357B2 (ja) * 1993-06-14 2001-04-16 株式会社東芝 半導体装置
JP3247801B2 (ja) 1993-07-27 2002-01-21 三菱電機株式会社 Ｓｏｉ構造を有する半導体装置およびその製造方法
US5571819A (en) * 1994-11-22 1996-11-05 Sabb; Annmarie L. Imidazopyridines as muscarinic agents
US5494851A (en) * 1995-01-18 1996-02-27 Micron Technology, Inc. Semiconductor processing method of providing dopant impurity into a semiconductor substrate
JP2679683B2 (ja) * 1995-04-28 1997-11-19 日本電気株式会社 半導体装置の製造方法
KR0149942B1 (ko) * 1995-06-24 1999-04-15 양승택 Cmos 소자의 제조방법
US5899712A (en) 1995-08-21 1999-05-04 Hyundai Electronics Industries Co., Ltd. Method for fabricating silicon-on-insulator device
KR100197656B1 (ko) 1995-12-29 1999-07-01 김영환 반도체 에스.오.아이.소자의 제조방법
US5679602A (en) * 1996-01-29 1997-10-21 United Microelectronics Corporation Method of forming MOSFET devices with heavily doped local channel stops
US5904551A (en) * 1996-04-12 1999-05-18 Lsi Logic Corporation Process for low energy implantation of semiconductor substrate using channeling to form retrograde wells
JP3529220B2 (ja) 1996-04-26 2004-05-24 株式会社ルネサステクノロジ 半導体装置及びその製造方法
US5861338A (en) * 1997-01-21 1999-01-19 Advanced Micro Devices, Inc. Channel stop implant profile shaping scheme for field isolation
US5728621A (en) * 1997-04-28 1998-03-17 Chartered Semiconductor Manufacturing Pte Ltd Method for shallow trench isolation
US5731241A (en) * 1997-05-15 1998-03-24 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned sacrificial oxide for shallow trench isolation
US6057209A (en) * 1997-07-10 2000-05-02 Advanced Micro Devices, Inc. Semiconductor device having a nitrogen bearing isolation region
US5801082A (en) * 1997-08-18 1998-09-01 Vanguard International Semiconductor Corporation Method for making improved shallow trench isolation with dielectric studs for semiconductor integrated circuits
JP4187808B2 (ja) 1997-08-25 2008-11-26 株式会社ルネサステクノロジ 半導体装置の製造方法
US6096612A (en) * 1998-04-30 2000-08-01 Texas Instruments Incorporated Increased effective transistor width using double sidewall spacers
US6080628A (en) * 1998-05-15 2000-06-27 Vanguard International Semiconductor Corporation Method of forming shallow trench isolation for integrated circuit applications
US6277682B1 (en) * 1998-08-25 2001-08-21 Texas Instruments Incorporated Source drain implant process for mixed voltage CMOS devices
US6346442B1 (en) * 1999-02-04 2002-02-12 Tower Semiconductor Ltd. Methods for fabricating a semiconductor chip having CMOS devices and a fieldless array
US6558990B1 (en) * 1999-07-02 2003-05-06 Mitsubishi Materials Silicon Corporation SOI substrate, method of manufacture thereof, and semiconductor device using SOI substrate
US6096623A (en) * 1999-09-09 2000-08-01 United Semiconductor Corp. Method for forming shallow trench isolation structure
JP2001111056A (ja) * 1999-10-06 2001-04-20 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2001144170A (ja) * 1999-11-11 2001-05-25 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6277710B1 (en) * 1999-11-15 2001-08-21 Chartered Semiconductor Manufacturing Ltd. Method of forming shallow trench isolation
US6362035B1 (en) * 2000-02-07 2002-03-26 Taiwan Semiconductor Manufacturing Company Channel stop ion implantation method for CMOS integrated circuits
JP2001230315A (ja) 2000-02-17 2001-08-24 Mitsubishi Electric Corp 半導体装置およびその製造方法
KR100327348B1 (en) * 2000-07-26 2002-03-06 Samsung Electronics Co Ltd Semiconductor capable of decreasing junction leakage current and narrow width effect and fabricating method thereof
SE519382C2 (sv) * 2000-11-03 2003-02-25 Ericsson Telefon Ab L M Integrering av självinriktade MOS-högspänningskomponenter samt halvledarstruktur innefattande sådana
US6614062B2 (en) * 2001-01-17 2003-09-02 Motorola, Inc. Semiconductor tiling structure and method of formation
JP4139105B2 (ja) * 2001-12-20 2008-08-27 株式会社ルネサステクノロジ 半導体装置の製造方法
JP2003243662A (ja) 2002-02-14 2003-08-29 Mitsubishi Electric Corp 半導体装置およびその製造方法、半導体ウェハ
US6734082B2 (en) * 2002-08-06 2004-05-11 Chartered Semiconductor Manufacturing Ltd. Method of forming a shallow trench isolation structure featuring a group of insulator liner layers located on the surfaces of a shallow trench shape
KR100461975B1 (ko) * 2002-12-27 2004-12-17 매그나칩 반도체 유한회사 이미지센서의 트렌치 소자분리막 형성방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012011225A1 (ja) * 2010-07-21 2012-01-26 パナソニック株式会社 半導体装置及びその製造方法
JP2012028474A (ja) * 2010-07-21 2012-02-09 Panasonic Corp 半導体装置及びその製造方法
US8710621B2 (en) 2010-07-21 2014-04-29 Panasonic Corporation Bipolar transistor with diffused layer between deep trench sidewall and collector diffused layer

Also Published As

Publication number Publication date
US7494883B2 (en) 2009-02-24
US7183167B2 (en) 2007-02-27
FR2834125A1 (fr) 2003-06-27
TW552715B (en) 2003-09-11
US20070032001A1 (en) 2007-02-08
US6875663B2 (en) 2005-04-05
US20030119245A1 (en) 2003-06-26
KR100487045B1 (ko) 2005-05-03
FR2834125B1 (fr) 2005-06-17
JP4139105B2 (ja) 2008-08-27
US20050101091A1 (en) 2005-05-12
KR20030052236A (ko) 2003-06-26

Similar Documents

Publication Publication Date Title
JP4139105B2 (ja) 半導体装置の製造方法
US6495898B1 (en) Semiconductor device and method of manufacturing the same
US7067881B2 (en) Semiconductor device
JP5234886B2 (ja) 半導体装置の製造方法
JP5605134B2 (ja) 半導体装置及びその製造方法
JP2012109595A (ja) 半導体装置の製造方法
JP5360735B2 (ja) 半導体装置
JP5821174B2 (ja) 半導体装置の製造方法
US7151022B2 (en) Methods for forming shallow trench isolation
US6737315B2 (en) Method of manufacturing semiconductor device including steps of forming both insulating film and epitaxial semiconductor on substrate
CN113517290A (zh) 半导体元件及其制备方法
US6844239B2 (en) Method for forming shallow well of semiconductor device using low-energy ion implantation
US6635537B2 (en) Method of fabricating gate oxide
US6251744B1 (en) Implant method to improve characteristics of high voltage isolation and high voltage breakdown
US6673660B2 (en) Method of manufacturing semiconductor element
JPH10303412A (ja) 半導体装置及びその製造方法
JP2006228950A (ja) 半導体装置およびその製造方法
KR100361764B1 (ko) 반도체소자의 소자분리막 형성방법
KR100466207B1 (ko) 반도체 소자의 제조 방법
US6855633B2 (en) Method for fabricating semiconductor device
JP3860408B2 (ja) 半導体装置、及び、半導体装置の製造方法
JP2006352003A (ja) 半導体装置およびその製造方法
JP3409134B2 (ja) 半導体装置の製造方法
JP2003332413A (ja) 半導体素子分離層および絶縁ゲートトランジスタの形成方法
KR100609532B1 (ko) Ｓｏｉ반도체소자의 제조방법

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20041215

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20041215

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060228

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060630

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080603

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080606

R150 Certificate of patent or registration of utility model

Ref document number: 4139105

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110613

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110613

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110613

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120613

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120613

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130613

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130613

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140613

Year of fee payment: 6

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees