KR19990072366A - Ｈｓｇ형상을가진반도체장치의제조방법 - Google Patents
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Abstract
비교적 낮은 온도에서 반도체층의 표면 그레인 (Grain) 내로 도펀트 (Dopant) 를 적절하게 도입하는 것을 가능하게 해주는 반도체 장치 제조방법이 개시된다. 제 1 단계에서는, 제 1 절연체를 사이에 두고 반도체 기판 위쪽에 제 1 반도체층을 형성한다. 제 2 단계에서는, 제 1 반도체층을 열처리하여 제 1 반도체층의 표면상에 반도체 그레인을 형성하며, 이에 의해 제 1 반도체층의 표면을 울퉁불퉁하게 한다. 그레인은 제 1 반도체층과 동일한 물질로 되어 있다. 제 3 단계에서는, 반도체 그레인을 가진 제 1 반도체층을 가스상태의 도펀트를 함유한 분위기에서 약 700℃ 내지 780℃의 온도에서 소정의 시간동안 열처리하며, 이에 의해 도펀트를 분위기로부터 제 1 반도체층의 반도체 그레인내로 도입한다. 바람직하게는, 제 2 절연층을 형성하는 단계를 제 2 및 제 3 단계 사이에 추가하며, 이때 제 2 절연층은 어떤 도펀트로도 도핑되지 않는다. 도펀트는 제 3 단계에서 제 2 절연층을 통해 제 1 반도체층의 반도체 그레인내로 도입된다. 제 3 단계 후에 제 2 절연층을 제거하는 단계가 이루어진다.
Description
본 발명은, 반도체 장치의 제조방법에 관한 것으로, 특히, HSG (Hemispherical-grained ) 형상을 가진 반도체층을 구비한 반도체 장치의 제조방법에 관한 것인데, 이 제조방법은 바람직하게는 매우 큰 정전용량을 요하는 DRAM (Dynamic Random Access Memory) 의 제조에 적용된다.
근년, DRAM에 있어 전자소자들의 집적도를 높이기 위해, 각 메모리 셀 커패시터의 칩면적당의 정전용량을 증가시키려는 강한 요청이 있어 왔다. 이 요청에 대응하기 위해, 각 메모리 셀 커패시터의 상부 또는 하부전극이 실린더와 같은 입체적 또는 3차원 형상을 가지도록 형성되어 왔다.
또한, 하부전극의 표면적을 증가시키기 위해, 하부전극 표면의 요철을 증가시키는 HSG 형상을 가진 실리콘층 (즉, HSG-Si층) 의 사용이 연구되어져 왔으며, 그에 의해 하부전극의 표면이 울퉁불퉁하게 되었다. 이 경우에, HSG-Si층이 메모리 셀 커패시터의 동작중에 공핍화되면, HSG-Si층의 전기저항이 증가하여, 충분한 정전용량증가를 실현하는 것이 불가능해진다. 이 때문에, 통상은 잘 알려진 확산 또는 이온주입 공정에 의해 인 (Phosphorous) 과 같은 적절한 불순물 또는 도펀트 (Dopant) 를 HSG-Si층에 도입하고, 이에 의해 HSG-Si층의 전기저항치를 감소시킨다.
1997년 11월에 공개된 일본 특개평9-289292호 공보는 HSG-Si층과 유사한 표면이 울퉁불퉁한 폴리실리콘층을 구비한 반도체 장치의 제조방법을 개시한다.
개시된 이들 종래 기술 방법중의 하나는 반도체 기판상 또는 위쪽에 층간절연층을 형성하는 제 1 단계, 밑에 놓인 기판을 노출시키기 위해 층간절연층에 콘택트홀 (Contact Hole) 을 형성하는 제 2 단계, 표면이 울퉁불퉁한 폴리실리콘층을 층간절연층상에 콘택트홀을 덮도록 형성하는 제 3 단계, 포스포실리케이트 유리 (PSG : Phosphosilicated Glass) 층을 표면이 울퉁불퉁한 폴리실리콘상에 형성하는 제 4 단계, PSG층에 함유된 도펀트로서의 인을 표면이 울퉁불퉁한 폴리실리콘층으로 확산시키는 제 5 단계, 표면이 울퉁불퉁한 폴리실리콘층으로부터 PSG층을 제거하는 제 6 단계로 구성된다.
제 5 단계에서, 표면이 울퉁불퉁한 폴리실리콘층으로의 인 원자의 확산은 약 800℃ 내지 950℃의 비교적 높은 온도에서 약 10분 내지 60분간의 열처리에 의해 수행된다.
그런데, 로직회로 (Logic Circuit) 를 혼재한 DRAM을 제조하기 위해서는, 열처리 공정들을 가능한 한 짧은 시간동안 되도록 낮은 온도에서 수행해야 할 필요가 있으며, 이에 의해 로직회로 (특히, 로직회로내에 형성되는 트랜지스터) 가 열적으로 손상되는 것을 방지할 수 있다.
일본 특개평9-289292에 개시된 상기 종래 기술 제조방법으로서는, 인 원자를 표면이 울퉁불퉁한 폴리실리콘층으로 확산시키는 제 5 단계가 약 800℃ 내지 950℃의 높은 온도에서 약 10분 내지 60분의 긴 시간동안 수행된다. 따라서, 이 종래기술 방법은 로직회로 혼재 DRAM의 제조에는 적용될 수 없다.
또한, 종래기술에서는 인 원자를 표면이 울퉁불퉁한 폴리실리콘층으로 확산시키는 제 5 단계가 약 800℃ 내지 950℃의 높은 온도에서 수행되므로, 제 5 단계를 통해 PSG층의 열산화가 진행됨에 따라 표면이 울퉁불퉁한 폴리실리콘층에 존재하는 실리콘 원자가 소모될 가능성이 있어, 표면이 울퉁불퉁한 폴리실리콘층의 표면요철이 줄어드는 문제를 유발시킨다.
상기한 바와 같이, 로직회로 혼재 DRAM의 제조에 있어, 로직회로의 보호 및 표면을 울퉁불퉁하게 한 폴리실리콘층의 표면요철의 감소와, 표면이 울퉁불퉁한 폴리실리콘층에 도펀트를 적절하게 도핑 또는 도입하는 것 사이에는 트레이드오프 (Trade-off) 관계가 있다.
따라서, 본 발명의 한 목적은 비교적 낮은 온도에서 반도체층의 표면 그레인 (Grain) 에 도펀트를 적절하게 도입하는 것을 가능하게 하는 반도체 장치 제조방법을 제공하는 것이다.
본 발명의 다른 목적은 반도체 메모리 장치에 혼재된 로직회로를 가해진 열로부터 보호하면서 표면을 울퉁불퉁하게 한 반도체층에 도펀트를 주입하는 것을 가능하게 하는 반도체 장치 제조방법을 제공하는 것이다.
본 발명의 또 다른 목적은 그레인에 도펀트를 도입하기 위한 열처리 공정에서 표면 그레인을 가진 반도체층의 표면요철이 축소되는 것을 억제하는 반도체 장치 제조방법을 제공하는 것이다.
도 1 (a) 내지 (e) 는 각각 본 발명의 제 1 실시예에 의한 반도체 장치의 제조방법의 공정단계들을 도시하는 도식적 부분단면도.
도 2 는 본 발명의 제 1 실시예에 의한 반도체 장치 제조방법의 공정단계를 도시하기 위한 흐름도.
도 3 은 본 발명의 제 1 실시예에 의한 방법으로 제조된 HSG 형상을 가진 실리콘층 및 그 위에 형성된 SiO2층의 구조를 도시하는 도식적 확대 부분단면도.
도 4 는 종래 방법에 의해 제조된 커패시터의 상부전극에의 인가전압과 용량증가율과의 관계를 도시하는 그래프.
도 5 는 본 발명의 제 1 실시예에 의한 방법으로 제조된 커패시터의 상부전극에의 인가전압과 용량증가율과의 관계를 도시하는 그래프.
도 6 은 커패시터의 상부전극에의 인가전압과 규격화된 용량간의 관계를 도시하는 그래프.
도 7 은 본 발명의 제 1 실시예에 의한 방법 및 종래 방법에 있어서 용량비 (Cmin/Cmax) 와 확산시간 또는 어닐 (Annealing) 시간 사이의 관계를 도시하는 그래프.
도 8a 및 8b 는 본 발명의 제 2 실시예에 의한 반도체 장치 제조방법의 공정단계를 각각 도시하는 도식적 부분단면도.
도 9 는 본 발명의 제 1 및 제 2 실시예에 의한 방법에 있어서 용량비 (Cmin/Cmax) 와 확산시간 사이의 관계를 도시하는 그래프.
도 10 은 본 발명의 제 1 및 제 2 실시예에 의한 방법에 있어서 확산시간과 SiO2층 두께와의 관계를 나타내는 그래프.
* 도면의 주요부분에 대한 설명 *
1 : 반도체 기판
2 : 제 1 층간절연층 (실리콘 산화막)
2a : 콘택트 홀
4 : 콘택트 플러그
5 : 비정질 실리콘층
5a : 반도체 그레인
5a′: 인 도핑된 반도체 그레인
6 : 제 2 층간절연층
7: 커패시터 유전막
8: 상부 전극
10 : 반도체 장치
15 : HSG-Si층
15′: 인 도핑된 HSG-Si층
특정되어 언급되지 않은 다른 목적과 함께 상기 목적들은 다음의 기재로부터 당업자에게 자명하게 될 것이다.
본 발명에 의한 반도체 장치 제조방법은 다음의 제 1 단계 내지 제 3 단계로 구성된다.
제 1 단계에서는, 제 1 반도체층을 제 1 절연층을 사이에 두고 반도체 기판위쪽에 형성한다.
제 2 단계에서는, 제 1 반도체층을 열처리하여 제 1 반도체층의 표면상에 반도체 그레인을 형성하고, 이에 의해 제 1 반도체층의 표면을 울퉁불퉁하게 한다. 그레인은 제 1 반도체층의 물질과 같은 물질로 된다.
제 3 단계에서는, 반도체 그레인을 가진 제 1 반도체층을 가스상태의 도펀트를 함유하는 분위기 (Atmosphere) 에서 약 700℃ 내지 780℃의 온도에서 소정의 시간동안 열처리하고, 이에 의해 분위기로부터 제 1 반도체층의 반도체 그레인내에 불순물을 도입한다.
본 발명에 의한 반도체 장치 제조방법으로서는, 제 2 단계에서 제 1 반도체층의 표면에 반도체 그레인을 형성한 후에, 제 3 단계에서 가스상태의 도펀트를 함유한 분위기로부터 도펀트를 제 1 반도체층의 반도체 그레인내로 도입시킨다. 이것은 인접한 PSG층으로부터 표면이 울퉁불퉁한 반도체층으로 도펀트가 도입되는 상기한 종래기술 방법과 다르다.
따라서, 제 3 단계가 약 700℃ 내지 780℃의 비교적 낮은 온도에서 수행되어도, 도펀트는 원하는 대로 제 1 반도체층의 표면 그레인내로 적절하게 도핑될 수 있다.
더욱이, 제 3 단계가 약 700℃ 내지 780℃의 비교적 낮은 온도에서 수행되므로, 반도체 메모리 장치에 혼재된 로직회로를 제 3 단계에서 가해지는 열로부터 보호하면서, 도펀트를 표면이 울퉁불퉁한 제 1 반도체층에 도입시킬 수 있다.
제 3 단계가 약 700℃ 내지 780℃의 온도에서 수행되어야 하는 이유는 다음과 같다.
온도가 700℃보다 낮으면, 반도체 그레인의 원하는 도펀트 농도를 실현하기 위한 열처리 공정 시간이 너무 길어져, 실제적으로 사용되기가 불가능하거나 어렵다. 온도가 780℃ 이상이 되면, 반도체 메모리 장치에 혼재된 트랜지스터 같은 전자소자들이 제 3 단계에서 가해진 열에 의해 악영향을 받을 수 있다. 예를 들어, 혼재된 트랜지스터의 내전압 및/또는 상호컨덕턴스 특성들이 반도체 영역 등의 프로파일 (Profile) 변화 때문에 열화된다.
본 발명에 의한 방법의 실시예에서는, 제 3 단계에서의 소정의 시간은 약 10분 내지 120분이다. 시간이 10분보다 짧으면, 본 발명의 효과들이 얻어지지 않는다. 반면, 시간이 120분보다 길다고 해도, 본 발명의효과가 향상되지는 않는다.
본 발명에 의한 방법의 다른 실시예에서는, 제 2 절연층을 형성하는 단계가 제 2 단계와 제 3 단계 사이에 첨가된다. 제 2 절연층은 어떤 도펀트로도 도핑되지 않는다. 도펀트는 제 3 단계에서 제 2 절연층을 통해 제 1 반도체층의 반도체 그레인으로 확산된다. 제 3 단계 이후에 제 2 절연층을 제거하는 단계가 이루어진다.
이 실시예에서는, 제 2 절연층의 존재로 인해 제 3 단계에서 반도체 그레인을 가진 제 1 반도체층이 열산화되는 것이 억제되기 때문에, 표면 그레인을 가진 제 1 반도체층의 표면요철 감소가 제 3 단계 (즉, 도펀트를 그레인에 도입시키기 위한 열처리 공정) 에서 억제되는 또 다른 효과가 있다.
또한, 전기한 종래기술 방법과 달리, 도펀트는 제 3 단계에서 분위기로부터 확산된다. 따라서 제 2 절연층이 가능한 한 얇게 형성될 수 있어 제 2 절연층이 쉽게 제거될 수 있는 효과가 있다.
제 2 절연층은 5㎚ 내지 20㎚ 의 두께를 가지는 것이 바람직하다. 제 2 절연층의 두께가 5㎚ 미만이면, 제 1 반도체층의 산화를 억제하는 효과가 충분치 않다. 제 2 절연층의 두께가 20㎚ 이상이면, 제 2 절연층의 도펀트 농도를 증가시키는데 너무 긴 시간이 걸려 제 3 단계를 수행하기 위한 소정의 시간이 매우 길어진다. 또한, 절연층의 두께가 20㎚ 보다 크면, 반도체 그레인들간의 공간 또는 틈이 절연층에 의해 부분적 또는 완전히 메워져, 그 결과, 도펀트가 제 2 절연층을 통과해 그레인내로 도입되는 것이 어렵게 된다.
본 발명에 의한 방법의 또 다른 실시예에서는, 제 1 단계 내지 제 3 단계가 동일한 화학적 기상증착 (CVD) 장치를 사용하여 수행된다.
이 실시예에서는, 제 1 단계 내지 제 3 단계가 간단하고 효율적으로 수행될 수 있다는 또 다른 장점이 있다.
본 발명에 의한 방법의 또 다른 실시예에서는, 제 1 반도체층 및 반도체 그레인이 실리콘으로 되어 있으며, 제 2 단계는 그레인이 거의 반구형상을 가지도록 수행된다.
이 실시예에서는, 본 발명의 효과가 극명하게 나타내진다.
본 발명에 의한 방법의 또 다른 실시예에서는, 제 3 단계후에, 제 1 반도체층의 표면상에 반도체 그레인과 접촉하도록 메모리 셀 커패시터의 커패시터 유전막을 형성하는 단계가 이루어지며, 커패시터 유전막상에 제 2 반도체층을 형성하는 단계가 더 이루어진다. 제 1 및 제 2 반도체층은 각각 메모리 셀 커패시터의 하부 및 상부 전극으로서 기능한다.
이 실시예에서는, 반도체 메모리 장치에 혼재된 로직회로를 제 3 단계에서 가해지는 열로부터 보호하면서, 충분히 높은 정전용량을 갖는 메모리 셀 커패시터가 제조된다는 또 다른 장점이 있다.
이하에서 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 기재한다.
제 1 실시예
도 1 (a) 내지 (e) 및 도 2 를 참조하여, 본 발명의 제 1 실시예에 의한 반도체 장치 제조방법을 설명한다. 이 실시예에서, 제조방법은 로직회로를 구비한 DRAM 장치의 제조에 적용되는데, 각 메모리 셀은 스택구조를 가진 저장 커패시터 (즉, 스택 커패시터) 로 구성된다.
우선, 층간절연층으로 기능하는 실리콘 산화막 (SiO2) (2) 을 CVD 장치를 사용하여 CVD 공정에 의해 단결정 실리콘 기판 (1) 상에 형성한다. 그리고나서, 기판 (1) 의 소정의 면적을 노출시키도록 포토리소그래피 및 식각 공정에 의해 SiO2층 (2) 에 콘택트 홀 (2a) 을 형성한다.
다음으로, 인 (P) 을 도핑한 비정질실리콘층 (도시되지 않음) 을, CVD 공정에 의해, 콘택트 홀 (2a) 를 덮도록 SiO2층 (2) 상에 형성한다. 따라서, 홀 (2a) 은 이렇게 형성된 비정질실리콘층으로 채워진다. 이 비정질실리콘층을, 밑에 형성된 SiO2층 (2) 이 노출될 때까지, 에치-백 (Etch back) 하여 홀 (2a) 내에 비정질실리콘층을 선택적으로 남긴다. 이렇게 해서 홀 (2a) 에 남겨진 비정질실리콘층은 기판 (1) 과 접촉하는 콘택트 플러그 (4) 로서 기능한다.
콘택트 플러그 (4) 를 위한 인 도핑된 비정질 실리콘층 대신에 인 도핑된 폴리실리콘층이 사용될 수도 있다.
상기 공정들은 도 2 의 단계 S1 에 해당한다.
다음으로, 층간철연층 (2) 및 콘택트 플러그 (4) 를 가진 기판 (1) 에, 가스상태의 인 소스 (Source) 및 가스상태의 실리콘 소스를 함유한 분위기에서 소정의 온도에서, 열처리를 수행한다. 가스상태의 실란 (SiH4) 또는 가스상태의 디실란 (Si2H6) 이 실리콘 소스로서 사용되는 것이 바람직하다. 가스상태의 포스핀 (PH3) 이 인 소스로서 사용되는 것이 바람직하다. 따라서, 약 5㎚ 내지 20㎚의 두께를 가진 인 도핑된 비정질실리콘층 (5) 이 층간절연층 (2) 상에 형성된다. 인 도핑된 비정질실리콘층 (5) 은 절연층 (2) 의 콘택트 홀 (2a) 내에 매립된 비정질실리콘 콘택트 플러그 (4) 의 상부와 접촉해 있다.
도핑되지 않은 비정질실리콘층 또는 인 이외의 다른 도펀트가 도핑된 비정질실리콘층이 인 도핑된 비정질실리콘층 (5) 대신에 사용될 수도 있다.
인 도핑된 비정질실리콘층 (5) 을 형성하는 공정은 도 2 의 단계 S2 에 해당한다.
이렇게 형성된 인 도핑된 비정질실리콘층 (5) 은 스택 커패시터의 하부전극의 소정의 형상 (예를 들어, 실린더 형상) 을 가지도록 공지의 포토리소그래피 및 식각 공정에 의해 패터닝 (Patterning) 된다. 패터닝된 비정질실리콘층 (5) 은 SiO2층 (2) 의 홀 (2a) 내의 콘택트 플러그 (4) 의 상부와 접촉되어 있다. 이 단계에서의 상태는 도 1 (b) 에 도시되어 있다.
인 도핑된 비정질실리콘층 (5) 을 패터닝하는 공정은 도 2 의 단계 S3 에 해당한다.
패터닝된 비정질실리콘층 (5) (즉, 커패시터의 하부전극) 의 노출된 표면상에 생성된 원하지 않는 자연 실리콘 산화막 및 오염물질을 제거한 후에, 패터닝된 비정질실리콘층 (5) 을 가진 기판 (1) 을 가스상태의 실란 또는 디실란을 함유한 분위기내에서 약 540℃ 내지 630℃의 온도에서 열처리한다. 이 열처리 공정을 통해, 실리콘의 미세한 핵 (도시되지 않음) 이 패터닝된 비정질실리콘층 (5) 의 노출된 표면 전체 및 SiO2층 (2) 의 노출된 표면상에 무작위적으로 형성된다. 실리콘 핵의 실리콘 원자는 분위기중에 존재하는 기체상태의 실란 또는 디실란으로부터 공급된다.
이 열처리 공정후에, 실리콘 핵을 가진 기판 (1) 은 다른 열처리를 받는다. 이 후속 열처리 공정은 실리콘 핵을 형성하기 위한 선행하는 열처리 공정에서와 같은 온도 (즉, 약 540℃ 내지 630℃) 에서 수행된다. 그러나 이 후속 열처리 공정은 실리콘 소스를 함유하지 않은 진공분위기에서 수행된다. 이 후속 열처리 공정동안, 패터닝된 비정질실리콘층 (5) 의 열분해에 의해 자유로운 또는 구속에서 벗어난 실리콘 원자가 생성되며, 이렇게 생성된 자유로운 실리콘 원자는 실리콘층 (5) 표면상 또는 표면근처에서 실리콘층 (5) 표면상에 존재하는 각각의 실리콘 핵을 향해 확산된다. 그리하여, 실리콘 핵이 성장하여 실리콘층 (5) 표면상의 비정질실리콘 그레인 (5a) 이 된다.
이 단계에서의 상태가 도 1 (c) 에 도시된다.
이렇게 생성된 비정질실리콘 그레인 (5a) 은 일반적으로 반구형상을 가지므로, 그 표면에 그레인 (5a) 을 가진 패터닝된 비정질실리콘층 (5) 을 "HSG (Hemispherical-grained)" Si 층이라고 부른다. HSG-Si층은 참조번호 15 에 의해 참조된다. 또한, 실리콘 그레인 (5a) 을 제외한 HSG-Si층 (15) 의 나머지 부분은 벌크 (Bulk) 실리콘 영역 (5b) 으로 명명된다.
후속 열처리 공정은 진공분위기 대신에 아르곤 (Ar) 같은 임의의 비활성 기체를 함유하는 비활성 분위기에서 수행될 수도 있다. 더구나, 이 공정은 실리콘층 (15) 의 표면상에 비정질실리콘 그레인 (5a) 이 형성되는 것을 방해하지 않는 임의의 분위기에서 수행될 수도 있다고 할 수 있다.
HSG-Si층 (15) 을 형성하기 위한 두 열처리 공정은 도 2 의 단계 S4 에 해당한다.
다음으로, 도 1 (d) 에 도시한 바와 같이, 미도핑 (Undoped) SiO2층 (6) 이 CVD 공정에 의해 HSG-Si층 (15) 을 덮도록 형성된다. SiO2층 (6) 의 두께는, 도 3 에 분명히 도시된 바와 같이, 그레인들 (5a) 사이의 공간 또는 틈이 채워지지 않도록 약 100Å으로 정해진다.
미도핑 SiO2층 (6) 을 형성하기 위한 이 CVD 공정은 도 2 의 단계 S5 에 해당한다.
이 CVD 공정후에, 미도핑 SiO2층 (6) 을 가진 기판 (1) 을 약 750℃의 온도, 가스상태의 포스포릴 클로라이드 (Phosphoryl Chloride:POCl3) 를 함유한 분위기에서 약 30분동안 열처리한다. 분위기의 압력은 0.1Torr 내지 수천 Torr 정도의 적절한 수치로 정해진다. 이 열처리를 통해, 분위기 속에 존재하는 인 원자가, 가스상 (Gas Phase) 에서, 열처리 온도에 따른 소정의 허용가능한 도펀트 농도가 될 때까지 미도핑 SiO2층 (6) 으로 도핑되며, 동시에, HSG-Si층 (15) 은 열산화되어 SiO2층 (6) 의 두께가 증가된다. SiO2층 (6) 으로 도핑된 인 원자들은 계속해서 HSG-Si층 (15) 으로 고상확산된다.
POCl3은 상온에서 액체이기 때문에, 가스상태의 POCl3을 생성하기 위해 질소 (N2) 가스를 사용한 발포 (Bubbling) 로 POCl3을 증발시킨다. 그리고나서, 이렇게 생성된 가스상태의 POCl3은 CVD 장치의 반응 체임버 (Chamber) (도시되지 않음) 에 공급된 산소 (O2) 와 혼합되어, 도펀트로서의 인 원자들이 된다.
이렇게 도핑된 인 원자들은 HSG-Si층 (15) 전체에 분포되는 것이 아니라, 층 (15) 의 표면영역 (즉, 그레인 (5a)) 내에 그 상면 및 측면을 따라서만 분포된다. 도 1 (d) 에 도시된 바와 같이, 인 원자로 도핑된 실리콘 그레인 (5a) 은 5a′로 참조되며, 인이 도핑된 실리콘 그레인 (5a′) 을 가진 HSG-Si층 (15) 은 15′로 참조된다.
POCl3을 함유한 분위기에서 인 원자를 도핑하기 위한 열처리 공정은 도 2 의 단계 S6 에 해당한다.
이 열처리 공정에서, 도펀트로서 기능하는 인 원자는, 이 열처리 공정 동안, 분위기에 함유된 가스상태의 POCl3로부터 SiO2층 (6) 으로 계속적으로 공급된다. 따라서, SiO2층 (6) 의 인 농도는 시간 (즉, 이 열처리 공정의 진행) 에 따라 감소하지 않는다. 이것은 인 원자가 HSG-Si층 (15) 의 도핑되지 않은 그레인 (15a) 내로 안정적으로 도핑됨을 의미한다.
또한, SiO2층 (6) 은 HSG-Si층 (15) 내에 존재하는 실리콘 원자와 산소원자간의 결합을 억제하는 버퍼층으로서 기능하기 때문에, 실리콘층 (15) 내의 실리콘 원자가 열산화에 의해 소모되는 것이 억제된다.
따라서, 패터닝된 인 도핑된 HSG-Si층 (15′) 은 DRAM 장치의 스택 커패시터의 하부전극의 바람직한 특성들을 제공한다.
스택 커패시터의 정전용량을 가능한 한 크게 확보하기 위해, 인 도핑된 실리콘 그레인 (5a′) 은, 도 1 (d) 에 도시된 바와 같이, HSG-Si층 (15′)의 노출된 전체 표면 (즉, 상면 및 측면 전체) 상에 위치하게 된다.
SiO2층 (6) 은 실리콘 그레인 (5a) 이 산화에 의해 축소되는 것을 억제하기 때문에, HSG-Si층 (15′) 의 초기 확대된 표면적은 거의 변하지 않고 유지된다. 따라서, 실리콘 그레인 (5a′) 의 초기 기계적 강도를 유지하면서도, 얻을 수 있는 정전용량값이 HSG-Si층 (15′) 의 표면적 증가에 따라 증가한다.
POCl3을 함유한 분위기에서의 열처리 온도는 약 700℃ 내지 780℃로 맞춰지며, 동일한 분위기에서의 열처리 시간은 약 10분 내지 120분으로 맞춰진다.
인 도핑 공정을 통해 성장한 인 도핑된 SiO2층 (6) 은 건식식각 공정에 의해 HSG-Si층 (15′) 의 표면으로부터 제거되며, 이에 의해 HSG-Si층 (15′) 의 요철을 가진 전체 표면 및 SiO2층 (2) 의 전체표면이 노출된다.
이 식각 공정은 도 2 의 단계 S7 에 해당한다.
실리콘 질화물 (Si3N4) 층 같은 유전체층 (7) 을, 도 1 (e) 에 도시된 바와 같이, 그 층 (7) 이 층(15′) 의 인 도핑된 실리콘 그레인 (5a′) 과 접촉하도록, HSG-Si층 (15′) 표면상에 CVD 공정에 의해 선택적으로 형성한다. 유전체층 (7) 은 스택 커패시터의 커패시터 유전막으로 기능한다. 예를 들어, 이 CVD 공정은 유전체층 (7) 의 가스상태의 소스를 함유한 소정의 분위기내에서, 약 750℃의 온도에서 약 1 시간동안 이루어진다.
이 CVD 공정은 도 2 의 단계 S8 에 해당한다.
실제로는, 유전체층 (7) 은 도 1 (e) 에 도시된 것보다 훨씬 얇다. 도 1 (e) 에서는 이해의 편의를 위해서 유전체층 (7) 이 실제보다 큰 두께를 가지도록 도시되었다.
인 도핑된 비정질실리콘층 (8) 이, 도 1 (e) 에 도시된 바와 같이, 공지된 공정에 의해 유전층 (7) 을 덮도록 형성된다. 비정질실리콘층 (8) 은 커패시터의 상부전극으로서 기능한다.
인 도핑된 비정질실리콘층 (8) 을 위한 이 공정은 도 2 의 단계 S9 에 해당한다.
마지막으로, 상부전극으로 기능하는 인 도핑된 비정질실리콘층 (8) 을 질소분위기, 약 800℃의 온도에서 약 60분간 열처리한다. 이에 의해, 인 도핑된 비정질실리콘층 (8) 이 전기적으로 활성화된다. 이 열처리 공정은 약 60초의 짧은 시간동안 수행되므로, DRAM 장치에 혼재된 트랜지스터와 같은 전자소자들은 가해진 열에 의해 악영향을 받지 않는다.
인 도핑된 비정질실리콘층 (8) 을 열처리하기 위한 이 공정은 도 2 의 단계 S10 에 해당한다.
상기한 바와 같이, 본 발명의 제 1 실시예에 따른 반도체 장치 (10) 의 제조방법으로서는, 인 도핑된 비정질실리콘층 (15) 의 표면상에 실리콘 그레인 (5a) 을 형성한 후에, 도펀트로서 기능하는 인 원자를 가스상태의 인 도펀트를 함유하는 분위기로부터 층 (15) 의 그레인 (5a) 내로 도입한다. 따라서, 인 도펀트를 도입하기 위한 열처리 공정이 약 700℃ 내지 780℃의 비교적 낮은 온도에서 수행되더라도, 인 도펀트는 층 (15) 의 그레인 (5a) 내에 원하는 대로 적절하게 도핑될 수 있다.
또한, 인 도펀트를 도입하는 열처리 공정은 약 700℃ 내지 780℃의 비교적 낮은 온도에서 수행되므로, DRAM 장치에 혼재된 로직회로들을 이 열처리 과정에서 가해진 열로부터 보호하면서도 인 도펀트를 표면이 울퉁불퉁한 비정질실리콘층 (15) 내로 도입할 수 있다.
한편, SiO2층 (6) 이 존재함으로 인해, 인 도펀트를 도입하는 열처리 공정에서 실리콘 그레인 (5a) 을 가진 비정질실리콘층 (15) 이 열산화되는 것이 억제된다. 따라서, 이 열처리 공정에서 인 도핑된 실리콘 그레인 (5a′) 을 가진 비정질실리콘층 (15′) 의 표면요철이 감소되는 것을 억제할 수 있는 효과도 가진다.
또한, 인 도펀트가 분위기로부터 도입되므로, SiO2층 (6) 이 되도록 얇게 형성될 수 있어, 그 결과, 층 (6) 이 용이하게 제거된다는 또 다른 장점도 갖는다.
본 발명에 의한 제조방법의 효과를 확인하기 위해, 발명자는 실험을 수행하였다. 그 실험결과가 이하에서 설명된다.
도 4 는 본 발명에 따른 제 1 실시예에서와 같은 열처리 조건 (750℃, 30분) 에서 고상의 PSG층으로부터 HSG-Si층에 인 도펀트를 도입시키는, 일본 특개평9-289292에 개시된 종래기술 방법에 의해 제조된 스택 커패시터의 상부전극에의 인가전압 (즉, 동작전압) 과 용량증가율 사이의 관계를 도시한다.
용량증가율은 실리콘 그레인이 형성되지 않은 경우의 용량치에 대한 실리콘 그레인이 형성된 경우의 용량치의 비로서 정의된다. 하부전극의 전위는 0V로 맞춰진다.
도 4 로부터 알수 있듯이, 인가전압이 약 -1V 이하인 경우에는, 증가율이 비교적 낮다. 이것은 HSG-Si층이 하부전극으로서 불충분하게 기능함을 의미하며, 이는 인 도펀트의 불충분한 도입에 기인한다.
인가전압이 약 -1.7V 일 때는 용량증가율이 약 1.2 이다. 인가전압이 약 +1.7V 일 때는 용량증가율이 약 2.2 이다. 따라서, 도 4 로부터, 용량증가율이 인가전압의 변화에 따라 넓은 범위에서 변한다는 것 및 용량특성이 안정적이지 않다는 것을 알 수 있다.
한편, 제 1 실시예에 의한 상기 제조방법에서의 스택 커패시터의 상부전극에의 인가전압과 용량증가율과의 관계가 도 5 에 도시된다.
도 5 에서 알수 있듯이, 인가전압이 약 -1.7V 일 때는 용량증가율이 약 2.2 이고, 인가전압이 약 +1.7V 일 때는 용량증가율이 약 2.3 이다. 따라서, 도 4 에 도시된 종래방법의 결과와 비교해, 제 1 실시예에 의한 방법에서는 용량의 증가율이 인가전압의 변동에 따라 좁은 범위에서 변동하고 용량특성이 매우 안정적이다. 이것은 HSG-Si층 (15′) 이 인 도펀트로 충분히 도핑되었으며 하부전극 (15′) 으로서 충분히 기능한다는 것을 의미한다.
도 6 은 용량최대치 (Cmax) 에 의해 규격화된 용량과 상부전극에 인가된 전압과의 관계를 도시한다. 도 6 은 커패시터의 성능을 평가하는 기준인 용량최대치 (Cmax) 에 대한 용량최소치 (Cmin) 의 비 (Cmin/Cmax) (%) 의 의미를 설명하기 위해 도시된다.
비 (Cmin/Cmax) 의 값이 클수록 바람직한데, 그 이유는 다음과 같다. Cmin/Cmax 값이 크면, 인가전압에 대한 정전용량의 변동이 작고 낮은 인가전압에서도 하부전극이 충분히 기능하기 때문이다. 이는 용량특성이 양호함을 의미한다.
도 7 은 본 발명의 제 1 실시예에 의한 방법 및 종래방법에서 각각 용량비 (Cmin/Cmax) 와 확산시간 또는 어닐시간 사이의 관계를 도시한다.
도 7 에서, 곡선 (A1) 은 본 발명의 제 1 실시예에 의한 제조방법에서 확산시간에 대한 Cmin/Cmax의 변화를 표시하고, 곡선 (A2) 은 도 4 에 이미 참조된 바와 같은 종래기술 방법에 있어서의 어닐 (Annealing) 시간에 대한 Cmin/Cmax의 변화를 도시한다.
도 7 에서 볼 수 있듯이, 제 1 실시예에 의한 제조방법에서의 용량비 (Cmin/Cmax) (A1) 는, 확산시간 또는 어닐 시간에 따라 각각, 종래기술 방법의 용량비 (A2) 보다 높은 증가율을 가진다. 이는 제 1 실시예에서는 인 도펀트가, 낮은 열처리 온도 (즉, 낮은 도핑온도) 에서 꽤 짧은 시간동안에도 HSG-Si층 (15) 내로 도입된다는 것을 의미한다. 즉, 인 도펀트는 종래기술 방법의 경우보다 훨씬 효과적으로 HSG-Si층 (15) 에 도입된다.
제 2 실시예
도 8a 및 8b 는 본 발명의 제 2 실시예에 의한 반도체 장치 제조방법을 도시하는데, 이 실시예는 CVD 공정에 의해 SiO2층 (6) 을 증착하는 단계 S5 만이 생략된다는 것을 제외하고는 제 1 실시예와 동일한 공정단계를 가진다.
특히, 제 2 실시예에 의한 방법에서는, 제 1 실시예에 의한 방법에서 사용된 단계 S1 내지 S4 (도 1 (a) 내지 (c) 에 도시됨) 가 수행된 후에, 인 원자를 도핑하는 단계 S6 가 제 1 실시예에서와 같은 조건에서 기판 (1) 을 열처리함으로써 수행된다. SiO2층 (6) 이 형성되지 않으므로, 분위기내에 함유된 인 원자는, 가스상에서, 도 1 (c) 에 도시된 HSG-Si층 (15) 의 실리콘 그레인 (5a) 내로 직접 확산되며, 그 결과 인 도핑된 실리콘 그레인 (5a″) 이 만들어진다. 인 도핑된 실리콘 그레인 (5a″) 을 가진 HSG-Si층 (15) 은 15″로 칭한다. 이 단계에서의 상태가 도 8a 에 도시된다.
단계 S6 동안, 인 도펀트가 분위기에 함유된 가스상태의 POCl3로부터 계속적으로 미도핑 실리콘 그레인 (5a) 에 공급되므로, 실리콘 그레인 (5a) 의 주변에서의 인 농도가 시간 (즉, 이 공정의 진행) 에 따라 감소하지 않는다. 이것은 인 원자가 HSG-Si층 (15) 의 그레인 (5a) 내로 안정적으로 도핑됨을 의미한다.
제 1 실시예에서와는 달리, SiO2층 (6) 이 형성되지 않으므로, HSG-Si층 (15) 내에 존재하는 실리콘 원자가 제 1 실시예에 의한 방법과 비교해 인 원자의 도핑을 위한 열처리공정 동안 쉽게 산화된다. 따라서, 이 공정동안 실리콘층 (15) 내에 존재하는 실리콘 원자가 산화로 인해 소모될 수 있으며, 이에 의해 인 도핑된 실리콘 그레인 (5a″) 의 크기 및 HSG-Si층 (15″) 의 초기 확대된 표면적이 약간 감소할 수 있다. 그러나, 열처리 조건을 적절하게 맞추면 문제는 발생하지 않는다.
인 도핑 공정을 통해, HSG-Si층 (15) 은 열산화되어 실리콘층 (15″) 의 인 도핑된 실리콘 그레인 (5a″) 을 덮는 원하지 않는 SiO2층 (도시되지 않음) 을 형성한다.
이후에, 인 도핑공정을 통해 성장한 원하지 않는 SiO2층을 건식 식각 공정에 의해 HSG-Si층 (15″) 의 표면으로부터 제거하며, 이에 의해 HSG-Si층 (15″) 의 울퉁불퉁한 표면 전체를 노출시킨다 (단계 S7).
원하지 않는 SiO2층을 제거하는 공정 (단계 S7) 후에, 커패시터 유전체로 기능하는 유전체층 (7) 이, 도 8b 에 도시된 바와 같이, CVD 공정에 의해 HSG-Si층 (15″) 의 표면상에 선택적으로 형성된다 (단계 S8). 계속해서, 상부전극으로 기능하는 인 도핑된 비정질실리콘층 (8) 을, 도 8b 에 도시된 바와 같이, 커패시터 유전체 (7) 를 덮도록 공지의 공정에 의해 형성한다 (단계 S9). 마지막으로, 인 도핑된 비정질실리콘층 (8) 이, 활성화를 위해, 열처리된다(단계 S10).
본 발명의 제 2 실시예에 의한 반도체 장치 (10) 의 제조방법으로서는, 제 1 실시예에 있어서의 경우와 거의 동일한 공정단계들이 수행되므로, 제 1 실시예에서와 동일한 효과들이 있음이 자명하다.
도 9 는 본 발명의 제 1 및 제 2 실시예에 의한 방법에서 확산시간과 용량비 (Cmin/Cmax) 간의 관계를 도시하는데, 여기서 문자 D 는 양호한 것으로 평가되기 위한 Cmin/Cmax 의 바람직한 기준치를 나타낸다. 여기서, 바람직한 기준치는 90% 로 정해진다.
도 9 의 곡선 (B2) 에서 알 수 있듯이, 제 2 실시예에 의한 방법에서는, 용량비 (Cmin/Cmax) 가 약 23분의 확산시간 (즉, 시간 t2) 에서 기준치 (D) 를 넘은 후 100% 까지 증가하며, 시간 (t2) 후에는 거의 100% 의 일정한 값을 갖는다. 반면에, 제 1 실시예에 의한 방법에서는, 도 9 의 곡선 (B1)에서 알 수 있듯이, 용량비 (Cmin/Cmax) 가 약 34분의 확산시간 (즉, 시간 t1) 에서 기준치 (D) 를 넘은 후 100% 까지 증가하며, 시간 (t1) 후에는 거의 100% 의 일정한 값을 갖는다.
결과적으로, 제 1 실시예에 의한 방법에서 용량비 (Cmin/Cmax) 가 기준치 (D) 를 넘을 때까지 걸리는 확산시간이 제 2 실시예에 의한 방법에서의 그것보다 길다. 이것은 HSG-Si층 (15) 의 표면 그레인 (5a) 상에 위치한 SiO2층 (6) 의 존재에 기인한다. 한편, 제 1 및 제 2 실시예에 의한 방법에서 인 도펀트의 확산시간을 조절함으로써 Cmin/Cmax 의 원하는 양호한 값이 실현될 수 있음을 알 수 있다.
도 10 은 본 발명의 제 1 및 제 2 실시예에 의한 방법에서 확산시간에 대한 HSG-Si층 (15) 상에 형성된 SiO2층의 두께 변화를 도시한다.
도 10 의 곡선 (B1′) 에서 알수 있듯이, 제 1 실시예에 의한 방법에 있어서, SiO2층 (6) 의 두께는 100Å의 초기 두께에서부터 증가하여 용량비 (Cmin/Cmax) 가 기준치 (D) 를 넘는 시간 (t1) 에는 135Å 까지 이른다. 즉, 시작부터 시간 (t1) 까지 SiO2층 (6) 은 100Å에서 135Å까지 성장한다. 따라서, SiO2층 (6) 의 두께 증가는 35Å (=135Å-100Å) 으로 억제되는데, 이는 이 공정의 초기에 존재하는 SiO2층 (6) 때문이다.
한편, 제 2 실시예에 의한 방법에서는, 도 10 의 곡선 (B2′) 에서 알 수 있듯이, 원하지 않는 SiO2층의 두께가 0Å에서부터 용량비 (Cmin/Cmax) 가 기준치 (D)를 넘는 시간 (t2) (시간 t1 보다 빠름) 에는 110Å까지 증가한다. 이것은 제 2 실시예에 있어서 실리콘층 (15) 내의 실리콘 원자의 소모량이 제 1 실시예의 경우보다 약간 큼을 의미한다. 그러나, 적절하게 열처리 조건을 맞춤으로써 제 2 실시예에서도 제 1 실시예에서와 거의 동일한 효과가 얻어진다.
상기 제 1 및 제 2 실시예에서는, 본 발명이 DRAM 장치의 제조에 적용되었다. 그러나, 본 발명은 커패시터를 구비하는 한 DRAM 이외의 임의의 다른 반도체 장치의 제조에 적용될 수도 있음은 명백하다.
본 발명의 실시예가 기재되었지만, 당업자에게는 본 발명의 요지를 벗어나지 않는 변형예들이 자명할 것이다. 따라서, 본 발명의 범위는 다음 청구범위에 의해서만 결정되어야 한다.
본 발명의 제조방법에 의하면 반도체 그레인에 도펀트를 도입하기 위한 열처리 공정이 비교적 낮은 온도에서 이루어지므로, 반도체 메모리 장치에 혼재된 로직회로를 열로부터 보호할 수 있으면서도, 하부전극으로서 기능하는 반도체층의 표면요철감소를 막을 수 있어 충분히 높은 정전용량을 갖는 메모리 셀 커패시터가 제조될 수 있다는 효과를 가진다.
이상 설명하였듯이, 본 발명의 반도체 장치의 제조방법에 의하면, 비교적 낮은 온도로 열처리를 하면서도, HSG-Si에 대하여 고농도로 높은 효율로 도핑할 수 있다.
Claims (11)
- (a) 제 1 절연층을 사이에 두고 반도체 기판위쪽에 제 1 반도체층을 형성하는 제 1 단계;(b) 상기 제 1 반도체층의 표면상에 상기 제 1 반도체층의 물질과 동일한 물질로 이루어진 반도체 그레인을 형성하기 위해 상기 제 1 반도체층을 열처리하여 상기 제 1 반도체층의 표면을 울퉁불퉁하게 하는 제 2 단계;(c) 상기 반도체 그레인을 가진 상기 제 1 반도체층을 가스상태의 도펀트를 함유하는 분위기에서 약 700℃ 내지 780℃의 온도에서 소정의 시간동안 열처리하여 상기 도펀트를 상기 분위기로부터 상기 제 1 반도체층의 상기 반도체 그레인내로 도입하는 제 3 단계를 구비하는 것을 특징으로 하는 반도체 장치 제조방법.
- 제 1 항에 있어서, 상기 제 3 단계의 상기 소정의 시간이 약 10분 내지 120분인 것을 특징으로 하는 반도체 장치 제조방법.
- 제 1 항에 있어서,(d) 상기 제 2 및 제 3 단계 사이에 형성되며 어떤 도펀트로도 도핑되지 않은 제 2 절연층으로서, 상기 도펀트는 상기 제 3 단계에서 상기 제 2 절연층을 통해 상기 제 1 반도체층의 상기 반도체 그레인내로 도입되는, 제 2 절연층을 형성하는 단계; 및(e) 상기 제 3 단계 후에 상기 제 2 절연층을 제거하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치 제조방법.
- 제 3 항에 있어서, 상기 제 2 절연층이 약 5㎚ 내지 20㎚의 두께를 가지는 것을 특징으로 하는 반도체 장치 제조방법.
- 제 1 항에 있어서, 상기 제 1 내지 제 3 단계가 동일한 CVD 장치를 사용하여 수행되는 것을 특징으로 하는 반도체 장치 제조방법.
- 제 1 항에 있어서, 상기 제 1 반도체층 및 상기 반도체 그레인이 실리콘으로 이루어지고, 상기 제 2 단계가 상기 그레인이 거의 반구형상을 가지도록 수행되는 것을 특징으로 하는 반도체 장치 제조방법.
- 제 1 항에 있어서,(f) 제 3 단계후에 상기 제 1 반도체층의 상기 표면상에 상기 반도체 그레인과 접촉하도록 메모리 설 커패시터의 커패시터 유전체를 형성하는 단계;(g) 상기 커패시터 유전체상에 제 2 반도체층을 형성하는 단계를 더 구비하며, 상기 제 1 및 제 2 반도체층이 각각 메모리 셀 커패시터의 하부 및 상부 전극으로 기능하는 것을 특징으로 하는 반도체 장치 제조방법.
- 제 1 항에 있어서, 상기 반도체 그레인이 상기 제 1 반도체층의 상기 노출된 전체 표면에 위치하는 것을 특징으로 하는 반도체 장치 제조방법.
- 제 1 항에 있어서, 상기 제 2 단계가,상기 제 1 반도체층의 물질과 동일한 반도체 물질의 가스상태의 소스를 함유하는 분위기에서 상기 제 1 반도체층을 열처리하여 상기 소스의 핵을 형성하는 제 1 서브단계; 및상기 가스상태의 소스를 배제한 분위기내에서 상기 제 1 반도체층을 열처리하여 상기 제 1 반도체층의 상기 표면상에 상기 반도체 그레인이 형성되도록 상기 핵을 성장시키는 제 2 서브단계를 구비하는 것을 특징으로 하는 반도체 장치 제조방법.
- 제 9 항에 있어서, 상기 제 1 서브단계의 상기 분위기가 상기 가스상태의 소스로서 실란 또는 디실란을 함유하는 것을 특징으로 하는 반도체 장치 제조방법.
- 제 1 항에 있어서, 상기 제 3 단계에서의 상기 분위기가 상기 가스상태의 도펀트로서 포스포릴 클로라이드를 함유하는 것을 특징으로 하는 반도체 장치 제조방법.
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