KR20010058611A - ＴａＯＮ 식각 정지막을 갖는 반도체 메모리장치의실린더형 커패시터 구조 및 그 제조 방법 - Google Patents

ＴａＯＮ 식각 정지막을 갖는 반도체 메모리장치의실린더형 커패시터 구조 및 그 제조 방법 Download PDF

Info

Publication number
KR20010058611A
KR20010058611A KR1019990065962A KR19990065962A KR20010058611A KR 20010058611 A KR20010058611 A KR 20010058611A KR 1019990065962 A KR1019990065962 A KR 1019990065962A KR 19990065962 A KR19990065962 A KR 19990065962A KR 20010058611 A KR20010058611 A KR 20010058611A
Authority
KR
South Korea
Prior art keywords
taon
film
etch stop
memory device
interlayer insulating
Prior art date
Application number
KR1019990065962A
Other languages
English (en)
Inventor
박동수
박기선
Original Assignee
박종섭
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 박종섭, 주식회사 하이닉스반도체 filed Critical 박종섭
Priority to KR1019990065962A priority Critical patent/KR20010058611A/ko
Publication of KR20010058611A publication Critical patent/KR20010058611A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 TaON 식각 정지막을 갖는 반도체 메모리장치의 실린더형 커패시터 구조 및 그 제조 방법에 관한 것으로서, 특히 이 실린더형 커패시터 제조 방법은 반도체소자가 형성된 반도체 기판의 하부 구조물에 층간절연막을 형성하고, 층간절연막 상부에 식각 선택비를 갖는 TaON을 증착하여 식각정지막을 형성한 후에, TaON 식각 정지막과 층간절연막내에 콘택홀을 형성하고, 콘택홀에 도전물질을 매립하여 하부 기판의 접합면과 수직으로 연결되는 도전형 콘택 플러그를 형성한 후에, TaON 식각정지막 상부에 도전물질과 희생절연막을 증착한 후에 이를 패터닝하고 상기 패턴 측벽에 도전체의 스페이서를 형성하여 실린더형 하부전극을 형성한 후에, 희생절연막을 제거한다. 따라서, 본 발명은 실린더형 커패시터의 하부전극과 층간 절연막 사이에 층간 절연막의 산화물질에 대해 높은 선택비를 갖는 TaON 식각 정지막을 사용함으로써 희생절연막의 제거시 층간 절연막의 언더 컷(under cut) 현상을 방지할 수 있다.

Description

ＴａＯＮ 식각 정지막을 갖는 반도체 메모리장치의 실린더형 커패시터 구조 및 그 제조 방법{Cylinder type capacitor structure of memory device provided with TaON etching barrier and method for forming thereof}
본 발명은 반도체장치의 커패시터 제조방법에 관한 것으로서, 특히 DRAM 등의 메모리소자의 실린더(cylinder)형 하부전극 제조 공정시 층간 절연막내의 에스팩트비(aspect ratio)가 높은 콘택홀 식각 마진을 높여 셀프-얼라인 콘택(self align contact) 공정을 용이하게 하는 TaON 식각 정지막을 갖는 반도체 메모리장치의 실린더형 커패시터 구조 및 그 제조 방법에 관한 것이다.
현재, 반도체 소자는 고집적화를 달성하기 위하여 셀 면적의 감소 및 동작 전압의 저전압화에 관한 연구/개발이 활발하게 진행되고 있다. 더구나, 반도체 소자의 고집적화가 이루어질수록 커패시터의 면적은 급격하게 감소하고 있기 때문에 기억소자의 동작에 필요한 전하 즉, 단위 면적에 확보되는 커패시턴스를 더욱 증가시켜야만 한다.
한편, DRAM 등의 메모리소자의 셀에 사용되는 커패시터의 기본 구조는 스토리지노드(storage node)용 하부 전극, 유전체막 및 플레이트노드(plate node)용 상부 전극으로 구성된다. 이러한 커패시터는 작은 면적 내에서 보다 큰 고정전용량을 얻기 위해서 첫째 얇은 유전체막 두께를 확보하거나, 둘째 3차원적인 커패시터의 구조를 통해서 유효 면적을 증가하거나, 셋째 유전율이 높은 물질을 사용하여 유전체막을 형성하는 등의 몇 가지 조건이 만족되어야만 한다.
최근에는, 이와 같이 커패시터의 용량을 증가시키기 위한 한 방법으로서 3차원의 실린더(cylinder) 구조를 채택하고 있다. 그리고, 실린더 구조의 커패시터 제조 공정시 반도체소자의 축소로 셀과 셀 사이의 공간이 점차 감소되기 때문에 하부전극과 기판 접합 영역을 연결하기 위한 도전체 콘택 플러그를 셀프 얼라인 콘택(self-align contact) 방식으로 제조한다. 이 셀프- 얼라인 콘택 방식은 마스크 단계에서 발생하는 미소한 미스얼라인을 극복하기 위한 것이다.
그러나, 콘택 플러그 제조 공정시 층간 절연막 상부에 산화물질과 식각 선택비가 큰 질화막을 추가 사용해서 셀프 얼라인 콘택 공정을 진행할 경우에는 독립된 패턴 영역에서 질화막의 스트레스때문에 후속 열공정에서 크랙(crack)을 발생할 우려가 있었다.
본 발명의 목적은 실린더형 커패시터와 층간 절연막 사이에 층간 절연막의 산화물질에 대해 높은 선택비를 갖는 TaON을 식각 정지막으로 사용함으로서 셀프-얼라인 콘택 방식의 도전체 콘택 플러그를 갖는 실린더형 커패시터 제조 공정시 층간 절연막의 언더 컷(under cut) 현상을 방지할 수 있는 TaON 식각 정지막을 갖는 반도체 메모리장치의 실린더형 커패시터 구조를 제공하는데 있다.
본 발명의 다른 목적은 층간 절연막의 산화물질에 대해 높은 선택비를 갖는 TaON을 층간 절연막 상부에 적층한 후에 TaON을 패턴닝하여 TaON 패턴에 맞추어 콘택홀을 형성하여 실린더형 커패시터용 도전체 플러그 제조 공정을 진행함으로써 실린더형 하부 전극의 형태를 정의하기 위해 희생절연막의 제거시 TaON에 의해 층간절연막의 언더 컷 현상을 방지할 수 있는 TaON 식각 정지막을 갖는 반도체 메모리장치의 실린더형 커패시터 제조 방법을 제공하는데 있다.
도 1a 내지 도 1i는 본 발명의 일실시예에 따른 TaON 식각 정지막을 갖는 반도체 메모리장치의 실린더형 커패시터 제조 방법을 설명하기 위한 공정 순서도,
도 2는 본 발명의 다른 제조 방법에 따른 TaON 식각 정지막을 갖는 반도체 메모리장치의 실린더형 커패시터 방법을 설명하기 위한 단면도.
* 도면의 주요 부분에 대한 부호 설명 *
10: 반도체 기판 20,50: 도전체 콘택 플러그
30: 층간 절연막 32: TaON 식각 정지막
34: 희생 절연막 36: 콘택홀
38: 도전체 40: 리필용 산화막
62: 도전체 패턴 64: 스페이서
60: 하부전극
상기 목적을 달성하기 위하여 본 발명은 실린더형 커패시터를 갖는 반도체 메모리장치에 있어서, 반도체 소자를 구비한 반도체기판 상부에 형성된 층간절연막과, 층간절연막 상부에 적층된 TaON의 식각정지막과, TaON 식각 정지막 및 층간절연막에 형성된 콘택홀을 통해서 하부 기판의 접합면과 수직으로 연결되는 도전형 콘택 플러그와, TaON 식각 정지막 상부에서 도전형 콘택 플러그과 연결된 실린더 구조의 도전성 하부 전극과, 그위에 유전체박막 및 그 위에 도전성 상부 전극을 갖는 커패시터를 구비한다.
상기 다른 목적을 달성하기 위하여 본 발명의 제조 방법은 실린더형 커패시터를 갖는 반도체 메모리장치 제조방법에 있어서, 반도체소자가 형성된 반도체 기판의 하부 구조물에 층간절연막을 형성하는 단계와, 층간절연막 상부에 식각 선택비를 갖는 TaON을 증착하여 식각정지막을 형성하는 단계와, TaON 식각 정지막과 층간절연막내에 콘택홀을 형성하는 단계와, 콘택홀에 도전물질을 매립하여 하부 기판의 접합면과 수직으로 연결되는 도전형 콘택 플러그를 형성하는 단계와, TaON 식각정지막 상부에 도전물질을 증착하고 이를 패터닝하여 실린더형 하부전극을 형성하는 단계와, 하부전극 상부에 유전체박막을 형성하는 단계와, 유전체박막 상부에 도전물질을 증착하고 이를 패터닝하여 상부전극을 형성하는 단계를 포함하여 이루어진다.
이하, 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.
도 1a 내지 도 1i는 본 발명의 일실시예에 따른 TaON 식각 정지막을 갖는 반도체 메모리장치의 실린더형 커패시터 제조 방법을 설명하기 위한 공정 순서도이다.
이를 참조하면, 본 발명의 일 실시예는 64M DRAM급 이상의 반도체장치 이너 실린더(inner cylinder) 구조를 채택한 하부전극 제조 방법에 적용한 것이다.
우선, 도 1a에 도시된 바와 같이, 반도체기판으로서 실리콘 기판(10)에 필드 산화막(미도시함)을 형성하여 소자의 활성 영역과 비활성 영역을 정의하고, 그 기판 상부면에 일련의 소자 공정으로 게이트산화막, 게이트전극, 스페이서 및 소스/드레인 영역을 갖는 트랜지스터(미도시)를 형성한다.
그리고, 그 기판의 하부 구조물(10)에 커패시터의 하부전극과 연결될 도전체 콘택 플러그(20)를 형성한 후에, 기판 전면에 USG(Undoped Silicate Glass), BPSG(Boro Phospho Silicate Glass) 및 SiON 중에서 선택한 물질을 증착하고 화학적기계적연마(Chemical Mechanical Polishing) 공정을 실시하여 층간절연막(30)을 형성한다.
그 다음, 도 1b에 도시된 바와 같이, 상기 층간절연막(30) 상부에 산화물에 대해 식각 선택비가 높은 TaON을 증착하여 식각정지막(32)을 형성한다. 여기서,상기 TaON의 증착은 300∼600℃의 저압 화학기상증착(low pressure chemical vapor deposition) 챔버에서 실시하는데, 상기 저압 화학기상증착 챔버에 공급되는 Ta 화학 증기는 Ta 화합물을 유량 조절기(mass flower controller)를 통해 정량 공급한 후 150∼200℃의 온도 범위에서 정온으로 유지되고 있는 증발기를 통해 증발시켜 얻는 것이 바람직하다.
또, 상기 TaON 증착 공정은 Ta의 화학증기와 반응 가스인 O2와 NH3가스를 유량조절기를 통해 공급한 다음, 100torr이하의 분위기에 표면 화학반응을 유도하여 비정질 TaON막을 증착한다. 그리고, 비정질 TaON을 증착한 후에, 급속열처리(rapid thermal process) 공정을 이용하여 950℃이하의 온도에서 30초∼30분동안 어닐링하거나, 전기로(furnace)를 이용하여 650∼850℃온도에서 N2O, O2또는 N2분위기에서 1분∼30분동안 어닐링하여 비정질 TaON을 결정화한다.
그 다음, 도 1c에 도시된 바와 같이, 콘택 마스크를 이용한 사진 및 식각 공정으로 TaON 식각 정지막(32)을 패터닝한다.
계속해서, 도 1d에 도시된 바와 같이, TaON 식각 정지막 패턴(32')이 형성된 결과물에 이너 실린더구조의 하부 전극을 형성하기 위하여 희생절연막(34)을 두껍게 증착한다. 여기서, 희생절연막(34)은 USG, PSG, BPSG, PE-TEOS(Plasma Enhanced Tetra Ethly Ortho Silicate), LP-TEOS(Plasma Pressure TEOS) 등의 산화물질 중에서 어느 하나를 이용한다.
그 다음, 도 1e에 도시된 바와 같이, 하부전극 영역을 정의하는 마스크를 이용한 사진 및 식각 공정을 진행하여 상기 희생절연막(34) 내에 콘택홀(36)을 형성한다. 이때, 상기 식각 공정시 희생절연막(34), 층간절연막(30)과 TaON 식각 정지막(32)과의 식각 선택비가 우수하여 이미 패터닝되어 있는 TaON막(32')이 장벽 역할을 하여 층간절연막(30)이 콘택 플러그(20)까지 식각된다.
그 다음, 도 1f 및 도 1g에 도시된 바와 같이, 콘택홀(36)이 형성된 결과물에 도전체로서 도프트 실리콘막(38)을 증착한 후에, 콘택홀에 완전히 매립되도록 리필 산화물질(40), 예를 들면 PSG, USG 등을 증착한다.
그 다음, 도 1h에 도시된 바와 같이, 화학기계적 연마(chemical mechanical polishing) 또는 전면 식각(etch back) 공정을 실시하여 희생절연막(34) 표면이 드러날때까지 결과물을 연마한다. 즉, 이 연마 공정은 콘택홀이 형성되지 않는 희생절연막(34) 상부의 도프트 폴리실리콘막(38) 및 산화막(40)을 제거하기 위함이다.
그 다음, 도 1i에 도시된 바와 같이, 연마된 산화막(40')과 희생절연막(34)만을 제거하고자 HF 또는 BOE 등의 산화물 식각 용액을 이용한 딥아웃(dip-out) 공정을 실시한다. 이때, 리필용 산화막(40')을 완전히 제거하기 위하여 오버 딥(over dip) 공정을 진행하더라도 TaON 식각 정지막 패턴(32')에 의해 도면부호 A와 같이, 하부 층간 절연막의 식각 손상을 막을 수 있다. 즉, TaON막은 산화물의 식각 용액에 의해 거의 제거되지 않기 때문에 산화물의 식각 용액으로부터 층간 절연막 표면의 식각 손상을 막을 수 있다.
이에 따라, 리필용 산화막(40')과 희생절연막(34)이 제거되어 이너 실린더 구조의 하부전극인 도프트 실리콘막(38)이 남게 된다.
그 다음, 도면에 도시하지는 않았지만, 본 발명에 따른 이너 실린더 구조의 하부전극(38)에 유전체박막과 그 위에 도전성 상부 전극을 형성하여 메모리셀의 커패시터를 완성한다.
그러므로, 본 발명의 일 실시예에 따른 이너 실린더 구조의 커패시터 구조는 반도체 소자를 구비한 반도체기판(10) 상부에 형성된 층간절연막(30)과, 층간절연막(30) 상부에 적층된 TaON의 식각정지막(32)과, TaON 식각 정지막(32)과 층간절연막(30)의 콘택홀을 통해서 하부 기판(10)의 접합면과 수직으로 연결되는 도전형 콘택 플러그와, TaON 식각 정지막(32) 상부에서 도전형 콘택 플러그과 연결된 실린더 구조의 하부 전극(38')과, 그위에 유전체박막 및 그 위에 도전성 상부 전극을 갖는 커패시터로 구성된다.
따라서, 본 발명은 커패시터 제조 공정시 연마된 산화막(40')과 희생절연막(34)만을 제거하고자 딥아웃(dip-out) 공정을 실시하더라도 TaON 식각 정지막 패턴(32')에 의해 하부 층간 절연막의 식각 손상을 막을 수 있으며 동시에 TaON 식각 정지막 패턴에 의해 셀프 얼라인 콘택홀 제조가 가능하므로 고집적 반도체메모리장치의 커패시터용 콘택홀 제조의 신뢰성을 높일 수 있다.
도 2는 본 발명의 다른 제조 방법에 따른 TaON 식각 정지막을 갖는 반도체 메모리장치의 실린더형 커패시터 방법을 설명하기 위한 단면도이다.
도 2를 참조하면, 본 발명의 다른 실시예는 아웃터 실린더(outer cyliner)형 하부전극을 갖는 DRAM 커패시터의 제조 방법에 적용한 것이다.
반도체기판으로서 실리콘 기판(10)의 하부 구조물에 층간절연막(30)을 형성하고, 그 위에 산화물에 대해 식각 선택비가 높은 TaON을 증착하여 식각정지막(32)을 형성한다. 이때, TaON의 증착은 상술한 일실시예의 공정과 동일하다.
그 다음, 콘택 마스크를 이용한 사진 및 식각 공정으로 TaON 식각 정지막(32)을 패터닝한다. 그리고, 상기 패터닝된 TaON 식각 정지막(32)에 따라 하부 층간 절연막(30)에 콘택홀을 형성한다.
그 다음, 상기 콘택홀내에 도전물질로서 도프트 폴리실리콘(52)을 충분히 매립하여 하부 기판(10)의 접합면과 수직으로 연결되는 콘택 플러그(50)를 형성한다.
그 다음, 상기 결과물에 도전물질로서 도프트 폴리실리콘(62)을 증착한 후에 그 위에 희생절연막(미도시함)을 적층한다. 그리고, 희생 절연막과 도프트 폴리실리콘막(62)을 패터닝한다.
그 다음, 상기 결과물에 도전물질로서 도프트 폴리실리콘을 증착하고 이를 건식 식각하여 희생 절연막과 도프트 폴리실리콘막 패턴 측벽에 스페이서(64)를 형성한다.
그리고, 희생절연막을 제거하고자 HF 또는 BOE 등의 산화물 식각 용액을 이용한 딥아웃(dip-out) 공정을 실시하여 잔여된 도프트 폴리실리콘막 패턴(62)과 스페이서(64)으로 이루어진 아웃터 실린더형 하부전극(60)을 형성한다. 이때, 희생 절연막을 완전히 제거하기 위하여 오버 딥(over dip) 공정을 진행하더라도 TaON 식각 정지막 패턴(32)에 의해 도면부호 A와 같이, 스페이서(64) 아래의 층간 절연막 언더 컷 현상을 막을 수 있다. 즉, TaON막은 산화물의 식각 용액에 의해 거의 제거되지 않기 때문에 산화물의 식각 용액으로부터 층간 절연막 표면의 언더 컷으로인한 식각 손상을 막을 수 있다.
그 다음, 도면에 도시하지는 않았지만, 본 발명에 따른 아웃터 실린더 구조의 하부전극(60)에 유전체박막과 그 위에 도전성 상부 전극을 형성하여 메모리셀의 커패시터를 완성한다.
그러므로, 본 발명에 따른 실린더형 커패시터를 갖는 반도체 메모리장치는 반도체기판(10)의 층간절연막(30) 상부에 TaON의 식각정지막(32)을 추가 구비하기 때문에 희생절연막의 제거시 TaON 식각 정지막에 의해 하부 층간 절연막의 식각 손상을 막을 수 있으며 동시에 TaON 식각 정지막 패턴에 의해 셀프 얼라인 콘택홀 제조가 가능하다.
그러므로, 본 발명은 0.18㎛ 이하의 고집적 메모리소자의 실린더형 커패시터 제조 공정에 적용할 경우 종래 층간 절연막 상부에 산화물질과 식각 선택비가 큰 질화막을 사용할 때 질화막 패턴의 스트레스로 인한 크랙(crack)을 예방할 수 있다.
이에, 본 발명은 산화물에 대한 식각 선택비가 높은 TaON(예컨대, 100:1 HF의 식각률이 < 0.001Å/sec)을 층간 절연막 상부에 식각 정지막으로 사용함으로서 하부전극 형태를 위해 사용하는 희생절연막, 또는 리필용 산화막의 제거시 TaON 식각 정지막에 의해 하부 층간 절연막의 식각 손상을 방지할 수 있다. 동시에, TaON 식각 정지막에 의해 셀프 얼라인 콘택홀 제조가 가능하므로, 고집적 반도체메모리장치의 커패시터 제조 공정의 신뢰성을 향상시킬 수 있다.

Claims (6)

  1. 실린더형 커패시터를 갖는 반도체 메모리장치에 있어서,
    반도체 소자를 구비한 반도체기판 상부에 형성된 층간절연막;
    상기 층간절연막 상부에 적층된 TaON의 식각정지막;
    상기 TaON 식각 정지막 및 층간절연막에 형성된 콘택홀을 통해서 하부 기판의 접합면과 수직으로 연결되는 도전형 콘택 플러그; 및
    상기 TaON 식각 정지막 상부에서 상기 도전형 콘택 플러그과 연결된 실린더 구조의 도전성 하부 전극과, 그위에 유전체박막 및 그 위에 도전성 상부 전극을 갖는 커패시터를 구비하는 것을 특징으로 하는 TaON 식각 정지막을 갖는 반도체 메모리장치의 실린더형 커패시터 구조.
  2. 실린더형 커패시터를 갖는 반도체 메모리장치 제조방법에 있어서,
    반도체소자가 형성된 반도체 기판의 하부 구조물에 층간절연막을 형성하는 단계;
    상기 층간절연막 상부에 식각 선택비를 갖는 TaON을 증착하여 식각정지막을 형성하는 단계;
    상기 TaON 식각 정지막과 층간절연막내에 콘택홀을 형성하는 단계;
    상기 콘택홀에 도전물질을 매립하여 하부 기판의 접합면과 수직으로 연결되는 도전형 콘택 플러그를 형성하는 단계;
    상기 결과물에 도전물질을 증착하고 이를 패터닝하여 실린더형 하부전극을 형성하는 단계;
    상기 하부전극 상부에 유전체박막을 형성하는 단계; 및
    상기 유전체박막 상부에 도전물질을 증착하고 이를 패터닝하여 상부전극을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 TaON 식각 정지막을 갖는 반도체 메모리장치의 실린더형 커패시터 제조 방법.
  3. 제 1항에 있어서, 상기 TaON의 증착은 300∼600℃의 저압 화학기상증착 챔버에서 실시하는 것을 특징으로 하는 TaON 식각 정지막을 갖는 반도체 메모리장치의 실린더형 커패시터 제조 방법.
  4. 제 1항 내지 제 3항 중 어느 한 항에 있어서, 상기 챔버에 공급되는 Ta 화학 증기는 Ta 화합물을 유량 조절기를 통해 정량 공급한 후 150∼200℃의 온도 범위에서 정온으로 유지되고 있는 증발기를 통해 증발시켜 얻는 것을 특징으로 하는 TaON 식각 정지막을 갖는 반도체 메모리장치의 실린더형 커패시터 제조 방법.
  5. 제 1항 내지 제 3항 중 어느 한 항에 있어서, 상기 TaON 증착 공정은 Ta의 화학증기와 반응 가스인 O2와 NH3가스를 유량조절기를 통해 공급한 다음, 100torr이하의 분위기에 표면 화학반응을 유도하여 비정질 TaON막을 증착하는 것을 특징으로 하는 TaON 식각 정지막을 갖는 반도체 메모리장치의 실린더형 커패시터 제조 방법.
  6. 제 5항에 있어서, 상기 비정질 TaON을 증착한 후에, 급속열처리 공정을 이용하여 950℃이하의 온도에서 30초∼30분동안 어닐링하거나, 전기로를 이용하여 650∼850℃온도에서 N2O, O2또는 N2분위기에서 1분∼30분동안 어닐링하는 것을 특징으로 하는 TaON 식각 정지막을 갖는 반도체 메모리장치의 실린더형 커패시터 제조 방법.
KR1019990065962A 1999-12-30 1999-12-30 ＴａＯＮ 식각 정지막을 갖는 반도체 메모리장치의실린더형 커패시터 구조 및 그 제조 방법 KR20010058611A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019990065962A KR20010058611A (ko) 1999-12-30 1999-12-30 ＴａＯＮ 식각 정지막을 갖는 반도체 메모리장치의실린더형 커패시터 구조 및 그 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990065962A KR20010058611A (ko) 1999-12-30 1999-12-30 ＴａＯＮ 식각 정지막을 갖는 반도체 메모리장치의실린더형 커패시터 구조 및 그 제조 방법

Publications (1)

Publication Number Publication Date
KR20010058611A true KR20010058611A (ko) 2001-07-06

Family

ID=19633117

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990065962A KR20010058611A (ko) 1999-12-30 1999-12-30 ＴａＯＮ 식각 정지막을 갖는 반도체 메모리장치의실린더형 커패시터 구조 및 그 제조 방법

Country Status (1)

Country Link
KR (1) KR20010058611A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040049659A (ko) * 2002-12-06 2004-06-12 주식회사 하이닉스반도체 반도체소자의 캐패시터 형성방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040049659A (ko) * 2002-12-06 2004-06-12 주식회사 하이닉스반도체 반도체소자의 캐패시터 형성방법

Similar Documents

Publication Publication Date Title
KR0180779B1 (ko) 반도체소자의 캐패시터 제조방법
JP4111427B2 (ja) 半導体素子のキャパシタ製造方法
KR20030023970A (ko) 반도체소자의 제조 방법
JP2000156479A (ja) 半導体記憶装置およびその製造方法
KR0171072B1 (ko) 반도체 메모리 셀 제조방법 및 구조
KR100355777B1 (ko) 집적회로 구조물 및 그 제조방법
KR100721579B1 (ko) 캐패시터의 제조 방법
KR100519514B1 (ko) ＴａＯＮ박막을 갖는 커패시터 제조방법
KR20010058611A (ko) ＴａＯＮ 식각 정지막을 갖는 반도체 메모리장치의실린더형 커패시터 구조 및 그 제조 방법
US6734459B2 (en) Semiconductor memory cell
KR20010059517A (ko) 고집적 반도체 메모리장치의 실린더형 하부전극 제조방법
JP4328396B2 (ja) Ｄｒａｍにおけるメモリセルの製造方法
US20050037566A1 (en) [split gate flash memory cell and manufacturing method thereof]
KR100587032B1 (ko) 반도체 메모리 소자의 제조방법
KR100356814B1 (ko) 반도체장치의 캐패시터 제조방법
KR100338827B1 (ko) 반도체 메모리장치의 스토리지노드 전극 제조방법
KR20030000695A (ko) 반도체소자의 스토리지 노드 형성방법
KR20020024738A (ko) 반도체 메모리장치의 스토리지노드 전극 제조 방법
KR100307967B1 (ko) 복합 반도체장치의 층간절연막 형성방법
KR100428655B1 (ko) 캐패시터의 제조 방법
KR100406602B1 (ko) 캐패시터의 스토러지 노드 전극 형성 방법
KR100447981B1 (ko) 반도체소자의캐패시터및그의제조방법
KR100636661B1 (ko) 고신뢰성 커패시터 제조방법
JP2000101046A (ja) 半導体装置内で担体上に配置されたキャパシタ、およびこのキャパシタの製造方法
KR20120093806A (ko) 반도체 소자 및 그 제조 방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid