DE3932683A1

DE3932683A1 - METHOD FOR PRODUCING A TRENCH CAPACITOR OF A ONE-TRANSISTOR STORAGE CELL IN A SEMICONDUCTOR SUBSTRATE WITH A SELF-ADJUSTED CAPACITOR COUNTER-ELECTRODE

Info

Publication number: DE3932683A1
Application number: DE3932683A
Authority: DE
Inventors: Siegfried Dr Roehl; Josef Dr Mathuni
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1989-09-29
Filing date: 1989-09-29
Publication date: 1991-04-11
Also published as: US5073515A; JPH03125471A

Description

Die Erfindung betrifft ein Verfahren zur Herstellung eines Grabenkondensators einer Ein-Transistor-Speicherzelle in einem Halbleitersubstrat, der überlappend zu einem isolierenden Feldoxid angeordnet ist.The invention relates to a method for producing a Trench capacitor of a one-transistor memory cell in one Semiconductor substrate that overlaps to an insulating Field oxide is arranged.

Die für höchstintegrierte Halbleiterschaltungen eingesetzten Ein-Transistor-Speicherzellen weisen zur Speicherung der In formation Kondensatoren auf, die zur Minimierung des Platz bedarfs als Grabenkondensatoren in einem Halbleitersubstrat, beispielsweise Silizium, ausgebildet sind. Derartige Graben kondensatoren sind in einer konventionellen Ausführungsform aus dem Buch von Widmann, Mader und Friedrich "Technologie hochintegrierter Schaltungen", Springer-Verlag 88, Seite 270 bekannt, sowie in der als "stacked trench capacitor (STT)" bezeichneten Ausführungsform aus EPA 01 87 596. Die eine Elektrode des Grabenkondensators wird entweder vom Substrat, das zu diesem Zweck lokal umdotiert wird (konventioneller Grabenkondensator), gebildet, oder von einer auf der Graben innenwand angeordneten leitenden Schicht (STT). Die Gegen elektrode wird von einer leitenden Schicht gebildet, mit welcher der Graben nach Verkleiden der ersten Elektrode mit einer dielek trischen Schicht aufgefüllt wird. Zur weiteren Verringerung des Platzbedarfs wird in EPA 01 87 596 außerdem vorgeschlagen, den Graben überlappend zu einem die Halbleitersubstratoberfläche teilweise bedeckenden, die einzelnen Zellen einer Halbleiter speicheranordnung isolierenden Feldoxid anzuordnen, und insbe sondere, den Graben durch den Randbereich des Feldoxids in das Substrat zu ätzen.The used for highly integrated semiconductor circuits One-transistor memory cells have for storing the In formation capacitors on to minimize space as trench capacitors in a semiconductor substrate, for example silicon. Such a ditch capacitors are in a conventional embodiment from the book by Widmann, Mader and Friedrich "Technologie highly integrated circuits ", Springer-Verlag 88, page 270 known, as well as in the "stacked trench capacitor (STT)" designated embodiment from EPA 01 87 596. The one Trench capacitor electrode is either from the substrate, which is locally redoped for this purpose (more conventional Trench capacitor), formed, or by one on the trench inner wall arranged conductive layer (STT). The opposite electrode is formed by a conductive layer with which the trench after covering the first electrode with a dielek trical layer is filled. To further reduce the Space requirements are also proposed in EPA 01 87 596, the Trench overlapping to the semiconductor substrate surface partially covering the individual cells of a semiconductor Arrange storage array insulating field oxide, and esp special, the trench through the edge region of the field oxide in the Etch substrate.

Bei derartigen Grabenkondensatoren muß die meist aus poly kristallinem Silizium bestehende leitende Schicht, aus der die Gegenelektrode geformt wird, mit Hilfe einer Fototechnik strukturiert, d. h. lokal etwa durch einen Trockenätzprozeß wieder entfernt werden. Die mit der Fototechnik verbundene Justierungenauigkeit behindert eine beliebige Verringerung des vom Kondensator beanspruchten Platzes, so daß die Integrations dichte von derartigen Speicherzellen nicht weiter erhöht werden kann.In such trench capacitors, the poly must mostly crystalline silicon conductive layer from which the counter electrode is shaped using a photo technique structured, d. H. locally, for example, through a dry etching process be removed again. The one associated with photo technology Adjustment inaccuracy hinders any reduction in the space occupied by the capacitor, so that the integrations density of such memory cells can not be further increased can.

Aufgabe der vorliegenden Erfindung ist es daher, ein Verfahren zur Herstellung eines Grabenkondensators einer Ein-Transistor- Speicherzelle, der überlappend zu einem isolierenden Feldoxid angeordnet ist, anzugeben, bei dem der die Gegenelektrode formende Verfahrensschritt eine weitere Erhöhung der Integra tionsdichte ermöglicht.The object of the present invention is therefore a method for producing a trench capacitor of a one-transistor Storage cell that overlaps to an insulating field oxide is arranged to indicate, in which the counter electrode forming process step a further increase in integra density enables.

Diese Aufgabe wird durch die Merkmale des Patentanspruchs 1 gelöst. Weiterbildungen der Erfindung sind Gegenstand von Unteransprüchen.This object is achieved by the features of patent claim 1 solved. Developments of the invention are the subject of Subclaims.

Die Erfindung löst die Aufgabe durch den Einsatz eines soge nannten selbstjustierten Verfahrens. Damit bezeichnet man ein Verfahren, bei dem die gewünschte Strukturierung ohne den Ein satz einer Fototechnik, d. h. ohne eine mit der gewünschten Maske belichtete und entwickelte Fotolackschicht, erfolgt, sondern indem es Eigenschaften der vor diesem Verfahrensschritt vorliegenden, insoweit bearbeiteten Oberfläche des Halbleiter substrats ausnutzt. Diese Eigenschaften müssen auf der Substrat oberfläche lokal unterschiedlich sein; sie können u. a. geo metrischer Art (Höhenunterschiede) oder chemischer oder physi kalischer Art sein. Der Wegfall einer Fototechnik bedeutet - neben der bereits erläuterten Möglichkeit der höheren Integra tionsdichte - eine Vereinfachung des Verfahrensablaufs.The invention solves the problem by using a so-called called self-aligned procedure. This is called a Process in which the desired structuring without the one set of a photo technique, d. H. without one with the one you want Mask exposed and developed photoresist layer, takes place, but by having properties prior to this process step present, processed surface of the semiconductor exploits substrate. These properties must be on the substrate surface may vary locally; you can a. geo metric type (height differences) or chemical or physi be of a calic nature. The elimination of photo technology means - in addition to the already explained possibility of higher integra density - a simplification of the procedure.

Ein weiterer Vorteil des erfindungsgemäßen Verfahrens liegt darin, daß die Lage der Gegenelektrode genau festgelegt werden kann und deren Reproduzierbarkeit nicht durch Justiertoleranzen eingeschränkt wird. Insbesondere kann die Kante der Gegenelek trode sehr dicht an die Grabenkante gelegt werden. Wodurch eine anschließende übliche Varaktoranschlußimplantation, welche den Anschluß der einen Elektrode des Kondensators an einen Auswahl transistor sicherstellt, sehr einfach bspw. gleichzeitig mit einer Source/Drain-Implantation oder LDD (lightly-doped drain)- Implantation durchgeführt werden kann. Eine eigene Varaktoran schlußimplantationsebene kann entfallen.Another advantage of the method according to the invention lies in that the position of the counter electrode is precisely determined can and their reproducibility not through adjustment tolerances is restricted. In particular, the edge of the counter elec trode must be placed very close to the edge of the trench. By what subsequent usual varactor connection implantation, which the Connection of one electrode of the capacitor to a selection transistor ensures, very simple, for example a source / drain implantation or LDD (lightly-doped drain) - Implantation can be done. Your own varactor final implantation level can be omitted.

Das erfindungsgemäße Verfahren wird nachfolgend anhand eines in den Zeichnungen dargestellten Ausführungsbeispiels näher beschrieben, wobei zur besseren Kenntlichmachung in den Figuren nur die wesentlichen Teile dargestellt sind. Es zeigenThe method according to the invention is described below using a in the embodiment shown in the drawings described, wherein for better identification in the figures only the essential parts are shown. Show it

Fig. 1 bis 5 einen Querschnitt durch zwei Grabenkondensatoren benachbarter Speicherzellen in schematischer Darstellung, an dem die Schritte einer Ausführungsform des Verfahrens verdeutlicht werden, Figs. 1 to 5 a cross section through two adjacent grave capacitors memory cells in a schematic representation, in which the steps of an embodiment of the method will be apparent,

Fig. 6 eine Aufsicht auf die Speichermatrix mit einer vorteil haften geometrischen Anordnung der Speicherzellen. Fig. 6 is a plan view of the memory matrix with an advantageous geometric arrangement of the memory cells.

In allen Figuren sind gleiche Teile mit gleichen Bezugszeichen bezeichnet.In all figures, the same parts have the same reference numerals designated.

Gemäß Fig. 1 ist die Oberfläche 2 eines Halbleitersubstrats 1, z. B. eines Siliziumwafers, nach einem sogenannten LOCOS-Iso lationsprozeß teilweise mit Feldoxid 3 bedeckt. Überlappend zum Feldoxid 3 (FOX) werden in bekannter Weise Gräben 4 zur Auf nahme von Kondensatoren zweier benachbarter Speicherzellen ge ätzt, wobei das FOX 3 die Zellen voneinander isoliert. Die Bil dung einer ersten Elektrode kann etwa durch Umdotierung des Halbleitersubstrats 1 im Bereich der Grabenwände 4′ erfolgen (konventioneller Grabenkondensator, ein solcher ist in den Figuren dargestellt) oder durch Isolation der Grabenwände 4′ gegen das Substrat 1 und Aufbringen einer leitenden Schicht auf die Grabenwände 4′ bzw. die Isolation (STT-Zelle). Auf der er sten Elektrode, in diesem Beispiel also auf den Grabenwänden 4′, und der Halbleiteroberfläche 2 wird ein Dielektrikum als erste Schicht 5 aufgebracht, bspw. wird durch thermische Oxidation eine Siliziumoxidschicht gebildet. Ebenso ist be kannt, als Dielektrikum eine Doppel- oder Dreifachschicht bestehend aus Siliziumoxid (0) und Siliziumnitrid (N) zu verwenden, also Schichten der Art ONO, ON oder NO.Referring to FIG. 1, the surface 2 is of a semiconductor substrate 1, z. B. a silicon wafer, after a so-called LOCOS insulation process partially covered with field oxide 3 . Overlapping the field oxide 3 (FOX), trenches 4 are etched in a known manner to accommodate capacitors of two adjacent memory cells, the FOX 3 isolating the cells from one another. The formation of a first electrode can be done for example by redoping the semiconductor substrate 1 in the region of the trench walls 4 '(conventional trench capacitor, such is shown in the figures) or by isolating the trench walls 4 ' against the substrate 1 and applying a conductive layer to the Trench walls 4 'or the insulation (STT cell). On the first electrode, so in this example on the trench walls 4 ', and the semiconductor surface 2 , a dielectric is applied as the first layer 5 , for example. A silicon oxide layer is formed by thermal oxidation. It is also known to use a double or triple layer consisting of silicon oxide ( 0 ) and silicon nitride (N) as dielectric, that is to say layers of the type ONO, ON or NO.

Fig. 2: Auf die nunmehrige Oberfläche, d. h. auf das Dielek trikum 5 und das FOX 3, wird eine zweite Schicht 6 aufgebracht, die insbesondere leitend ist und die die Gräben 4 vollständig auffüllt. Vorzugs weise wird polykristallines Silizium verwen det, das entweder beim Abscheiden in situ oder nachfolgend in bekannter Weise dotiert wird. Aufgrund der geometrischen Eigen schaften des insoweit behandelten Halb leitersubstrats 1 liegt die Oberkante des Polysiliziums 6 auf dem FOX 3 immer höher als auf dem Dielektrikum 5, d. h. den FOX-freien Gebieten. Dieser Höhen unterschied beträgt 100 bis 500 nm, wobei ein Wert von 250 nm typisch ist. Auf das Polysilizium 6 werden gemäß einer ersten Ausführungsform des nun folgenden erfindungsgemäßen Verfahrens eine dritte Schicht 7 und eine vierte Schicht 8 aufgebracht, die insbesondere dünn sind und deren Aufgaben später noch genauer erläutert werden. Es werden vorzugsweise Siliziumoxid als dritte Schicht 7 und Siliziumnitrid oder -oxynitrid als vierte Schicht 8 verwendet, wobei das Siliziumnitrid oder -oxynitrid 8 in einem CVD-Verfahren abgeschieden wird und das Siliziumoxid 7 auch durch einen thermischen Prozeß hergestellt werden kann. Beide Schichten 7, 8 bilden die vorhandene Oberflächenstruktur nach, auch ihre Oberkanten liegen auf dem FOX 3 höher als auf FOX-freien Stellen. Diese Eigenschaft wird für das selbstjustie rte Verfahren ausgenützt. Die Erfindung sieht weiter vor, eine ganzflächige Hilfsschicht 9 auf der vierten Schicht 8 aufzubrin gen, welche die erwähnten Oberflächenhöhenunterschiede weitest gehend einebnet. Als Hilfsschicht 9 eignet sich beispielsweise Fotolack oder Polyimid, welches jeweils in einer Dicke von 1 µm aufgeschleudert wird. Fig. 2: On the now surface, ie on the dielectric 5 and the FOX 3 , a second layer 6 is applied, which is particularly conductive and which fills the trenches 4 completely. Preference is used polycrystalline silicon, which is either doped in situ or subsequently doped in a known manner. Due to the geometrical properties of the semiconductor substrate 1 treated so far, the upper edge of the polysilicon 6 on the FOX 3 is always higher than on the dielectric 5 , ie the FOX-free areas. This difference in height is 100 to 500 nm, a value of 250 nm being typical. A third layer 7 and a fourth layer 8 are applied to the polysilicon 6 according to a first embodiment of the method according to the invention, which are in particular thin and whose tasks will be explained in more detail later. Silicon oxide is preferably used as the third layer 7 and silicon nitride or oxynitride as the fourth layer 8 , the silicon nitride or oxynitride 8 being deposited in a CVD process and the silicon oxide 7 can also be produced by a thermal process. Both layers 7 , 8 reproduce the existing surface structure, and their upper edges are higher on the FOX 3 than on FOX-free areas. This property is used for the self-aligned procedure. The invention further provides to apply a full-surface auxiliary layer 9 to the fourth layer 8 , which largely flattens the surface height differences mentioned. Suitable as auxiliary layer 9 is, for example, photoresist or polyimide, which is spun onto each in a thickness of 1 μm.

Fig. 3: Die Hilfsschicht 9 wird ganzflächig mindestens so weit entfernt, daß die erhabenen Stellen der unterliegenden vierten Schicht 8 auf dem FOX 3 freiliegen. Dafür wird zweckmäßig ein anisotroper Trockenätzprozeß eingesetzt, bei dessen Beendigung der Lack 9 über den FOX-freien Gebieten noch nicht entfernt sein darf. Nun werden vorzugsweise mit Trockenätzprozessen zunächst die aus Siliziumnitrid bestehende vierte Schicht 8 an den freiliegenden erhabenen Stellen entfernt, anschließend die dann freiliegenden erhabenen Stellen der dritten Schicht 7. Fig. 3: The auxiliary layer 9 over the whole area at least so far away to expose the raised areas of the underlying fourth layer 8 on the FOX 3. For this purpose, an anisotropic dry etching process is expediently used, at the end of which the lacquer 9 over the FOX-free areas must not yet be removed. Now, the fourth layer 8 consisting of silicon nitride is preferably removed at the exposed raised areas, preferably with dry etching processes, and then the then exposed raised areas of the third layer 7 .

Fig. 4: Die verbliebenen Reste der Hilfsschicht 9 über den FOX-freien Stellen werden vollständig entfernt. Anschließend wird der freiliegende Teil der aus Polysilizium bestehenden zweiten Schicht 6 in bekannter Weise selektiv oxidiert, wobei die vierte Schicht 8 als Oxidationsmaske wirkt. Durch den Oxidationsprozeß bildet sich eine Teilschicht 10, 10′ aus Siliziumoxid, die aufgrund der bekanntermaßen stattfindenden lateralen Unteroxidation seitliche Bereiche 10′ aufweist, die sich unter die vierte Schicht 8 erstrecken. Dieser Unteroxidation, deren Ausmaß innerhalb eines gewissen Rahmens durch den Oxida tionsprozeß einstellbar ist, kann ausgenutzt werden, um die gesamte Breite des Oxidgebietes 10, 10′ zu vergrößern, so daß beispielsweise die Gräben 4 vollständig überdeckt werden. Die notwendige Dicke der Teilschicht 10, 10′ hängt vom späteren Ätzprozeß für die zweite Schicht ab, in diesem Ausführungsbei spiel sollte sie etwa 200 nm betragen. Fig. 4: The remaining residues of the auxiliary layer 9 above the FOX-free areas are completely removed. The exposed part of the second layer 6 made of polysilicon is then selectively oxidized in a known manner, the fourth layer 8 acting as an oxidation mask. The oxidation process forms a partial layer 10 , 10 'made of silicon oxide, which has lateral regions 10 ' which extend beneath the fourth layer 8 due to the known lateral underoxidation. This underoxidation, the extent of which can be adjusted within a certain range by the oxidation process, can be used to enlarge the entire width of the oxide region 10 , 10 ', so that, for example, the trenches 4 are completely covered. The necessary thickness of the partial layer 10 , 10 'depends on the later etching process for the second layer, in this exemplary embodiment it should be approximately 200 nm.

Fig. 5: Zunächst wird die vierte Schicht 8, anschließend die dritte Schicht 7 entfernt, wobei in diesem Ausführungsbeispiel auch die Teilschicht 10, 10′ in geringem Ausmaß gedünnt wird. Die Teilschicht 10, 10′ wird als Maske für den nun folgenden selbstjustierten Ätzprozeß verwendet. Dazu wird vorzugsweise ein anisotroper Trockenätzprozeß eingesetzt, welcher eine ausrei chend hohe Selektivität zum Material der Teilschicht 10, 10′, hier also zum Siliziumoxid, aufweist. Durch Zusatz von poly merisierenden Gasen können auch positiv abgeschrägte Polysili zium flanken erzeugt werden, wie dies in der Fig. 5 dargestellt ist. Fig. 5: First, the fourth layer 8 , then the third layer 7 is removed, and in this embodiment, the partial layer 10 , 10 'is thinned to a small extent. The partial layer 10 , 10 'is used as a mask for the now self-aligned etching process. For this purpose, an anisotropic dry etching process is preferably used, which has a sufficiently high selectivity for the material of the partial layer 10 , 10 ', that is to say here for the silicon oxide. By adding poly merizing gases, positively beveled polysilicon flanks can also be produced, as shown in FIG. 5.

Positive Polysiliziumflanken können auch mit einem Ätzprozeß erreicht werden, der einen isotropen und einen anisotropen An teil aufweist, sie besitzen dann eine mehr oder weniger stark gewölbte Form.Positive polysilicon flanks can also be etched can be achieved, which is an isotropic and an anisotropic has part, then they have a more or less strong domed shape.

Vorteilhaft ist es, den Ätzprozeß je nach lateraler Ausdehnung der maskierenden Teilschicht 10, 10′ so einzustellen, daß die zweite Schicht 6 zumindest mit ihrer Unterkante einerseits die Gräben 4 noch vollständig bedeckt, andererseits zur Minimierung des Platzbedarf nur wenig über sie hinausgeht, wodurch dann wie bereits erläutert die Varaktoranschlußimplantationsebene ent fallen kann. Mit Hilfe dieses erfindungsgemäßen selbstjustierten Prozesses bildet der nun noch verbleibende Teil der Polysili ziumschicht 6 die gemeinsame Gegenelektrode der Kondensatoren.It is advantageous to adjust the etching process depending on the lateral extent of the masking sub-layer 10 , 10 'so that the second layer 6, at least with its lower edge on the one hand, still completely covers the trenches 4 , on the other hand, to minimize the space requirement, it only goes a little beyond them, which then as already explained, the varactor connection implantation level can fall ent. With the help of this self-aligned process according to the invention, the remaining part of the polysilium layer 6 forms the common counter electrode of the capacitors.

Die Polysiliziumschicht 6 ist nun überall dort noch vorhanden, wo die ursprüngliche Halbleiteroberfläche 2 mit Feldoxid 3 bedeckt ist. Dies ist außerhalb des in den Fig. 1 bis 5 dargestellten Bereichs u. a. in der Peripherie einer aus Speicherzellen aufgebauten Halbleiterspeicheranordnung der Fall, sowie dort, wo in üblichen nachfolgenden Verfahrens schritten Wortleitungen zur Ansteuerung der Speicherzellen angeordnet werden. Es ist vorteilhaft, die dort befindlichen Teile der Polysiliziumschicht 6 dadurch zu entfernen, daß die als Ätzmaske für Polysilizium dienende Teilschicht 10, 10′ an den störenden Stellen (außerhalb von Gegenelektroden) entfernt wird. Dies geschieht vorzugsweise bereits vor der Strukturierung der zweiten Schicht zur Gegenelektrode. Dazu kann eine Fototech nik verwendet werden, die nur wenig exakt justiert werden muß. Bei dieser bleibt über den späteren Gegenelektroden eine Lack schicht als Hilfsebene 12 stehen, während über den zu entfernen den Gebieten der Teilschicht 10, 10′ der Lack bei der Entwick lung entfernt wird, so daß dort die Teilschicht 10, 10′ wegge ätzt werden kann. Dies ist in der später noch genauer erläuter ten Fig. 6 schematisch dargestellt. Bei der Strukturierung der Polysiliziumschicht 6 zur Gegenelektrode, wobei die Hilfsebene 12 bereits vorher entfernt wurde, werden so die störenden Ge biete der Polysiliziumschicht 6 weggeätzt. The polysilicon layer 6 is still present wherever the original semiconductor surface 2 is covered with field oxide 3 . This is the case outside of the area shown in FIGS. 1 to 5, inter alia in the periphery of a semiconductor memory arrangement constructed from memory cells, and also where word lines for controlling the memory cells are arranged in customary subsequent methods. It is advantageous to remove the parts of the polysilicon layer 6 located there by removing the partial layer 10 , 10 'serving as an etching mask for polysilicon at the disruptive points (outside of counter electrodes). This is preferably done before the second layer is structured to form the counter electrode. For this purpose, a photo technology can be used, which only needs to be adjusted slightly. In this, a varnish layer remains as an auxiliary layer 12 above the later counterelectrodes, while over the areas to be removed from the sublayer 10 , 10 'the varnish is removed during development, so that the sublayer 10 , 10 ' can be etched there . This is shown schematically in FIG. 6, which will be explained in more detail later. When structuring the polysilicon layer 6 to the counterelectrode, the auxiliary level 12 having been removed beforehand, the disruptive regions of the polysilicon layer 6 are etched away.

Fig. 6 zeigt eine Aufsicht auf die Speichermatrix mit einer vorteilhaften geometrischen Anordnung der Speicherzellen. Es sind die Gräben 4 von vier benachbarten Speicherzellen dargestellt, sowie der Feldoxidbereich 3, die oben erläuterte Hilfsebene 12 zur Entfernung von Polysiliziumresten und in späteren Verfahrensschritten gebildete Wortleitungen 11. Die Hilfsebene 10 bedeckt die Kondensatorgräben 4, nicht jedoch den Feldoxidbereich 3 an den Stellen, über die die Wortleitungen 11 gelegt werden; hier wird also die Teilschicht 10, 10′ und die zweite Schicht 6 vollständig entfernt. Fig. 6 shows a plan view of the memory array with a favorable geometric arrangement of the memory cells. The trenches 4 of four adjacent memory cells are shown, as well as the field oxide region 3 , the auxiliary level 12 explained above for removing polysilicon residues and word lines 11 formed in later method steps. The auxiliary level 10 covers the capacitor trenches 4 , but not the field oxide region 3 at the locations over which the word lines 11 are placed; So here the sub-layer 10 , 10 'and the second layer 6 is completely removed.

Aus Fig. 6 ist weiter ersichtlich, daß die Wortleitungen 11 die Gegenelektrode an keiner Stelle überdecken. Dadurch werden einerseits die Höhenunterschiede der Wortleitungen 11 und die damit verbundenen Schwierigkeiten bei ihrer Strukturierung verringert, andererseits kann eine Isolationsschicht zwischen Gegenelektrode und Wortleitungen 11 entfallen. Notwendig ist dazu ein sogenanntes offenes Bitleitungskonzept beim Layout der Speicheranordnung. Ein solches offenes Bitleitungskonzept ist in der US-PS 40 45 783 als Stand der Technik eingehend erläutert und wird dort als "conventional layout" bezeichnet.From Fig. 6 is further seen that the word lines 11 overlap the counter electrode at any point. As a result, the height differences of the word lines 11 and the associated difficulties in their structuring are reduced, on the one hand, an insulation layer between the counter electrode and the word lines 11 can be omitted. This requires a so-called open bit line concept in the layout of the memory arrangement. Such an open bit line concept is explained in detail in US Pat. No. 4,045,783 as prior art and is referred to there as a "conventional layout".

Other embodiments

Das selbstjustierte Verfahren beruht auf der erfinderischen Idee, den durch das FOX 3 verursachten Höhenunterschied aus zunutzen. Mit Hilfe dieser geometrischen Eigenschaft wird auf der zweiten Schicht 6 eine Teilschicht 10, 10′ hergestellt, die dann als Ätzmaske für die aus der zweiten Schicht 6 zu bildende Gegenelektrode wirkt. Neben der oben erläuterten Ausführungsform des Verfahrens sind dafür weitere, nicht in Figuren dargestell te, möglich:The self-aligned process is based on the inventive idea of taking advantage of the height difference caused by the FOX 3 . With the help of this geometric property, a partial layer 10 , 10 'is produced on the second layer 6 , which then acts as an etching mask for the counterelectrode to be formed from the second layer 6 . In addition to the above-described embodiment of the method, further options, not shown in the figures, are possible:

Selective deposition

Auf dem gemäß Fig. 3 freigelegten erhabenen Teil der vierten Schicht 6 (Polysilizium) kann nach Entfernung der restlichen Lackschicht 9 die Teilschicht 10 selektiv abgeschieden werden. Dafür kommen selektive Polysiliziumabscheidung oder -epitaxie sowie selektive Abscheidung von Refraktärmetallen oder ihrer Silizide infrage (z. B. Wolfram, Molybdän, Wolframsilizid, Tantalsilizid). Für diese Ausführungsform des erfindungsgemäßen Verfahrens ist die aus Siliziumnitrid bestehende vierte Schicht 8 nicht erforderlich; auf der Oxidschicht 7 wird aufgrund der Selektivität des Prozesses kein Material abgeschieden.On the raised part of the fourth layer 6 (polysilicon) exposed according to FIG. 3, the partial layer 10 can be selectively deposited after removal of the remaining lacquer layer 9 . Selective polysilicon deposition or epitaxy and selective deposition of refractory metals or their silicides (e.g. tungsten, molybdenum, tungsten silicide, tantalum silicide) are suitable for this. The fourth layer 8 consisting of silicon nitride is not necessary for this embodiment of the method according to the invention; Due to the selectivity of the process, no material is deposited on the oxide layer 7 .

Non-selective deposition

Anstatt einer selektiven kann eine nichtselektive Abscheidung von Metallen auf die gesamte Oberfläche des gemäß Fig. 3 behan delten Halbleitersubstrats (nach Entfernung der Lackschicht 9) vorgenommen werden. Dabei werden solche Metalle verwendet, die in einem anschließenden, in bekannter Weise durchgeführten Silizierungsprozeß mit dem unterliegenden Polysilizium 6 ein Silizid bilden (W, Ho, Ti, Pt, Co u. a.), während mit Silizium nitrid oder -oxid keine Reaktion stattfindet. Das nichtsilizier te Metall kann anschließend selektiv entfernt werden; diese sogenannte Salicid-Technik ist beispielsweise aus dem Artikel von S. Murarka und D. Fraser, Journal of Applied Physics 51 (1) 1980, S. 342 bekannt. Wie im vorherigen Ausführungsbeispiel kann auch hier auf die vierte Schicht 8 verzichtet werden.Instead of a selective, non-selective deposition of metals on the entire surface of the semiconductor substrate treated according to FIG. 3 (after removal of the lacquer layer 9 ) can be carried out. In this case, metals are used which form a silicide (W, Ho, Ti, Pt, Co, etc.) in a subsequent siliconization process carried out in a known manner with the underlying polysilicon 6 , while no reaction takes place with silicon nitride or oxide. The non-siliconized metal can then be selectively removed; this so-called salicid technique is known, for example, from the article by S. Murarka and D. Fraser, Journal of Applied Physics 51 (1) 1980, p. 342. As in the previous exemplary embodiment, the fourth layer 8 can also be dispensed with here.

Das erfinderische Verfahren und seine Ausführungsbeispiele sind nicht auf die Herstellung einer Gegenelektrode eines Grabenkon densators beschränkt, sondern läßt sich auf andere Anwendungen übertragen, bei denen im vorhandener Höhenunterschied durch Einebnen mit einer Hilfsschicht und anschließendes teilweise Freilegen der Oberfläche durch einen Rückätzschritt für eine selbstju stierte Herstellung von Strukturen auf Halbleitersubstraten ausgenutzt wird.The inventive method and its working examples are not on the manufacture of a counter electrode of a trench con limited, but can be used for other applications transferred, in the existing difference in height by Leveling with an auxiliary layer and subsequent partial exposure the surface by an etching back step for a self continuous production of structures on semiconductor substrates is exploited.

Claims

1. A method for producing a trench capacitor of a one-transistor memory cell in a semiconductor substrate ( 1 ) with the following steps:

- Forming a trench ( 4 ) overlapping a field oxide ( 3 ) isolating different cells and forming a first capacitor electrode.
- Producing a first layer ( 5 ) on a surface ( 2 ) of the semiconductor substrate ( 1 ) and the first capacitor electrode.
- Application of a second layer ( 6 ) on the first layer ( 5 ) and the field oxide ( 3 ).
- Applying at least a third layer ( 7 ) on the second layer ( 6 ) and then a leveling auxiliary layer ( 9 ).
- Remove the auxiliary layer ( 9 ), at least until parts of the underlying layer ( 7 , 8 ) are exposed.
- Removing this exposed part and underlying layers ( 7 ) at least until parts of the surface of the second layer ( 6 ) are exposed, and then completely removing the auxiliary layer ( 9 ).
- Generating a partial layer ( 10 , 10 ') at least on the exposed part of the surface of the second layer ( 6 ).
- Complete removal of the layers ( 7 , 8 ) still on the surface of the second layer ( 6 ) with the exception of the partial layer ( 10 , 10 ' ).
- Structuring the second layer ( 6 ) using the partial layer ( 10 , 10 ') as a mask to form a counter electrode.

2. The method according to claim 1, characterized in that a thermal or deposited silicon oxide is used as the first layer ( 5 ).

3. The method according to claim 1, characterized in that a double or triple layer consisting of silicon oxide and silicon nitride is used as components as the first layer ( 5 ).

4. The method according to any one of claims 1 to 3, characterized in that a doped polycrystalline silicon layer is used as the second layer ( 6 ).

5. The method according to any one of claims 1 to 4, characterized in that a thermal or deposited silicon oxide is used as the third layer ( 7 ).

6. The method according to any one of claims 1 to 5, characterized in that a photoresist layer or a polyimide layer is used as a leveling auxiliary layer ( 9 ).

7. The method according to any one of claims 1 to 6, characterized in that the structuring of the second layer ( 6 ) is carried out with the aid of an essentially anisotropic etching process.

8. The method according to claim 7, characterized records that an anisotropic etching process with a polymerizing gas additive is used.

9. The method according to any one of claims 1 to 8, characterized in that after generating the sub-layer ( 10 , 10 '), a phototechnology auxiliary level ( 12 ) is applied, which covers at least the location of the counter electrode with paint, and with its help disruptive Areas of the partial layer ( 10 , 10 ') are removed via field oxide ( 3 ).

10. The method according to any one of claims 1 to 9, characterized in that a fourth layer ( 8 ) is deposited on the third layer ( 7 ).

11. The method according to claim 10, characterized in that silicon nitride or silicon oxynide is used as the fourth layer ( 8 ).

12. The method according to any one of claims 1 to 11, characterized in that after the partial, at least parts of the underlying fourth layer ( 8 ) exposing removal of the auxiliary layer ( 9 ), the fourth and third layers ( 8 , 7 ) anisotropically and selectively second layer ( 6 ) are etched.

13. The method according to any one of claims 1 to 12, characterized in that a silicon oxide layer produced by thermal oxidation is used as the partial layer ( 10 , 10 ').

14. The method according to claim 13, characterized in that the lateral extent of the partial layer ( 10 , 10 ') is set by lateral underoxidation.

15. The method according to any one of claims 1 to 9, characterized in that the partial layer ( 10 ) is produced by selective deposition of polycrystalline silicon, a refractory metal or a metal silicide on the second layer ( 6 ).

16. The method according to any one of claims 1 to 9, characterized in that the partial layer ( 10 ) is produced by selective epitaxy of polycrystalline silicon on the second layer ( 6 ).

17. The method according to any one of claims 1 to 9, characterized in that the partial layer ( 10 ) is generated by the entire surface deposition of silicide-forming metals and a subsequent silicide formation process.