JPS60768A - ３次元構造を有するｍｉｓ・ｌｓｉデバイス - Google Patents
３次元構造を有するｍｉｓ・ｌｓｉデバイスInfo
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
この発明は、３次元構造を有するＭＩｓ−ＬＳＩデバイ
スに関する。
スに関する。
従来、主に使用されできた、半桿体基板をシリコンとし
たＭＯ８集積回路においては、個々のデバイスが微細化
され、筒集積化の方向に進められてきた場合、従来は素
子サイズが大きかったため無視できたものが、非常に大
きな影響を及ぼすようになる。その１つの例としては、
短チヤネル効果がある。これは、第１図に示すように、
ＭＯ８Ｊ＝”ＥＴのチャネル長が短かくなると、長い場
合には無視できた、境界面、すなわち、チャイルイ＋［
］域とドレイン及びソース領域との境界、における三次
元的な構造による影響により、ＭＯ８Ｆｇｉ’の重′用
な！ｈ性であるしきい値電圧が急激に減少するという現
象がおこる。したがって、このしきい値電圧を設計値ノ
１１りの正確な値に、バラツキを少なく制御するために
は、ゲート長を正確に形成しなければならｔｒ、い。
たＭＯ８集積回路においては、個々のデバイスが微細化
され、筒集積化の方向に進められてきた場合、従来は素
子サイズが大きかったため無視できたものが、非常に大
きな影響を及ぼすようになる。その１つの例としては、
短チヤネル効果がある。これは、第１図に示すように、
ＭＯ８Ｊ＝”ＥＴのチャネル長が短かくなると、長い場
合には無視できた、境界面、すなわち、チャイルイ＋［
］域とドレイン及びソース領域との境界、における三次
元的な構造による影響により、ＭＯ８Ｆｇｉ’の重′用
な！ｈ性であるしきい値電圧が急激に減少するという現
象がおこる。したがって、このしきい値電圧を設計値ノ
１１りの正確な値に、バラツキを少なく制御するために
は、ゲート長を正確に形成しなければならｔｒ、い。
しかしながら高密度１化のため、１μｍ以下のゲート長
を精度よく形成するのは、現行の光リソグラフィー技術
では非常に回前ｉｉ１：である。この解決方／！モの１
つとして、最近、電子ビーム（ＥＢ）描画によるＥＢリ
ソグラフィー技術が使われるようになってきている。し
かし、短チヤネル効果はなくならず、１つの解決策とし
て、通常はスケーリング則にしたがっている。それは、
微細化と共にゲート酸化膜を薄くしたり、チャイ・外領
域への不純物のノふ入方法に工夫をこらして短チヤネル
効果を防いでいるが、プロセスが複雑になっている。し
かし、この不純物をゲート酸化膜・シリコン界面のみに
局在化させるのは、後の高温プロセスなどのため難しく
、ある程度の深さは進入する。その結果、基板シリコン
に低濃度のものを用いたとしても、基板バイアス印加に
よりしきい値電圧が上昇するという欠点は完全には解決
されない。バルクシリコンの場合、しきい値の基板バイ
アス効果は論理回路などのスピードを遅くする。
を精度よく形成するのは、現行の光リソグラフィー技術
では非常に回前ｉｉ１：である。この解決方／！モの１
つとして、最近、電子ビーム（ＥＢ）描画によるＥＢリ
ソグラフィー技術が使われるようになってきている。し
かし、短チヤネル効果はなくならず、１つの解決策とし
て、通常はスケーリング則にしたがっている。それは、
微細化と共にゲート酸化膜を薄くしたり、チャイ・外領
域への不純物のノふ入方法に工夫をこらして短チヤネル
効果を防いでいるが、プロセスが複雑になっている。し
かし、この不純物をゲート酸化膜・シリコン界面のみに
局在化させるのは、後の高温プロセスなどのため難しく
、ある程度の深さは進入する。その結果、基板シリコン
に低濃度のものを用いたとしても、基板バイアス印加に
よりしきい値電圧が上昇するという欠点は完全には解決
されない。バルクシリコンの場合、しきい値の基板バイ
アス効果は論理回路などのスピードを遅くする。
基板との浮遊容ｈ１−の減少を目的として始められたＳ
Ｏ８集積回路とバルクシリコン集積回路の特性の比較か
ら、 ＳＯ８よりもバルクシリコンのスピードが遅い主
な原因は、浮遊容量の差異よりも、むしろ基板バイアス
効果によるしきい値′電圧の上昇にあることが見い出さ
れている。
Ｏ８集積回路とバルクシリコン集積回路の特性の比較か
ら、 ＳＯ８よりもバルクシリコンのスピードが遅い主
な原因は、浮遊容量の差異よりも、むしろ基板バイアス
効果によるしきい値′電圧の上昇にあることが見い出さ
れている。
本発明は、上述した従来のバルクシリコン用ｓ集積回路
の欠点を改良したもので、シリコン基板に凹凸を設け、
凹部にては短チヤネル効果を防止し、凸部にては基板バ
イアスの印加によるしきい値電圧変化を少なくし歩留ま
りが良く、高速の集積回路を提供することを目的とする
。
の欠点を改良したもので、シリコン基板に凹凸を設け、
凹部にては短チヤネル効果を防止し、凸部にては基板バ
イアスの印加によるしきい値電圧変化を少なくし歩留ま
りが良く、高速の集積回路を提供することを目的とする
。
シリコン基板上に設けた凹部がＦｇＴのゲートとなるよ
うな第２図の構造にすると、そのチャネル長によるしき
い値電圧の変化は、第３図に示す様に少なくなる。この
構造では、基板バイアスによるしきい値電圧変化が大き
くなるけれども、本発明においては、この構造のＰＥＴ
は基板バイアスの加わらない回路に用いるので問題では
ない。
うな第２図の構造にすると、そのチャネル長によるしき
い値電圧の変化は、第３図に示す様に少なくなる。この
構造では、基板バイアスによるしきい値電圧変化が大き
くなるけれども、本発明においては、この構造のＰＥＴ
は基板バイアスの加わらない回路に用いるので問題では
ない。
基板バイアスが印加されるところには、第４図に示すよ
うに、基板の凸部をゲートとすれば、第５図に示すよう
に、しきい値電圧の基板バイアスによる変化は少さくな
る。
うに、基板の凸部をゲートとすれば、第５図に示すよう
に、しきい値電圧の基板バイアスによる変化は少さくな
る。
ＰＥＴのしきい値電圧Ｖｔｈは一般に次式で現わさＶＦ
Ｂはフラットバンド電圧で、ゲート電極とシリコン基板
との仕事函数差、ゲート酸化膜中の固定電荷、ゲート酸
化膜とシリコン基板界面の界面準位などによって決まる
。またφＦはシリコン基板のフェルミ準位、Ｑｎはシリ
コン基板空乏層内のイオン化された不純物による電荷、
Ｃｏｘはゲート酸化膜の容量である。
Ｂはフラットバンド電圧で、ゲート電極とシリコン基板
との仕事函数差、ゲート酸化膜中の固定電荷、ゲート酸
化膜とシリコン基板界面の界面準位などによって決まる
。またφＦはシリコン基板のフェルミ準位、Ｑｎはシリ
コン基板空乏層内のイオン化された不純物による電荷、
Ｃｏｘはゲート酸化膜の容量である。
Ｑｎはゲート電極が負う電荷であり、＄２図のような凹
型の構造とすれば空乏層領域が広くなるので、ソース、
ドレインによる空乏層の占める割合は少なくなり、ドレ
イン電圧が高くなっても、またチャネル長が短かくなっ
てもしきい値電圧の変動は非常に減少し、第３図の特性
が得られる。
型の構造とすれば空乏層領域が広くなるので、ソース、
ドレインによる空乏層の占める割合は少なくなり、ドレ
イン電圧が高くなっても、またチャネル長が短かくなっ
てもしきい値電圧の変動は非常に減少し、第３図の特性
が得られる。
一方、第４図に示す凸型の構造にした場合には、基板バ
イアスを加えても望乏層の広がりは、内部に閉じ込めら
れるような形になるので、少なく、その結果として、し
きい値電圧はあまり高くならず、第５図のようになる。
イアスを加えても望乏層の広がりは、内部に閉じ込めら
れるような形になるので、少なく、その結果として、し
きい値電圧はあまり高くならず、第５図のようになる。
第５図に於いて１は従来例、２は本発明の実施例である
。
。
公知の文献によるとバルクシリコンｃＮｉｏｓとＳＯ８
とＣＭＯ８の８ピント・マイクロコンピュータのサイク
ル時間を測定したところ、第６図のＡ、Ｂ曲線の結果を
得、ＳＯ８の方がバルクＳｉよりも１．６倍程度高速で
あり、その理由は、ｓｏｓの場合にはその構造上基板バ
イアスが加わらないが、バルクシリコンの場合には基板
バイアスが加わるためしきい値電圧が第５図に示した如
く変化するためであるとしている。
とＣＭＯ８の８ピント・マイクロコンピュータのサイク
ル時間を測定したところ、第６図のＡ、Ｂ曲線の結果を
得、ＳＯ８の方がバルクＳｉよりも１．６倍程度高速で
あり、その理由は、ｓｏｓの場合にはその構造上基板バ
イアスが加わらないが、バルクシリコンの場合には基板
バイアスが加わるためしきい値電圧が第５図に示した如
く変化するためであるとしている。
したがって、基板バイアスの加わるＦＥＴの構造を第４
図のような構造とすれば、基板バイアスが印加されても
しきい値電圧の上昇は少ないので、ＳＯ８並みのスピー
ドが得られる。
図のような構造とすれば、基板バイアスが印加されても
しきい値電圧の上昇は少ないので、ＳＯ８並みのスピー
ドが得られる。
第２図に示した構造は短チヤネル効果が少ないので、チ
ャネル長が短かくてもチャネル長変動によるしきい値電
圧変動が少なくなるので、より短かいチャネルのもので
も使えるので、より高速となる。
ャネル長が短かくてもチャネル長変動によるしきい値電
圧変動が少なくなるので、より短かいチャネルのもので
も使えるので、より高速となる。
本発明によれば、上述した如く、バルクシリコンでもＳ
Ｏ８並みの高速性が得られ、しかも凹凸をつけたことに
より、シリコン表面積が増加するので高密度化も達成さ
れる。例えば異方性エッチングにより凹凸をつけた場合
、表面積はＪ３倍にもなる。
Ｏ８並みの高速性が得られ、しかも凹凸をつけたことに
より、シリコン表面積が増加するので高密度化も達成さ
れる。例えば異方性エッチングにより凹凸をつけた場合
、表面積はＪ３倍にもなる。
本発明の実施例として、シリコンＭＯ８電界効果トラン
ジスタのインバータを形成する場合・について説明する
。第７図（ａ）に示すようにまず、（１００）面のシリ
コンウェハー１上に、熱酸化により、厚さ５００ Ｘの
シリコン酸化膜２を形成し、通常の母描画技術により酸
化膜の一部を幅０．５μｍ、間隔約１０μｍの線あるい
は１格子状に残す。
ジスタのインバータを形成する場合・について説明する
。第７図（ａ）に示すようにまず、（１００）面のシリ
コンウェハー１上に、熱酸化により、厚さ５００ Ｘの
シリコン酸化膜２を形成し、通常の母描画技術により酸
化膜の一部を幅０．５μｍ、間隔約１０μｍの線あるい
は１格子状に残す。
次にこれを昇温した水酸化カリウム水溶１（ＫＯＨ溶液
）にて、酸化膜をマスクとして、基板シリコンのエツチ
ングを行なう。この場合、エツチング速度は結晶方位に
よって異なり、第７図（ｂ）に示す如く、（１１１）面
のファセットが形成される。この場合、酸化膜２の間隔
ｌが１０μｒｎなので、深さｈは７〜８μｍになり、こ
れはＥＢ装置の焦点深度以内であり、この程度の凹凸は
ＥＢ描画では問題とならない。
）にて、酸化膜をマスクとして、基板シリコンのエツチ
ングを行なう。この場合、エツチング速度は結晶方位に
よって異なり、第７図（ｂ）に示す如く、（１１１）面
のファセットが形成される。この場合、酸化膜２の間隔
ｌが１０μｒｎなので、深さｈは７〜８μｍになり、こ
れはＥＢ装置の焦点深度以内であり、この程度の凹凸は
ＥＢ描画では問題とならない。
次にフィールド酸化膜３を熱酸化により形成し、七の上
にレジストを塗布しＥＢ描画、現像によりＭＯ８ＦＥ’
ｒのフィールド領域上のレジ′スト４を残し第７図（ｃ
）とする。このレジスト４をマスクとして、酸化膜３の
一部をエツチングにより除去した後レジスト４を取り去
り第７図（ｄ）とする。これを熱酸化することによりゲ
ート酸化膜５を形成し、その上にゲート電極となるポリ
シリコンロを付着させ、その上にレジスト７を塗付した
後、ＥＢ描画技術によりゲート上にのみレジスト７を残
し第７図（ｅ）とする。その後レジスト７をマスクとし
てポリシリコンロ及びゲート酸化膜５の一部をエツチン
グしてからレジスト７を剥離する。それから不純物をイ
オン注入あるいは拡散法などにより、露出されたシリコ
ン基板上から導入し、不純物層８を形成し第７図（ｆ）
となる。この図において、ゲート領域が凹部の５，６の
領域がインバータにおいて基板バイアスの加わらないド
ライバーであり、凸部の５′。
にレジストを塗布しＥＢ描画、現像によりＭＯ８ＦＥ’
ｒのフィールド領域上のレジ′スト４を残し第７図（ｃ
）とする。このレジスト４をマスクとして、酸化膜３の
一部をエツチングにより除去した後レジスト４を取り去
り第７図（ｄ）とする。これを熱酸化することによりゲ
ート酸化膜５を形成し、その上にゲート電極となるポリ
シリコンロを付着させ、その上にレジスト７を塗付した
後、ＥＢ描画技術によりゲート上にのみレジスト７を残
し第７図（ｅ）とする。その後レジスト７をマスクとし
てポリシリコンロ及びゲート酸化膜５の一部をエツチン
グしてからレジスト７を剥離する。それから不純物をイ
オン注入あるいは拡散法などにより、露出されたシリコ
ン基板上から導入し、不純物層８を形成し第７図（ｆ）
となる。この図において、ゲート領域が凹部の５，６の
領域がインバータにおいて基板バイアスの加わらないド
ライバーであり、凸部の５′。
６′の領域が、基板バイアスの加わるロードである〇〔
発明の他の実施例〕 本発明の実施例としては、ゲート電極にポリシリコン、
シリコン酸化膜、基板半導体としてはシリコンについて
述べたが、一般的にはＭ’ＩＳ ｉ造、すなわち、ゲー
ト電極としてはタングステン、モリブデン等の金属ある
いは、メタルシリサイド等の導電体、ゲート酸化膜とし
てはシリコンナイトライド（ｓ ｔ ８Ｎ４ ）等の絶
縁膜、基板半導体としては、ゲルマニウム、カリウムヒ
ソ、ガリウムリン等の他の半導体でもよい。また、パタ
ーン描画としては電子ビーム（Ｅ １３ ）による方法
を述べたが、焦点深度が深ければ、他の荀電粒子、例え
ばイオンビーム、でもよい。
発明の他の実施例〕 本発明の実施例としては、ゲート電極にポリシリコン、
シリコン酸化膜、基板半導体としてはシリコンについて
述べたが、一般的にはＭ’ＩＳ ｉ造、すなわち、ゲー
ト電極としてはタングステン、モリブデン等の金属ある
いは、メタルシリサイド等の導電体、ゲート酸化膜とし
てはシリコンナイトライド（ｓ ｔ ８Ｎ４ ）等の絶
縁膜、基板半導体としては、ゲルマニウム、カリウムヒ
ソ、ガリウムリン等の他の半導体でもよい。また、パタ
ーン描画としては電子ビーム（Ｅ １３ ）による方法
を述べたが、焦点深度が深ければ、他の荀電粒子、例え
ばイオンビーム、でもよい。
また凹凸の形状及び形成方法としては三角形を水酸化カ
リウム（ＫＯＨ）によって形成したが、必ずしもこの形
状ではなくても、凹凸部分は直角でも丸でも他の角度で
も同様の効果を有することは言うまでもない。
リウム（ＫＯＨ）によって形成したが、必ずしもこの形
状ではなくても、凹凸部分は直角でも丸でも他の角度で
も同様の効果を有することは言うまでもない。
第１図は、従来構造のＭＯ８Ｆ、ＥＴのチャネル基によ
るしきい値変化を示す特性図、第２図は凹型ＭＯ８構造
の１例を示すＦＴ１面図、第３図は第２図の構造のＭＯ
ＳＦＥＴのチャネル基によるしきい値変化を示す特性図
、第４図は凸型ＭＯ８構造の１例を示す断面図、第５図
は従来及び第４図の構造のＭＯＳＦＥＴのしきい値ＶＴ
のバンクゲートバイアスＶ ｓｕｂ依存性を示す特性図
、第６図はバルクシリコンＣＭＯ８とＳＯ８ＣＭＯ８と
のスピードの比較を示す特性図、第７図（ａ）〜（ｆ）
は本発明の一実施例としてのインバータの製造プロセス
例を示す工程断面図である。 １・・・シリコン基板、２・・・シリコン酸化膜、３・
・・フィールド酸化膜、４・・・レジスト、５．５・・
・ゲート酸化膜、 ６・・・インバーターのＪドライバーのポリシリコンゲ
ート電極、 ６′・・・インバーターのロードのポリシリコンゲート
電極、 ７・・・レジスト、 ８・・・不純物拡散層。 （７３１７） 弁理士 則 近 憲 佑（ばか１名）第
１ 図 一３ｒ、？ネ】は呻 第４図 第６図 を源撃Ｖ） 第 ２ 図 第８図 第５図 →ＶＳｕｂ 第７
るしきい値変化を示す特性図、第２図は凹型ＭＯ８構造
の１例を示すＦＴ１面図、第３図は第２図の構造のＭＯ
ＳＦＥＴのチャネル基によるしきい値変化を示す特性図
、第４図は凸型ＭＯ８構造の１例を示す断面図、第５図
は従来及び第４図の構造のＭＯＳＦＥＴのしきい値ＶＴ
のバンクゲートバイアスＶ ｓｕｂ依存性を示す特性図
、第６図はバルクシリコンＣＭＯ８とＳＯ８ＣＭＯ８と
のスピードの比較を示す特性図、第７図（ａ）〜（ｆ）
は本発明の一実施例としてのインバータの製造プロセス
例を示す工程断面図である。 １・・・シリコン基板、２・・・シリコン酸化膜、３・
・・フィールド酸化膜、４・・・レジスト、５．５・・
・ゲート酸化膜、 ６・・・インバーターのＪドライバーのポリシリコンゲ
ート電極、 ６′・・・インバーターのロードのポリシリコンゲート
電極、 ７・・・レジスト、 ８・・・不純物拡散層。 （７３１７） 弁理士 則 近 憲 佑（ばか１名）第
１ 図 一３ｒ、？ネ】は呻 第４図 第６図 を源撃Ｖ） 第 ２ 図 第８図 第５図 →ＶＳｕｂ 第７
Claims (1)
- 【特許請求の範囲】 半心体基板に、近接した凹凸を設け、該基板上に薄膜絶
縁体、該薄膜絶縁体上に薄膜導伝物質を・被着したＭ体
構造のＭＩＳＦＥＴの集積回路に於いて、基板バイアス
が印加されるＦＥＴのゲート領域を基板の凸部、基板バ
イアスが印加されないＦＥＴのゲート領域を基板の四部
としたことを牛、”１徴とする３亭 次元構造を有するＭＩＳＬＳＩデバイス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58107722A JPS60768A (ja) | 1983-06-17 | 1983-06-17 | ３次元構造を有するｍｉｓ・ｌｓｉデバイス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58107722A JPS60768A (ja) | 1983-06-17 | 1983-06-17 | ３次元構造を有するｍｉｓ・ｌｓｉデバイス |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60768A true JPS60768A (ja) | 1985-01-05 |
Family
ID=14466286
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58107722A Pending JPS60768A (ja) | 1983-06-17 | 1983-06-17 | ３次元構造を有するｍｉｓ・ｌｓｉデバイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60768A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04247663A (ja) * | 1991-02-04 | 1992-09-03 | Mitsubishi Electric Corp | 電界効果素子およびその製造方法 |
| DE102014000511A1 (de) | 2013-02-14 | 2014-08-14 | Sony Corporation | Endoskop und endoskopiegerät |
-
1983
- 1983-06-17 JP JP58107722A patent/JPS60768A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04247663A (ja) * | 1991-02-04 | 1992-09-03 | Mitsubishi Electric Corp | 電界効果素子およびその製造方法 |
| DE102014000511A1 (de) | 2013-02-14 | 2014-08-14 | Sony Corporation | Endoskop und endoskopiegerät |
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