JP2666322B2 - 電界効果型トランジスタ - Google Patents
電界効果型トランジスタInfo
- Publication number
- JP2666322B2 JP2666322B2 JP63013959A JP1395988A JP2666322B2 JP 2666322 B2 JP2666322 B2 JP 2666322B2 JP 63013959 A JP63013959 A JP 63013959A JP 1395988 A JP1395988 A JP 1395988A JP 2666322 B2 JP2666322 B2 JP 2666322B2
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- JP
- Japan
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- effect transistor
- field
- drain
- source
- junction
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Description
【発明の詳細な説明】 〔概要〕 電界効果型トランジスタに係り，特に短チャネルの電
界効果型トランジスタに関し， 短チャネル化に伴う素子特性劣化を防止することを目
的とし， チャネル部が，少なくとも一方のソースドレイン接合
近傍にアモルファス領域を含むことを特徴とする電界効
果型トランジスタをもって構成とする。
界効果型トランジスタに関し， 短チャネル化に伴う素子特性劣化を防止することを目
的とし， チャネル部が，少なくとも一方のソースドレイン接合
近傍にアモルファス領域を含むことを特徴とする電界効
果型トランジスタをもって構成とする。
本発明は電界効果型トランジスタに係り，特に短チャ
ネルの電界効果型トランジスタに関する。
ネルの電界効果型トランジスタに関する。
短チャネル化に伴う素子特性劣化という問題があり，
このため，かかる素子の特性劣化に対して対策を講じた
電界効果型トランジスタを開発する必要がある。
このため，かかる素子の特性劣化に対して対策を講じた
電界効果型トランジスタを開発する必要がある。
近年，超LSIの高集積化に伴い，これに使用するMOSFE
Tもますます微細化が進展している。通常の微細化の方
法は，スケーリング則によって電圧，電流を一定にしな
がら，素子内の各部分の寸法を縮小していくものである
が，ゲート長が１μｍ程度以下になると新たな問題が発
生してくる。即ち，チャネル内のドレイン接合近傍に高
電界が生成して，ホットキャリヤが発生するようにな
る。発生したホットキャリヤはゲート酸化膜内に注入さ
れ，素子特性を劣化させ，長時間の使用に耐えなくす
る。
Tもますます微細化が進展している。通常の微細化の方
法は，スケーリング則によって電圧，電流を一定にしな
がら，素子内の各部分の寸法を縮小していくものである
が，ゲート長が１μｍ程度以下になると新たな問題が発
生してくる。即ち，チャネル内のドレイン接合近傍に高
電界が生成して，ホットキャリヤが発生するようにな
る。発生したホットキャリヤはゲート酸化膜内に注入さ
れ，素子特性を劣化させ，長時間の使用に耐えなくす
る。
一方，電源電圧を下げればチャネル内の最大電界値は
小さくなるけれども，素子の動作速度の低下，電源規格
の変更，素子特性の設計基準の変更など多くの問題が出
てくる。そこで，電源電圧を下げずにホットキャリヤの
発生を抑止できるような短チャネルMOSFETの開発が望ま
れる。
小さくなるけれども，素子の動作速度の低下，電源規格
の変更，素子特性の設計基準の変更など多くの問題が出
てくる。そこで，電源電圧を下げずにホットキャリヤの
発生を抑止できるような短チャネルMOSFETの開発が望ま
れる。
第３図に従来の電界効果型トランジスタの例としてｎ
チャネルMOSETの断面構造を示す。図において,1は半導
体基板で硼素（Ｂ）が1017cm-3注入されたシリコン基板
である。３と４はそれぞれソースとドレインで，燐
（Ｐ）または砒素（As）が1021cm-3程度注入されていて
接合深さは約0.2μｍである。
チャネルMOSETの断面構造を示す。図において,1は半導
体基板で硼素（Ｂ）が1017cm-3注入されたシリコン基板
である。３と４はそれぞれソースとドレインで，燐
（Ｐ）または砒素（As）が1021cm-3程度注入されていて
接合深さは約0.2μｍである。
５は厚さが27nmのゲート酸化膜であり,6はゲート電
極,7はゲート絶縁膜である。
極,7はゲート絶縁膜である。
この構造のMOSFETでは，チャネル内の電界強度はドレ
イン接合付近においてピークをもっている。このドレイ
ン接合近傍の高電界によってキャリヤ速度が増加し，ホ
ットキャリヤを発生するようになる。このホットキャリ
ヤがゲート酸化膜内に注入されて，素子特性を劣化させ
ていた。
イン接合付近においてピークをもっている。このドレイ
ン接合近傍の高電界によってキャリヤ速度が増加し，ホ
ットキャリヤを発生するようになる。このホットキャリ
ヤがゲート酸化膜内に注入されて，素子特性を劣化させ
ていた。
従って，かかるホットキャリヤの発生を抑止するか，
または発生してもその影響を無効化し，長時間の使用に
耐える電界効果型トランジスタの開発という課題が生じ
ていた。
または発生してもその影響を無効化し，長時間の使用に
耐える電界効果型トランジスタの開発という課題が生じ
ていた。
本発明はかかる課題を解決することを目的とする。
第１図は本発明の電界効果型トランジスタの断面構造
を示す。
を示す。
単結晶からなるチャネル部の少なくともソースドレイ
ン接合の一方と接する部分にアモルファス領域が含まれ
る電界効果トランジスタによって解決される。
ン接合の一方と接する部分にアモルファス領域が含まれ
る電界効果トランジスタによって解決される。
本発明はドレイン接合近傍の高電界によるキャリヤ速
度の増加を避けようとするものである。ドレイン接合近
傍でキャリヤの散乱を増加させるような何らかの手段を
講ずれば，キャリヤが加速されても散乱によりホットキ
ャリヤになることが妨げられ，キャリヤ数がアバランシ
ェ増幅することも妨げられる。
度の増加を避けようとするものである。ドレイン接合近
傍でキャリヤの散乱を増加させるような何らかの手段を
講ずれば，キャリヤが加速されても散乱によりホットキ
ャリヤになることが妨げられ，キャリヤ数がアバランシ
ェ増幅することも妨げられる。
そこで，半導体基板１上のドレイン４の接合近傍のチ
ャネル部を部分的にアモルファス状態にすることによ
り，ホットキャリヤの発生を抑える。アモルファス状態
の部分は他の結晶状態の部分よりも電気抵抗が大きくな
り，ドレイン接合近傍の高電界によるキャリヤの速度の
増加が抑止される。これにより，ドレイン接合付近での
ホットキャリヤの発生量を少なくし，アバランシェ現象
の発生も抑止することができる。
ャネル部を部分的にアモルファス状態にすることによ
り，ホットキャリヤの発生を抑える。アモルファス状態
の部分は他の結晶状態の部分よりも電気抵抗が大きくな
り，ドレイン接合近傍の高電界によるキャリヤの速度の
増加が抑止される。これにより，ドレイン接合付近での
ホットキャリヤの発生量を少なくし，アバランシェ現象
の発生も抑止することができる。
ソース，ドレイン間に流れているドレイン電流は，主
にソース，ドレイン間の平均電界によって決まり，ドレ
イン接合近傍の極く狭い領域に高電界があってもドレイ
ン電流に影響を与えない。
にソース，ドレイン間の平均電界によって決まり，ドレ
イン接合近傍の極く狭い領域に高電界があってもドレイ
ン電流に影響を与えない。
さらに，ドレイン接合近傍での散乱の増加がチャネル
抵抗の増加を招いたとしても，そのような領域が極く狭
い領域に限られているならば，ドレイン電流の減少はあ
まりない。従って，ソース接合近傍の極く狭い領域にア
モルファス領域を形成したとしてもドレイン電流への影
響は小さい。
抵抗の増加を招いたとしても，そのような領域が極く狭
い領域に限られているならば，ドレイン電流の減少はあ
まりない。従って，ソース接合近傍の極く狭い領域にア
モルファス領域を形成したとしてもドレイン電流への影
響は小さい。
かくして，チャネル部のドレイン接合近傍，あるいは
ソース接合近接とドレイン接合近傍にアモルファス領域
を形成すればドレイン電流に大きな影響を与えずにしか
も特性劣化の原因となるホットキャリヤの発生を抑制す
ることができる。
ソース接合近接とドレイン接合近傍にアモルファス領域
を形成すればドレイン電流に大きな影響を与えずにしか
も特性劣化の原因となるホットキャリヤの発生を抑制す
ることができる。
本発明の電界効果型トランジスタを実現させる製造工
程の例を第２図に示す。
程の例を第２図に示す。
第２図（ａ）参照 半導体基板１は硼素（Ｂ）が1017cm-3注入されたシリ
コン基板であり．その上にフィールド酸化膜２を形成す
る。
コン基板であり．その上にフィールド酸化膜２を形成す
る。
素子領域に燐（Ｐ）を1021cm-3程度注入し，深さが約
0.2μｍのソース３とドレイン４を形成する。
0.2μｍのソース３とドレイン４を形成する。
厚さが27nmのゲート酸化膜5,ゲート電極6,ゲート絶縁
膜７を形成する。
膜７を形成する。
第２図（ｂ）参照 全面にSi3N4膜８を被着した後，さらにレジスト膜９
を被着する。
を被着する。
第２図（ｃ）参照 反応性イオンエッチ（RIE）を用いてゲート絶縁膜７
が表面に出る程度にエッチバックする。
が表面に出る程度にエッチバックする。
ゲート電極部分及びその両側を覆うイオン注入マスク
用レジスト10を形成する。
用レジスト10を形成する。
第２図（ｄ）参照 テーパーエッチを行い，ゲート絶縁膜７及びその両側
のSi3N4膜８が斜面を形成するようにする。
のSi3N4膜８が斜面を形成するようにする。
第２図（ｅ）参照 全面にSiイオンを注入する。ソース接合近傍のチャネ
ル部及びドレイン接合近傍のチャネル部の深さにおいて
注入イオンの作用が結晶状態を崩してアモルファス状態
とするような注入条件を選択して，アモルファス領域を
形成する。
ル部及びドレイン接合近傍のチャネル部の深さにおいて
注入イオンの作用が結晶状態を崩してアモルファス状態
とするような注入条件を選択して，アモルファス領域を
形成する。
第２図（ｆ）参照 Si3N4膜のみを選択エッチで除去した後絶縁膜11を被
着し，ソース部及びドレイン部の孔開けを行い，ソース
電極12及びドレイン電極13を形成する。
着し，ソース部及びドレイン部の孔開けを行い，ソース
電極12及びドレイン電極13を形成する。
本発明によれば，性能を下げずにドレイン接合付近に
おける高電界によるホットキャリヤの発生を抑止し，長
時間使用しても素子特性劣化の小さい高性能な電界効果
型トランジスタを得ることができる。本発明は素子の小
型化に寄与するところが大きい。
おける高電界によるホットキャリヤの発生を抑止し，長
時間使用しても素子特性劣化の小さい高性能な電界効果
型トランジスタを得ることができる。本発明は素子の小
型化に寄与するところが大きい。
第１図は本発明の電界効果型トランジスタ， 第２図は製造工程， 第３図は従来の電界効果型トランジスタ である。図において， １は半導体基板， ２はフィールド酸化膜， ３はソース， ４はドレイン， ５はゲート酸化膜， ６はゲート電極， ７はゲート絶縁膜， ８はSi3N4膜， ９はレジスト膜， 10はイオン注入マスク用レジスト， 11は絶縁膜， 12はソース電極， 13はドレイン電極 を表す。
Claims (1)
- 【請求項１】単結晶からなるチャネル部の少なくともソ
ースドレイン接合の一方と接する部分にアモルファス領
域が含まれることを特徴とする電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63013959A JP2666322B2 (ja) | 1988-01-25 | 1988-01-25 | 電界効果型トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63013959A JP2666322B2 (ja) | 1988-01-25 | 1988-01-25 | 電界効果型トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01189171A JPH01189171A (ja) | 1989-07-28 |
| JP2666322B2 true JP2666322B2 (ja) | 1997-10-22 |
Family
ID=11847750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63013959A Expired - Lifetime JP2666322B2 (ja) | 1988-01-25 | 1988-01-25 | 電界効果型トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2666322B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5341543B2 (ja) * | 2009-02-06 | 2013-11-13 | セイコーインスツル株式会社 | 半導体装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6147670A (ja) * | 1984-08-15 | 1986-03-08 | Toshiba Corp | 半導体装置の製造方法 |
| JPS63142866A (ja) * | 1986-12-05 | 1988-06-15 | Nec Corp | 絶縁ゲ−ト電界効果トランジスタの製造方法 |
-
1988
- 1988-01-25 JP JP63013959A patent/JP2666322B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01189171A (ja) | 1989-07-28 |
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