JPS5885559A - Ｃｍｏｓ型半導体集積回路装置 - Google Patents
Ｃｍｏｓ型半導体集積回路装置Info
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- JPS5885559A JPS5885559A JP56184766A JP18476681A JPS5885559A JP S5885559 A JPS5885559 A JP S5885559A JP 56184766 A JP56184766 A JP 56184766A JP 18476681 A JP18476681 A JP 18476681A JP S5885559 A JPS5885559 A JP S5885559A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 47
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 19
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 13
- 229910052751 metal Inorganic materials 0.000 claims abstract description 13
- 239000002184 metal Substances 0.000 claims abstract description 13
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 13
- 239000010703 silicon Substances 0.000 claims abstract description 13
- 229910052782 aluminium Inorganic materials 0.000 claims abstract description 10
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims abstract description 10
- 239000000758 substrate Substances 0.000 claims description 14
- 239000012535 impurity Substances 0.000 abstract description 6
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 3
- 239000004020 conductor Substances 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 235000006732 Torreya nucifera Nutrition 0.000 description 1
- 244000111306 Torreya nucifera Species 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- -1 boron ions Chemical class 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0927—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising a P-well only in the substrate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＣＭＯ８型半導体集積回路装置に関する。
近年集積回路装置はパターンの微細化が急激な速さで行
なわれており、ＣＭＯ８型半導体集績回路装置において
も例外ではない。しかしながらＣＭＯ８型半導体集積回
路装置では、Ｐ−Ｎ接合部でのリーク電流減少対策がＮ
チャンネル型ＭＯ８半導体集積回路装置などにくらべて
困難なため、これがパターンの微細化の障害となってい
た。これを図面を用いて説明する。
なわれており、ＣＭＯ８型半導体集績回路装置において
も例外ではない。しかしながらＣＭＯ８型半導体集積回
路装置では、Ｐ−Ｎ接合部でのリーク電流減少対策がＮ
チャンネル型ＭＯ８半導体集積回路装置などにくらべて
困難なため、これがパターンの微細化の障害となってい
た。これを図面を用いて説明する。
第１図は従来法の０ＭＯ８型半導体集積回路装置の一例
の製造途中工程における断面図である。
の製造途中工程における断面図である。
Ｎ型シリコン基板１の一表面にＰ型ウェル２を形成し、
Ｐ型ウェル表面にはＮチャネルトランジスタのゲート電
極としての多結晶シリコン層７と自己整合的に形成され
たソース乃至ドレイン電極としてのＮ型半導体層３全有
し、Ｎ型基板１の表面にはＰチャネルトランジスタのゲ
ート電極としての多結晶シリコン層８と、自己整合的に
形成されたパターン乃至ドレイン電極としてのＰ型半導
体層４全有し、各々のトランジスタはフィールド絶縁膜
５によって絶縁分離され、素子表面をおおう絶縁膜６に
Ｐ型半導体層４．及びＮ型半導体層３に達するコンタク
ト孔全開孔する。このコンタクト孔は本来Ｐ型半導体層
４及びＮ型半導体層３の表面部分にのみ開孔すべきもの
であるが、パターンの微細化に伴い、各マスキング工程
間の位置合せ精度が充分でないと、第１図に示す如くＰ
型半導体層４のみならずＮ型シリコン基板１の一部表向
に、またＮ型半導体層３のみならずＰ型ウェル２の一部
表面に達することがあり、このコンタクト孔を介して外
部配線？被層すると、本来、生ずるべきでない電流路が
形成され、リーク電流増加の一太原因全なしていた。こ
のような場合、たとえばＮチャネルＭＯ８牛導体集積回
路装置では、コンタクト孔から自己整合的にＮ型ソース
、ドレイン半導体層と同一のＮ型不純物全導入してやる
ことにより、Ｐ型基板との短絡部分全Ｎ型半導体層と化
し、Ｐ−Ｎ接合による、Ｎ型ソース、ドレイン半導体層
とＰ型基板との絶縁分離することが可能であった。
Ｐ型ウェル表面にはＮチャネルトランジスタのゲート電
極としての多結晶シリコン層７と自己整合的に形成され
たソース乃至ドレイン電極としてのＮ型半導体層３全有
し、Ｎ型基板１の表面にはＰチャネルトランジスタのゲ
ート電極としての多結晶シリコン層８と、自己整合的に
形成されたパターン乃至ドレイン電極としてのＰ型半導
体層４全有し、各々のトランジスタはフィールド絶縁膜
５によって絶縁分離され、素子表面をおおう絶縁膜６に
Ｐ型半導体層４．及びＮ型半導体層３に達するコンタク
ト孔全開孔する。このコンタクト孔は本来Ｐ型半導体層
４及びＮ型半導体層３の表面部分にのみ開孔すべきもの
であるが、パターンの微細化に伴い、各マスキング工程
間の位置合せ精度が充分でないと、第１図に示す如くＰ
型半導体層４のみならずＮ型シリコン基板１の一部表向
に、またＮ型半導体層３のみならずＰ型ウェル２の一部
表面に達することがあり、このコンタクト孔を介して外
部配線？被層すると、本来、生ずるべきでない電流路が
形成され、リーク電流増加の一太原因全なしていた。こ
のような場合、たとえばＮチャネルＭＯ８牛導体集積回
路装置では、コンタクト孔から自己整合的にＮ型ソース
、ドレイン半導体層と同一のＮ型不純物全導入してやる
ことにより、Ｐ型基板との短絡部分全Ｎ型半導体層と化
し、Ｐ−Ｎ接合による、Ｎ型ソース、ドレイン半導体層
とＰ型基板との絶縁分離することが可能であった。
しかるに、ＣＭＯ８型半導体集積回路装置では従来法で
〆同様の工程全行うと、Ｎ型半導体層３とＰ型ウェル２
間の電流路はＰ−Ｎ接合により絶縁分離されるが、Ｐ型
半導体層４とＮ型基板１との間の電流路は、コンタクト
孔からＮ型不純物全導入するがゆえに、逆に拡大され、
またコンタクト孔がＰ型半導体層４の表面部分のみに開
孔した場合でも、Ｐ型半導体層４の表面に新たなＮ型半
導体層が形成され、素子機能全損なうこととなる。
〆同様の工程全行うと、Ｎ型半導体層３とＰ型ウェル２
間の電流路はＰ−Ｎ接合により絶縁分離されるが、Ｐ型
半導体層４とＮ型基板１との間の電流路は、コンタクト
孔からＮ型不純物全導入するがゆえに、逆に拡大され、
またコンタクト孔がＰ型半導体層４の表面部分のみに開
孔した場合でも、Ｐ型半導体層４の表面に新たなＮ型半
導体層が形成され、素子機能全損なうこととなる。
本発明は上記の欠点を除去し、リーク電流全低減させた
ＣＭＯ８型半導体集槓回路装置全提供するものである。
ＣＭＯ８型半導体集槓回路装置全提供するものである。
本発明のＣＭＯ８型半導体集積回路装置は、第１導電型
の半導体基板の一生面に設けられた第２導電型のウェル
と、前記ウェルの隣に没けられた第２導電型のソース領
域及びドレイン領域と、前記ウェル内に設けられた第１
導電型のソース領域及びドレイン領域と、前記半導体基
板の一生面を覆う絶縁膜と、前記第１導電型及び第２導
電型のソース領域及びドレイン領域のそれぞれの上の絶
縁膜全選択除去して設けられた開孔と、前記第１導電型
のソース領域及びドレイン領域の開孔に設けられ前記第
１導電型のソース領域及びドレイン′領域に接続する多
結晶シリコン層と、前記多結晶シリコン層に接続する金
属耐磁と、前記第２導電型のソース領域及びドレイン領
域の開孔に設けられ前記第２導電型のソース及びドレイ
ン領域に接５− 続する金属配線とを含んで構成される。
の半導体基板の一生面に設けられた第２導電型のウェル
と、前記ウェルの隣に没けられた第２導電型のソース領
域及びドレイン領域と、前記ウェル内に設けられた第１
導電型のソース領域及びドレイン領域と、前記半導体基
板の一生面を覆う絶縁膜と、前記第１導電型及び第２導
電型のソース領域及びドレイン領域のそれぞれの上の絶
縁膜全選択除去して設けられた開孔と、前記第１導電型
のソース領域及びドレイン領域の開孔に設けられ前記第
１導電型のソース領域及びドレイン′領域に接続する多
結晶シリコン層と、前記多結晶シリコン層に接続する金
属耐磁と、前記第２導電型のソース領域及びドレイン領
域の開孔に設けられ前記第２導電型のソース及びドレイ
ン領域に接５− 続する金属配線とを含んで構成される。
前記第２導電型のノース領域及びドレイン領域に接続す
る金属耐磁に使用する金属並びに前記多結晶シリコン層
に接続する金属配緋に使用する金属としてアルミニウム
あるいはシリコン入りアルミニウムを用いる。
る金属耐磁に使用する金属並びに前記多結晶シリコン層
に接続する金属配緋に使用する金属としてアルミニウム
あるいはシリコン入りアルミニウムを用いる。
本発明の実施例について図面を用いて説明する。
第２図（ａ）〜（Ｃ）は本発明の一実施例全製造する方
法全説明するための工程断面図である。
法全説明するための工程断面図である。
まず、第２図（ａ）に示すように、Ｎ型シリコン基板１
１の一部表面にＰ型ウェル１２を形成し、Ｐ型つェル衣
面にＮチャネルトランジスタのゲート電極としての多結
晶シリコン層１７全ゲート絶縁膜を介して設け、この多
結晶シリコン層１７と自己整合的にソース及びドレイン
電極としてのＮ型半導体層１３を設け、ＮチャンネルＭ
Ｏ８）ランジスタ全形成する。Ｎ型シリコン基板１１の
表面にはＰチャネルトランジスタのゲー）［極としての
多結晶シリコン層１８をゲート絶縁膜を介して設け、こ
の多結晶シリコン層１８と自己整合的に６− ソース及びドレイン電極としてのＰ型子導体層１４を設
け、ＰチャンネルＭＯＳトランジスタを形成する。各々
のトランジスタはフィールド絶縁膜１５によって絶縁分
離され、素子表面を覆絶縁膜１６にＮ型半導体層１３に
達するコンタクト孔を開孔する。この時点ではまだＰ型
子導体層１４に達するコンタクト孔は形成されていない
。
１の一部表面にＰ型ウェル１２を形成し、Ｐ型つェル衣
面にＮチャネルトランジスタのゲート電極としての多結
晶シリコン層１７全ゲート絶縁膜を介して設け、この多
結晶シリコン層１７と自己整合的にソース及びドレイン
電極としてのＮ型半導体層１３を設け、ＮチャンネルＭ
Ｏ８）ランジスタ全形成する。Ｎ型シリコン基板１１の
表面にはＰチャネルトランジスタのゲー）［極としての
多結晶シリコン層１８をゲート絶縁膜を介して設け、こ
の多結晶シリコン層１８と自己整合的に６− ソース及びドレイン電極としてのＰ型子導体層１４を設
け、ＰチャンネルＭＯＳトランジスタを形成する。各々
のトランジスタはフィールド絶縁膜１５によって絶縁分
離され、素子表面を覆絶縁膜１６にＮ型半導体層１３に
達するコンタクト孔を開孔する。この時点ではまだＰ型
子導体層１４に達するコンタクト孔は形成されていない
。
次に、第２図（ｂ）に示すように、多結晶シリコン層１
９を全面に被層し、Ｎ型不純物全多結晶７９７７層１９
内に導入する。このとき適当な条件下では、コンタクト
孔からＮ型不純物がＮ型半導体層１３及びＰ型ウェル１
２の表面に導入され、リーク電流路はＰ−Ｎ接合により
絶縁分離される。
９を全面に被層し、Ｎ型不純物全多結晶７９７７層１９
内に導入する。このとき適当な条件下では、コンタクト
孔からＮ型不純物がＮ型半導体層１３及びＰ型ウェル１
２の表面に導入され、リーク電流路はＰ−Ｎ接合により
絶縁分離される。
次に将来Ｐ型子導体層１４上にコンタクト孔全開孔する
部分の上部金倉み、かつＮ型半導体層１３上に開孔され
たコンタクト孔の上部を含まない値域の多結晶シリコン
層１９をエツチング除去し、フォトレジスト膜全マスク
としてＰ型子導体層１４上に達するコンタクト孔全開孔
する。もしもＰ型子導体層１４とＮ型シリコン基板１１
との間のリーク電流減少対策全施したいときには、例え
ば上記Ｐ型半導体層１４に達するコンタクト孔から自己
整合的にイオン注入法によりホウ素イオンを導入し、ア
ニールを行えばよい。
部分の上部金倉み、かつＮ型半導体層１３上に開孔され
たコンタクト孔の上部を含まない値域の多結晶シリコン
層１９をエツチング除去し、フォトレジスト膜全マスク
としてＰ型子導体層１４上に達するコンタクト孔全開孔
する。もしもＰ型子導体層１４とＮ型シリコン基板１１
との間のリーク電流減少対策全施したいときには、例え
ば上記Ｐ型半導体層１４に達するコンタクト孔から自己
整合的にイオン注入法によりホウ素イオンを導入し、ア
ニールを行えばよい。
次に、第２図（Ｃ）に示すように、外部配線２０として
アルミニウムあるいはシリコン入りアルミニウム全被層
し、所望のパターン全形成し、該、外部配線２０をマス
クとして自己整合的に、多結晶シリコン層１９全エツチ
ング除去すれば本発明にかかる０ＭＯ８型半導体集積回
路装置の最終構造を得る。
アルミニウムあるいはシリコン入りアルミニウム全被層
し、所望のパターン全形成し、該、外部配線２０をマス
クとして自己整合的に、多結晶シリコン層１９全エツチ
ング除去すれば本発明にかかる０ＭＯ８型半導体集積回
路装置の最終構造を得る。
上記実施例において、Ｐ型、Ｎ型の関係を反転してもよ
いことはいうまでもない。
いことはいうまでもない。
以上詳細に説明したように、本発明によれば、リーク電
流全低減させたＣＭＯ８型半導体集積回路装置が得られ
るのでその効果は太きい。
流全低減させたＣＭＯ８型半導体集積回路装置が得られ
るのでその効果は太きい。
第１図は従来のＣＭＯ８型半導体集積回路装置の一例の
製造途中工程における断面図、第２図（ａ）〜（Ｃ）は
本発明の一実施例全製造する方法全説明するための工程
断面図である。 １．１１・・・・・・Ｎ型シリコン基板、２．１２・・
・・・・Ｐ型ウェル、３．１３・・・・・・Ｎ型半導体
層、４．１４・・・・・・Ｐ型半導体層、５．１５・・
・・・・フィールド絶縁膜、６，１６・・・・・・絶縁
膜、７．１７・・・・・・Ｎチャネルトランジスタのゲ
ート電極としての多結晶シリコン層、８．１８・・・・
・・Ｐチャネルトランジスタのゲート電極としての多結
晶シリコン層、１９・・・・・・多結晶シリコン層、２
０・・・・・・外部配線。 ９− 茅１致）
製造途中工程における断面図、第２図（ａ）〜（Ｃ）は
本発明の一実施例全製造する方法全説明するための工程
断面図である。 １．１１・・・・・・Ｎ型シリコン基板、２．１２・・
・・・・Ｐ型ウェル、３．１３・・・・・・Ｎ型半導体
層、４．１４・・・・・・Ｐ型半導体層、５．１５・・
・・・・フィールド絶縁膜、６，１６・・・・・・絶縁
膜、７．１７・・・・・・Ｎチャネルトランジスタのゲ
ート電極としての多結晶シリコン層、８．１８・・・・
・・Ｐチャネルトランジスタのゲート電極としての多結
晶シリコン層、１９・・・・・・多結晶シリコン層、２
０・・・・・・外部配線。 ９− 茅１致）
Claims (2)
- （１）第１導電型の半導体基板の一生面に設けられた第
２導電壓ウエルと、前記ウェルの隣に設けられた第２導
電型ソース領域及びドレイン領域と、前記ウェル内に設
けられた第１導電型のソース領域及びドレイン領域と、
前記半導体基板の一生面を覆う絶縁膜と、前記第１導電
型及び第２導電型のソース領域及びドレイン領域のそれ
ぞれの上の絶縁膜全ブス択除去して設けられた開孔と、
前記第１導電型のソース領域及びドレイン領域の開孔に
設けられ前記第１導電型のソース領域及びドレイン領域
に接続する多結晶シリコン層と、前記多結晶シリコン層
に接げする金属配線と、前記第２導電型のソース領域及
びドレイン領域の開孔に設けられ前記第２導電型のンー
ス及びドレイン領域に接続する金属配線とを含むこと全
特徴とするＣＭＯ８型半導体集積回路装置。 - （２）前記第２導電型のソース領域及びドレイン領域に
接続する金属配線に使用する金属並びに前記多結晶シリ
コン層に接続する金属配線に使用する金属としてアルミ
ニウムあるいはシリコン入りアルミニウムを用いたこと
全特徴とする特許請求の範囲第（１）項記載のＣＭＯ８
型半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56184766A JPS5885559A (ja) | 1981-11-18 | 1981-11-18 | Ｃｍｏｓ型半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56184766A JPS5885559A (ja) | 1981-11-18 | 1981-11-18 | Ｃｍｏｓ型半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5885559A true JPS5885559A (ja) | 1983-05-21 |
| JPH0121630B2 JPH0121630B2 (ja) | 1989-04-21 |
Family
ID=16158948
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56184766A Granted JPS5885559A (ja) | 1981-11-18 | 1981-11-18 | Ｃｍｏｓ型半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5885559A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04278579A (ja) * | 1991-02-25 | 1992-10-05 | Samsung Electron Co Ltd | スタック形キャパシタを用いるダイナミック形メモリーセルの製造方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5144485A (en) * | 1974-10-14 | 1976-04-16 | Tokyo Shibaura Electric Co | Handotaisochito sonoseizohoho |
| JPS5267281A (en) * | 1975-12-01 | 1977-06-03 | Seiko Epson Corp | Semiconductor unit |
| JPS5286083A (en) * | 1976-01-12 | 1977-07-16 | Hitachi Ltd | Production of complimentary isolation gate field effect transistor |
| JPS5574175A (en) * | 1978-11-29 | 1980-06-04 | Nec Corp | Preparing interpolation type mos semiconductor device |
| US4291322A (en) * | 1979-07-30 | 1981-09-22 | Bell Telephone Laboratories, Incorporated | Structure for shallow junction MOS circuits |
-
1981
- 1981-11-18 JP JP56184766A patent/JPS5885559A/ja active Granted
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5144485A (en) * | 1974-10-14 | 1976-04-16 | Tokyo Shibaura Electric Co | Handotaisochito sonoseizohoho |
| JPS5267281A (en) * | 1975-12-01 | 1977-06-03 | Seiko Epson Corp | Semiconductor unit |
| JPS5286083A (en) * | 1976-01-12 | 1977-07-16 | Hitachi Ltd | Production of complimentary isolation gate field effect transistor |
| JPS5574175A (en) * | 1978-11-29 | 1980-06-04 | Nec Corp | Preparing interpolation type mos semiconductor device |
| US4291322A (en) * | 1979-07-30 | 1981-09-22 | Bell Telephone Laboratories, Incorporated | Structure for shallow junction MOS circuits |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04278579A (ja) * | 1991-02-25 | 1992-10-05 | Samsung Electron Co Ltd | スタック形キャパシタを用いるダイナミック形メモリーセルの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0121630B2 (ja) | 1989-04-21 |
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