JPH0121630B2 - - Google Patents
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- JPH0121630B2 JPH0121630B2 JP56184766A JP18476681A JPH0121630B2 JP H0121630 B2 JPH0121630 B2 JP H0121630B2 JP 56184766 A JP56184766 A JP 56184766A JP 18476681 A JP18476681 A JP 18476681A JP H0121630 B2 JPH0121630 B2 JP H0121630B2
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- polycrystalline silicon
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- 239000004065 semiconductor Substances 0.000 claims description 46
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 25
- 239000000758 substrate Substances 0.000 claims description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 13
- 229910052710 silicon Inorganic materials 0.000 claims description 13
- 239000010703 silicon Substances 0.000 claims description 13
- 229910052782 aluminium Inorganic materials 0.000 claims description 11
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 11
- 239000012535 impurity Substances 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000005530 etching Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 1
- -1 boron ions Chemical class 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000001556 precipitation Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0927—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising a P-well only in the substrate
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明はCMOS型半導体集積回路装置に関す
る。
る。
近年集積回路装置はパターンの微細化が急激な
速さで行なわれており、CMOS型半導体集積回
路装置においても例外ではない。しかしながら
CMOS型半導体集積回路装置では、Ｐ−Ｎ接合
部でのリーク電流減少対策がＮチヤンネル型
MOS半導体集積回路装置などにくらべて困難な
ため、これがパターンの微細化の障害となつてい
た。これを図面を用いて説明する。
速さで行なわれており、CMOS型半導体集積回
路装置においても例外ではない。しかしながら
CMOS型半導体集積回路装置では、Ｐ−Ｎ接合
部でのリーク電流減少対策がＮチヤンネル型
MOS半導体集積回路装置などにくらべて困難な
ため、これがパターンの微細化の障害となつてい
た。これを図面を用いて説明する。
第１図は従来法のCMOS型半導体集積回路装
置の一例の製造途中工程における断面図である。
置の一例の製造途中工程における断面図である。
Ｎ型シリコン基板１の一表面にＰ型ウエル２を
形成し、Ｐ型ウエル表面にはＮチヤネルトランジ
スタのゲート電極としての多結晶シリコン層７と
自己整合的に形成されたソース乃至ドレイン電極
としてのＮ型半導体層３を有し、Ｎ型基板１の表
面にはＰチヤネルトランジスタのゲート電極とし
ての多結晶シリコン層８と、自己整合的に形成さ
れたソース乃至ドレイン電極としてのＰ型半導体
層４を有し、各々のトランジスタはフイールド絶
縁膜５によつて絶縁分離され、素子表面をおおう
絶縁膜６にＰ型半導体層４、及びＮ型半導体層３
に達するコンタクト孔を開孔する。このコンタク
ト孔は本来Ｐ型半導体層４及びＮ型半導体層３の
表面部分にのみ開孔すべきものであるが、パター
ンの微細化に伴い、各マスキング工程間の位置合
せ精度が充分でないと、第１図に示す如くＰ型半
導体層４のみならずＮ型シリコン基板１の一部表
面に、またＮ型半導体層３のみならずＰ型ウエル
２の一部表面に達することがあり、このコンタク
ト孔を介して外部配線を被着すると、本来、生ず
るべきでない電流路が形成され、リーク電流増加
の一大原因をなしていた。このような場合、たと
えばＮチヤネルMOS半導体集積回路装置では、
コンタクト孔から自己整合的にＮ型ソース、ドレ
イン半導体層と同一のＮ型不純物を導入してやる
ことにより、Ｐ型基板との短絡部分をＮ型半導体
層と化し、Ｐ−Ｎ接合による、Ｎ型ソース、ドレ
イン半導体層とＰ型基板との絶縁分離することが
可能であつた。
形成し、Ｐ型ウエル表面にはＮチヤネルトランジ
スタのゲート電極としての多結晶シリコン層７と
自己整合的に形成されたソース乃至ドレイン電極
としてのＮ型半導体層３を有し、Ｎ型基板１の表
面にはＰチヤネルトランジスタのゲート電極とし
ての多結晶シリコン層８と、自己整合的に形成さ
れたソース乃至ドレイン電極としてのＰ型半導体
層４を有し、各々のトランジスタはフイールド絶
縁膜５によつて絶縁分離され、素子表面をおおう
絶縁膜６にＰ型半導体層４、及びＮ型半導体層３
に達するコンタクト孔を開孔する。このコンタク
ト孔は本来Ｐ型半導体層４及びＮ型半導体層３の
表面部分にのみ開孔すべきものであるが、パター
ンの微細化に伴い、各マスキング工程間の位置合
せ精度が充分でないと、第１図に示す如くＰ型半
導体層４のみならずＮ型シリコン基板１の一部表
面に、またＮ型半導体層３のみならずＰ型ウエル
２の一部表面に達することがあり、このコンタク
ト孔を介して外部配線を被着すると、本来、生ず
るべきでない電流路が形成され、リーク電流増加
の一大原因をなしていた。このような場合、たと
えばＮチヤネルMOS半導体集積回路装置では、
コンタクト孔から自己整合的にＮ型ソース、ドレ
イン半導体層と同一のＮ型不純物を導入してやる
ことにより、Ｐ型基板との短絡部分をＮ型半導体
層と化し、Ｐ−Ｎ接合による、Ｎ型ソース、ドレ
イン半導体層とＰ型基板との絶縁分離することが
可能であつた。
しかるに、CMOS型半導体集積回路装置では
従来法で同様の工程を行うと、Ｎ型半導体層３と
Ｐ型ウエル２間の電流路はＰ−Ｎ接合により絶縁
分離されるが、Ｐ型半導体層４とＮ型基板１との
間の電流路は、コンタクト孔からＮ型不純物を導
入するがゆえに、逆に拡大され、またコンタクト
孔がＰ型半導体層４の表面部分のみに開孔した場
合でも、Ｐ型半導体層４の表面に新たなＮ型半導
体層が形成され、素子機能を損なうこととなる。
従来法で同様の工程を行うと、Ｎ型半導体層３と
Ｐ型ウエル２間の電流路はＰ−Ｎ接合により絶縁
分離されるが、Ｐ型半導体層４とＮ型基板１との
間の電流路は、コンタクト孔からＮ型不純物を導
入するがゆえに、逆に拡大され、またコンタクト
孔がＰ型半導体層４の表面部分のみに開孔した場
合でも、Ｐ型半導体層４の表面に新たなＮ型半導
体層が形成され、素子機能を損なうこととなる。
本発明の目的は、リーク電流を低減させかつソ
ース・ドレイン領域と配線との接触抵抗を低減さ
せたCMOS型半導体集積回路装置を提供するこ
とにある。
ース・ドレイン領域と配線との接触抵抗を低減さ
せたCMOS型半導体集積回路装置を提供するこ
とにある。
本発明の半導体集積回路装置は、第１導電型の
半導体基板の一主面に設けられた第２導電型ウエ
ルと、前記ウエルの隣に設けられた第２導電型ソ
ース及びドレイン領域と、前記ウエル内に設けら
れた第１導電型のソース領域及びドレイン領域
と、前記半導体基板の一主面を覆うフイールド絶
縁膜及び能動領域上の絶縁膜と、前記第１導電型
及び第２導電型のソース領域及びドレイン領域の
それぞれの上の絶縁膜を選択除去して設けられた
開孔と、前記開孔のうちＮ型のソース領域及びド
レイン領域の開孔に設けられ該Ｎ型のソース領域
及びドレイン領域に接続しかつＮ型にドープされ
た多結晶シリコン層と、前記多結晶シリコン層に
接続するアルミニウムまたはシリコン入りアルミ
ニウムの配線と、Ｐ型のソース領域及びドレイン
領域の開孔に設けられ該Ｐ型のソース及びドレイ
ン領域に接続するアルミニウムまたはシリコン入
りアルミニウムの配線とを含んで構成される。
半導体基板の一主面に設けられた第２導電型ウエ
ルと、前記ウエルの隣に設けられた第２導電型ソ
ース及びドレイン領域と、前記ウエル内に設けら
れた第１導電型のソース領域及びドレイン領域
と、前記半導体基板の一主面を覆うフイールド絶
縁膜及び能動領域上の絶縁膜と、前記第１導電型
及び第２導電型のソース領域及びドレイン領域の
それぞれの上の絶縁膜を選択除去して設けられた
開孔と、前記開孔のうちＮ型のソース領域及びド
レイン領域の開孔に設けられ該Ｎ型のソース領域
及びドレイン領域に接続しかつＮ型にドープされ
た多結晶シリコン層と、前記多結晶シリコン層に
接続するアルミニウムまたはシリコン入りアルミ
ニウムの配線と、Ｐ型のソース領域及びドレイン
領域の開孔に設けられ該Ｐ型のソース及びドレイ
ン領域に接続するアルミニウムまたはシリコン入
りアルミニウムの配線とを含んで構成される。
次に、本発明の実施例について図面を用いて説
明する。
明する。
第２図ａ〜ｃは本発明の一実施例を製造する方
法を説明するための工程順に示した半導体チツプ
の断面図である。
法を説明するための工程順に示した半導体チツプ
の断面図である。
まず、第２図ａに示すように、Ｎ型シリコン基
板１１の一主表面にＰ型ウエル１２を形成し、Ｐ
型ウエル表面にＮチヤネルトランジスタのゲート
電極としての多結晶シリコン層１７をゲート絶縁
膜を介して設け、この多結晶シリコン層１７と自
己整合的にソース及びドレイン電極としてのＮ型
半導体層１３を設け、ＮチヤンネルMOSトラン
ジスタを形成する。Ｎ型シリコン基板１１の表面
にはＰチヤネルトランジスタのゲート電極として
の多結晶シリコン層１８をゲート絶縁膜を介して
設け、この多結晶シリコン層１８と自己整合的に
ソース及びドレイン電極としてのＰ型半導体層１
４を設け、ＰチヤンネルMOSトランジスタを形
成する。各々のトランジスタはフイールド絶縁膜
１５によつて絶縁分離され、素子表面を覆う絶縁
膜１６にＮ型半導体層１３に達するコンタクト孔
を開孔する。この時点ではまだＰ型半導体層１４
に達するコンタクト孔は形成されていない。
板１１の一主表面にＰ型ウエル１２を形成し、Ｐ
型ウエル表面にＮチヤネルトランジスタのゲート
電極としての多結晶シリコン層１７をゲート絶縁
膜を介して設け、この多結晶シリコン層１７と自
己整合的にソース及びドレイン電極としてのＮ型
半導体層１３を設け、ＮチヤンネルMOSトラン
ジスタを形成する。Ｎ型シリコン基板１１の表面
にはＰチヤネルトランジスタのゲート電極として
の多結晶シリコン層１８をゲート絶縁膜を介して
設け、この多結晶シリコン層１８と自己整合的に
ソース及びドレイン電極としてのＰ型半導体層１
４を設け、ＰチヤンネルMOSトランジスタを形
成する。各々のトランジスタはフイールド絶縁膜
１５によつて絶縁分離され、素子表面を覆う絶縁
膜１６にＮ型半導体層１３に達するコンタクト孔
を開孔する。この時点ではまだＰ型半導体層１４
に達するコンタクト孔は形成されていない。
次に、第２図ｂに示すように、多結晶シリコン
層１９を全面に被着し、Ｎ型不純物を多結晶シリ
コン層１９内に導入する。このとき適当な条件下
では、コンタクト孔からＮ型不純物がＮ型半導体
層１３及びＰ型ウエル１２の表面に導入され、リ
ーク電流路はＰ−Ｎ接合により絶縁分離される。
次に将来Ｐ型半導体層１４上にコンタクト孔を開
孔する部分の上部を含み、かつＮ型半導体層１３
上に開孔されたコンタクト孔の上部を含まない領
域の多結晶シリコン層１９をエツチング除去し、
フオトレジスト膜をマスクとしてＰ型半導体層１
４上に達するコンタクト孔を開孔する。もしもＰ
型半導体層１４とＮ型シリコン基板１１との間の
リーク電流減少対策を施したいときには、例えば
上記Ｐ型半導体層１４に達するコンタクト孔から
自己整合的にイオン注入法によりホウ素イオンを
導入し、アニールを行えばよい。
層１９を全面に被着し、Ｎ型不純物を多結晶シリ
コン層１９内に導入する。このとき適当な条件下
では、コンタクト孔からＮ型不純物がＮ型半導体
層１３及びＰ型ウエル１２の表面に導入され、リ
ーク電流路はＰ−Ｎ接合により絶縁分離される。
次に将来Ｐ型半導体層１４上にコンタクト孔を開
孔する部分の上部を含み、かつＮ型半導体層１３
上に開孔されたコンタクト孔の上部を含まない領
域の多結晶シリコン層１９をエツチング除去し、
フオトレジスト膜をマスクとしてＰ型半導体層１
４上に達するコンタクト孔を開孔する。もしもＰ
型半導体層１４とＮ型シリコン基板１１との間の
リーク電流減少対策を施したいときには、例えば
上記Ｐ型半導体層１４に達するコンタクト孔から
自己整合的にイオン注入法によりホウ素イオンを
導入し、アニールを行えばよい。
次に、第２図ｃに示すように、外部配線２０と
してアルミニウムあるいはシリコン入りアルミニ
ウムを被着し、所望のパターンを形成し、該、外
部配線２０をマスクとして自己整合的に、多結晶
シリコン層１９をエツチング除去すれば本発明に
かかるCMOS型半導体集積回路装置の最終構造
を得る。
してアルミニウムあるいはシリコン入りアルミニ
ウムを被着し、所望のパターンを形成し、該、外
部配線２０をマスクとして自己整合的に、多結晶
シリコン層１９をエツチング除去すれば本発明に
かかるCMOS型半導体集積回路装置の最終構造
を得る。
上記実施例において、Ｎ型のソース領域及びド
レイン領域１３にのみＮ型にドープした多結晶シ
リコン層１９を接続させ、Ｐ型のソース領域及び
ドレイン領域１４に多結晶シリコンを接触させて
いないのは、コンタクト孔内にシリコン・ノジユ
ールが析出するのを抑制し、接触抵抗の増大を防
ぐためである。多結晶シリコン層の上にアルミニ
ウム層を堆積し、400℃程度あるいはそれ以上の
温度で熱処理すると、Ｎ型にドープした多結晶シ
リコンではノジユールと称せられるこぶが発生す
ることは少ないのであるが、Ｐ型にドープした多
結晶シリコンではノジユールを発生しやすい。ノ
ジユールの発生は接触抵抗を増大させる。このこ
とから、Ｐ型ソース及びドレイン領域には多結晶
シリコンを堆積しないのである。
レイン領域１３にのみＮ型にドープした多結晶シ
リコン層１９を接続させ、Ｐ型のソース領域及び
ドレイン領域１４に多結晶シリコンを接触させて
いないのは、コンタクト孔内にシリコン・ノジユ
ールが析出するのを抑制し、接触抵抗の増大を防
ぐためである。多結晶シリコン層の上にアルミニ
ウム層を堆積し、400℃程度あるいはそれ以上の
温度で熱処理すると、Ｎ型にドープした多結晶シ
リコンではノジユールと称せられるこぶが発生す
ることは少ないのであるが、Ｐ型にドープした多
結晶シリコンではノジユールを発生しやすい。ノ
ジユールの発生は接触抵抗を増大させる。このこ
とから、Ｐ型ソース及びドレイン領域には多結晶
シリコンを堆積しないのである。
以上詳細に説明したように、本発明によれば、
リーク電流を低減させ、かつ接触抵抗の増大を防
いだCMOS型半導体集積回路装置が得られる。
リーク電流を低減させ、かつ接触抵抗の増大を防
いだCMOS型半導体集積回路装置が得られる。
第１図は従来のCMOS型半導体集積回路装置
の一例の製造途中工程における断面図、第２図ａ
〜ｃは本発明の一実施例を製造する方法を説明す
るための工程順に示した半導体チツプの断面図で
ある。 １，１１……Ｎ型シリコン基板、２，１２……
Ｐ型ウエル、３，１３……Ｎ型半導体層、４，１
４……Ｐ型半導体層、５，１５……フイールド絶
縁膜、６，１６……絶縁膜、７，１７……Ｎチヤ
ネルトランジスタのゲート電極としての多結晶シ
リコン層、８，１８……Ｐチヤネルトランジスタ
のゲート電極としての多結晶シリコン層、１９…
…多結晶シリコン層、２０……外部配線。
の一例の製造途中工程における断面図、第２図ａ
〜ｃは本発明の一実施例を製造する方法を説明す
るための工程順に示した半導体チツプの断面図で
ある。 １，１１……Ｎ型シリコン基板、２，１２……
Ｐ型ウエル、３，１３……Ｎ型半導体層、４，１
４……Ｐ型半導体層、５，１５……フイールド絶
縁膜、６，１６……絶縁膜、７，１７……Ｎチヤ
ネルトランジスタのゲート電極としての多結晶シ
リコン層、８，１８……Ｐチヤネルトランジスタ
のゲート電極としての多結晶シリコン層、１９…
…多結晶シリコン層、２０……外部配線。
Claims (1)
- １ 第１導電型の半導体基板の一主面に設けられ
た第２導電型ウエルと、前記ウエルの隣に設けら
れた第２導電型ソースびドレイン領域と、前記ウ
エル内に設けられた第１導電型のソース領域及び
ドレイン領域と、前記半導体基板の一主面を覆う
フイールド絶縁膜及び能動領域上の絶縁膜と、前
記第１導電型及び第２導電型のソース領域及びド
レイン領域のそれぞれの上の絶縁膜を選択除去し
て設けられた開孔と、前記開孔のうちＮ型のソー
ス領域及びドレイン領域の開孔に設けられ該Ｎ型
のソース領域及びドレイン領域に接続しかつＮ型
にドープされた多結晶シリコン層と、前記多結晶
シリコン層に接続するアルミニウムまたはシリコ
ン入りアルミニウムの配線と、Ｐ型のソース領域
及びドレイン領域の開孔に設けられ該Ｐ型のソー
ス及びドレイン領域に接続するアルミニウムまた
はシリコン入りアルミニウムの配線とを含むこと
を特徴とするCMOS型半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56184766A JPS5885559A (ja) | 1981-11-18 | 1981-11-18 | Ｃｍｏｓ型半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56184766A JPS5885559A (ja) | 1981-11-18 | 1981-11-18 | Ｃｍｏｓ型半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5885559A JPS5885559A (ja) | 1983-05-21 |
| JPH0121630B2 true JPH0121630B2 (ja) | 1989-04-21 |
Family
ID=16158948
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56184766A Granted JPS5885559A (ja) | 1981-11-18 | 1981-11-18 | Ｃｍｏｓ型半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5885559A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR930009127B1 (ko) * | 1991-02-25 | 1993-09-23 | 삼성전자 주식회사 | 스택형캐패시터를구비하는반도체메모리장치 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5144485A (en) * | 1974-10-14 | 1976-04-16 | Tokyo Shibaura Electric Co | Handotaisochito sonoseizohoho |
| JPS5267281A (en) * | 1975-12-01 | 1977-06-03 | Seiko Epson Corp | Semiconductor unit |
| JPS5286083A (en) * | 1976-01-12 | 1977-07-16 | Hitachi Ltd | Production of complimentary isolation gate field effect transistor |
| JPS5574175A (en) * | 1978-11-29 | 1980-06-04 | Nec Corp | Preparing interpolation type mos semiconductor device |
| US4291322A (en) * | 1979-07-30 | 1981-09-22 | Bell Telephone Laboratories, Incorporated | Structure for shallow junction MOS circuits |
-
1981
- 1981-11-18 JP JP56184766A patent/JPS5885559A/ja active Granted
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5144485A (en) * | 1974-10-14 | 1976-04-16 | Tokyo Shibaura Electric Co | Handotaisochito sonoseizohoho |
| JPS5267281A (en) * | 1975-12-01 | 1977-06-03 | Seiko Epson Corp | Semiconductor unit |
| JPS5286083A (en) * | 1976-01-12 | 1977-07-16 | Hitachi Ltd | Production of complimentary isolation gate field effect transistor |
| JPS5574175A (en) * | 1978-11-29 | 1980-06-04 | Nec Corp | Preparing interpolation type mos semiconductor device |
| US4291322A (en) * | 1979-07-30 | 1981-09-22 | Bell Telephone Laboratories, Incorporated | Structure for shallow junction MOS circuits |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5885559A (ja) | 1983-05-21 |
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