JPH10303432A - Ｃｍｏｓｆｅｔ及びその製造方法 - Google Patents
Ｃｍｏｓｆｅｔ及びその製造方法Info
- Publication number
- JPH10303432A JPH10303432A JP10059481A JP5948198A JPH10303432A JP H10303432 A JPH10303432 A JP H10303432A JP 10059481 A JP10059481 A JP 10059481A JP 5948198 A JP5948198 A JP 5948198A JP H10303432 A JPH10303432 A JP H10303432A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor layer
- type
- semiconductor
- film
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
- H01L21/845—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body including field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
- H01L21/86—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body the insulating body being sapphire, e.g. silicon on sapphire structure, i.e. SOS
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【課題】 修理可能なＣＭＯＳＦＥＴ及びその製造方法
を提供する。 【解決手段】 絶縁基板上に凹字型に形成されたｎ型と
ｐ型のシリコン層を互いに向き合うように配置し、その
中央のへこんだ部分にゲート電極を配置し、それぞれの
突出している部分を不純物領域、すなわちソース／ドレ
イン領域とした。したがって、チャネル領域及びソース
／ドレイン領域を基板上に露出されるように形成されて
いるので、それらの領域へイオンをあとで注入すること
ができる。
を提供する。 【解決手段】 絶縁基板上に凹字型に形成されたｎ型と
ｐ型のシリコン層を互いに向き合うように配置し、その
中央のへこんだ部分にゲート電極を配置し、それぞれの
突出している部分を不純物領域、すなわちソース／ドレ
イン領域とした。したがって、チャネル領域及びソース
／ドレイン領域を基板上に露出されるように形成されて
いるので、それらの領域へイオンをあとで注入すること
ができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体デバイスに
関し、特に修理可能なＣＭＯＳＦＥＴ及びその製造方法
に関する。
関し、特に修理可能なＣＭＯＳＦＥＴ及びその製造方法
に関する。
【０００２】
【従来の技術】ＭＯＳ技術は１９５８年にフェアチャイ
ルドにより発明された。この技術は、シリコン半導体表
面を良質の絶縁特性を有するシリコン酸化膜で処理する
ことであり、トランジスタの特性及びその製造方法に革
新的な改良をもたらした技術である。ＭＯＳ技術の発明
により半導体表面デバイスの実用化に拍車をかけ、１９
６２年にテキサス・インスツルメンツ社で最初の電界効
果トランジスタ（ＦＥＴ）が発表された。このＭＯＳＦ
ＥＴ素子としては、ｐＭＯＳ、ｎＭＯＳ、ＣＭＯＳがあ
る。
ルドにより発明された。この技術は、シリコン半導体表
面を良質の絶縁特性を有するシリコン酸化膜で処理する
ことであり、トランジスタの特性及びその製造方法に革
新的な改良をもたらした技術である。ＭＯＳ技術の発明
により半導体表面デバイスの実用化に拍車をかけ、１９
６２年にテキサス・インスツルメンツ社で最初の電界効
果トランジスタ（ＦＥＴ）が発表された。このＭＯＳＦ
ＥＴ素子としては、ｐＭＯＳ、ｎＭＯＳ、ＣＭＯＳがあ
る。
【０００３】ＭＯＳ素子は、初期には消費電力が少なく
かつ集積回路製造時のプロセスコントロールが比較的に
容易であるｐＭＯＳ素子を主に使用していたが、デバイ
スのスピードを重要視するようになり、キャリヤの移動
度が正孔より約２．５倍程度速い電子を利用するｎＭＯ
Ｓ素子を利用するようになった。そして、ＣＭＯＳ素子
は、集積密度や製造プロセスの複雑性の面からはｐＭＯ
ＳデバイスやｎＭＯＳデバイスよりは劣るが、消費電力
が遥かに少ないという特徴がある。現在は、素子のメモ
リ部ではｎＭＯＳを使用し、周辺回路部ではＣＭＯＳを
使用する方式に変わっている。
かつ集積回路製造時のプロセスコントロールが比較的に
容易であるｐＭＯＳ素子を主に使用していたが、デバイ
スのスピードを重要視するようになり、キャリヤの移動
度が正孔より約２．５倍程度速い電子を利用するｎＭＯ
Ｓ素子を利用するようになった。そして、ＣＭＯＳ素子
は、集積密度や製造プロセスの複雑性の面からはｐＭＯ
ＳデバイスやｎＭＯＳデバイスよりは劣るが、消費電力
が遥かに少ないという特徴がある。現在は、素子のメモ
リ部ではｎＭＯＳを使用し、周辺回路部ではＣＭＯＳを
使用する方式に変わっている。
【０００４】そして、このようなＣＭＯＳは、半導体デ
バイスの構成が半導体基板内であるバルクＣＭＯＳと、
絶縁層上にシリコン（Ｓｉ）単結晶薄膜を形成し、その
上に半導体デバイスを形成するＳＯＩＣＭＯＳとに区別
される。ＳＯＩ構造は、基板に関係する全ての容量や寄
生効果を無視できて、ラッチアップ現象やソフトエラー
現象がないＣＭＯＳ回路を構成することができる利点が
ある。
バイスの構成が半導体基板内であるバルクＣＭＯＳと、
絶縁層上にシリコン（Ｓｉ）単結晶薄膜を形成し、その
上に半導体デバイスを形成するＳＯＩＣＭＯＳとに区別
される。ＳＯＩ構造は、基板に関係する全ての容量や寄
生効果を無視できて、ラッチアップ現象やソフトエラー
現象がないＣＭＯＳ回路を構成することができる利点が
ある。
【０００５】ＳＯＩを技術的面から分類すると、サファ
イア等の単結晶絶縁層上に単結晶を成長させるエピタキ
シャル成長法と、絶縁膜の酸化膜上に多結晶又は非晶質
シリコン薄膜を堆積し、このシリコン薄膜を横方向に溶
融再結晶或いは固相エピタキシで堆積させる堆積膜再結
晶化法と、半導体基板中に酸化膜等の絶縁層を埋め込む
単結晶分離法等がある。そのうち、エピタキシャル堆積
法はＳＯＳが代表的である。そして、堆積膜再結晶化法
中の溶融再結晶化法は、酸化膜上にＣＶＤ法等によって
堆積した多結晶シリコン薄膜の一部をレーザビーム又は
電子ビームなどのエネルギービームで加熱・溶融し、そ
の溶融領域をウェーハ上で再結晶化して単結晶薄膜を得
る方法であり、固相エピタキシ法は、基板上で絶縁膜の
多数の結晶領域に非晶質シリコン膜を堆積し、アニーリ
ングしてエピタキシャル成長させる方法である。最後
に、単結晶分離法は、単結晶シリコン基板中に酸素イオ
ン又は窒素イオンをイオン注入して表面層の単結晶シリ
コン層を残し、内部に酸化膜層又は窒化膜層を埋め込ん
でＳＯＩ構造として用いる方法である。特に、酸素イオ
ンをイオン注入する方式をＳＩＭＯＸという。このよう
に、完全な分離構造を有するＳＯＩ構造は、いろいろの
利点があるが、特にＳＯＩＣＭＯＳはバルクＣＭＯＳに
比べて低消費電力、高集積度、耐ソフトエラー、耐ラッ
チアップ、高速動作の点から優秀である。
イア等の単結晶絶縁層上に単結晶を成長させるエピタキ
シャル成長法と、絶縁膜の酸化膜上に多結晶又は非晶質
シリコン薄膜を堆積し、このシリコン薄膜を横方向に溶
融再結晶或いは固相エピタキシで堆積させる堆積膜再結
晶化法と、半導体基板中に酸化膜等の絶縁層を埋め込む
単結晶分離法等がある。そのうち、エピタキシャル堆積
法はＳＯＳが代表的である。そして、堆積膜再結晶化法
中の溶融再結晶化法は、酸化膜上にＣＶＤ法等によって
堆積した多結晶シリコン薄膜の一部をレーザビーム又は
電子ビームなどのエネルギービームで加熱・溶融し、そ
の溶融領域をウェーハ上で再結晶化して単結晶薄膜を得
る方法であり、固相エピタキシ法は、基板上で絶縁膜の
多数の結晶領域に非晶質シリコン膜を堆積し、アニーリ
ングしてエピタキシャル成長させる方法である。最後
に、単結晶分離法は、単結晶シリコン基板中に酸素イオ
ン又は窒素イオンをイオン注入して表面層の単結晶シリ
コン層を残し、内部に酸化膜層又は窒化膜層を埋め込ん
でＳＯＩ構造として用いる方法である。特に、酸素イオ
ンをイオン注入する方式をＳＩＭＯＸという。このよう
に、完全な分離構造を有するＳＯＩ構造は、いろいろの
利点があるが、特にＳＯＩＣＭＯＳはバルクＣＭＯＳに
比べて低消費電力、高集積度、耐ソフトエラー、耐ラッ
チアップ、高速動作の点から優秀である。
【０００６】このような従来のＳＯＩを用いたＣＭＯＳ
ＦＥＴ及びその製造方法を添付図面に基づき説明する。
図１は従来のＳＯＳ構造を用いたＣＭＯＳＦＥＴの断面
構造図である。サファイア基板１上に選択的にｎ型メサ
シリコン層３及びｐ型メサシリコン層４が形成され、ｎ
型メサシリコン層３及びｐ型メサシリコン層４上の中央
部分にゲート絶縁膜５が形成され、その上にゲート電極
６が形成される。そして、ｎ型メサシリコン層３の両端
部にｐ型不純物領域７が形成され、ｐ型メサシリコン層
４の両端部にｎ型不純物領域８が形成される。これらの
ｐ型不純物領域７及びｎ型不純物領域８はトランジスタ
のソース／ドレインとして使用する領域である。
ＦＥＴ及びその製造方法を添付図面に基づき説明する。
図１は従来のＳＯＳ構造を用いたＣＭＯＳＦＥＴの断面
構造図である。サファイア基板１上に選択的にｎ型メサ
シリコン層３及びｐ型メサシリコン層４が形成され、ｎ
型メサシリコン層３及びｐ型メサシリコン層４上の中央
部分にゲート絶縁膜５が形成され、その上にゲート電極
６が形成される。そして、ｎ型メサシリコン層３の両端
部にｐ型不純物領域７が形成され、ｐ型メサシリコン層
４の両端部にｎ型不純物領域８が形成される。これらの
ｐ型不純物領域７及びｎ型不純物領域８はトランジスタ
のソース／ドレインとして使用する領域である。
【０００７】図２〜図３は、図１に示す従来のＣＭＯＳ
ＦＥＴの製造工程を示す断面図である。まず、図２ａに
示すように、通常のＳＯＳに用いるサファイア基板１上
にｎ型シリコン層２を形成する。図２ｂに示すように、
シリコン層２を選択的にパターニング（フォトリソグラ
フィ工程＋エッチング工程）して、メサ構造のｎ型メサ
シリコン層対３を形成した後、ｎ型メサシリコン層対３
を含む基板１の全面に感光膜ＰＲ１を塗布して、露光及
び現像工程でｎ型メサシリコン層対３のうち１つのメサ
シリコン層３を選択的に露出させる。次いで、露出され
た１つのメサシリコン層３にｐ型不純物イオンを注入し
てｐ型メサシリコン層４を形成する。
ＦＥＴの製造工程を示す断面図である。まず、図２ａに
示すように、通常のＳＯＳに用いるサファイア基板１上
にｎ型シリコン層２を形成する。図２ｂに示すように、
シリコン層２を選択的にパターニング（フォトリソグラ
フィ工程＋エッチング工程）して、メサ構造のｎ型メサ
シリコン層対３を形成した後、ｎ型メサシリコン層対３
を含む基板１の全面に感光膜ＰＲ１を塗布して、露光及
び現像工程でｎ型メサシリコン層対３のうち１つのメサ
シリコン層３を選択的に露出させる。次いで、露出され
た１つのメサシリコン層３にｐ型不純物イオンを注入し
てｐ型メサシリコン層４を形成する。
【０００８】図２ｃに示すように、感光膜ＰＲ１を除去
する。その後、ｎ型及びｐ型メサシリコン層３、４上に
感光膜ＰＲ２を塗布した後、露光及び現像工程でｎ型メ
サシリコン層３が露出されるように感光膜ＰＲ２をパタ
ーニングする。次いで、露出されたｎ型メサシリコン層
３の再結晶化のためにシリコンイオンをｎ型メサシリコ
ン層３に注入する。図３ｄに示すように、再結晶化のた
めのイオン注入後に、トランジスタのしきい値電圧を調
節するために低エネルギーのｎ型不純物イオンをｎ型メ
サシリコン層３の表面に注入し、パンチスルーを調節す
るために高エネルギーのｎ型不純物イオンをｎ型メサシ
リコン層３に注入する。
する。その後、ｎ型及びｐ型メサシリコン層３、４上に
感光膜ＰＲ２を塗布した後、露光及び現像工程でｎ型メ
サシリコン層３が露出されるように感光膜ＰＲ２をパタ
ーニングする。次いで、露出されたｎ型メサシリコン層
３の再結晶化のためにシリコンイオンをｎ型メサシリコ
ン層３に注入する。図３ｄに示すように、再結晶化のた
めのイオン注入後に、トランジスタのしきい値電圧を調
節するために低エネルギーのｎ型不純物イオンをｎ型メ
サシリコン層３の表面に注入し、パンチスルーを調節す
るために高エネルギーのｎ型不純物イオンをｎ型メサシ
リコン層３に注入する。
【０００９】図３ｅに示すように、ｎ型及びｐ型メサシ
リコン層３、４の中央部分上に通常の工程を用いてゲー
ト絶縁膜５とゲート電極６とを形成した後、ゲート電極
６の両側面のｎ型及びｐ型メサシリコン層３、４にそれ
ぞれｐ型及びｎ型不純物領域７、８を形成する。この
際、前記ｐ型及びｎ型不純物領域７、８はソース／ドレ
インとして使用する不純物領域である。
リコン層３、４の中央部分上に通常の工程を用いてゲー
ト絶縁膜５とゲート電極６とを形成した後、ゲート電極
６の両側面のｎ型及びｐ型メサシリコン層３、４にそれ
ぞれｐ型及びｎ型不純物領域７、８を形成する。この
際、前記ｐ型及びｎ型不純物領域７、８はソース／ドレ
インとして使用する不純物領域である。
【００１０】
【発明が解決しようとする課題】従来のＣＭＯＳＦＥＴ
及びその製造方法においては、チャンネル領域とソース
／ドレインを形成するバルクが、構造的にゲート電極の
下部に形成されているため、バルクに対するバイアス接
触窓を開けてやるのが困難である。また、デバイスの特
性を左右するしきい値電圧の調節のためのバルクへのド
ーピング工程が工程の初期に行わなければならないた
め、デバイスの特性の修理が不可能である。従って、Ｃ
ＭＯＳＦＥＴの生産性及び歩留まりが低下する問題点が
生じた。
及びその製造方法においては、チャンネル領域とソース
／ドレインを形成するバルクが、構造的にゲート電極の
下部に形成されているため、バルクに対するバイアス接
触窓を開けてやるのが困難である。また、デバイスの特
性を左右するしきい値電圧の調節のためのバルクへのド
ーピング工程が工程の初期に行わなければならないた
め、デバイスの特性の修理が不可能である。従って、Ｃ
ＭＯＳＦＥＴの生産性及び歩留まりが低下する問題点が
生じた。
【００１１】本発明は、上記の従来のＳＯＩを用いたＣ
ＭＯＳＦＥＴ及びその製造方法の問題点を解決するため
になされたもので、修理可能なＣＭＯＳＦＥＴ及びその
製造方法を提供することが目的である。
ＭＯＳＦＥＴ及びその製造方法の問題点を解決するため
になされたもので、修理可能なＣＭＯＳＦＥＴ及びその
製造方法を提供することが目的である。
【００１２】
【課題を解決するための手段】本発明のＣＭＯＳＦＥＴ
は、ＣＭＯＳ素子のバルク領域及びソース／ドレイン領
域を基板上に露出されるように形成したことを特徴とす
る。より具体的には、絶縁基板上に一定の距離を置いて
形成される第１導電型第１半導体層及び第２導電型第２
半導体層と、第１導電型第１半導体層の両端部分に、そ
こから突出するように形成された第２導電型第３半導体
層と、第２導電型第２半導体層の両端部分に、そこから
第３半導体層に向かって突出するように形成された第１
導電型第４半導体層との４つの半導体層を有し、その半
導体層の全面にゲート絶縁膜が形成され、かつ、第２導
電型第３半導体の間から第１導電型第４半導体層の間に
かけてゲート電極を形成させたことを特徴とする。
は、ＣＭＯＳ素子のバルク領域及びソース／ドレイン領
域を基板上に露出されるように形成したことを特徴とす
る。より具体的には、絶縁基板上に一定の距離を置いて
形成される第１導電型第１半導体層及び第２導電型第２
半導体層と、第１導電型第１半導体層の両端部分に、そ
こから突出するように形成された第２導電型第３半導体
層と、第２導電型第２半導体層の両端部分に、そこから
第３半導体層に向かって突出するように形成された第１
導電型第４半導体層との４つの半導体層を有し、その半
導体層の全面にゲート絶縁膜が形成され、かつ、第２導
電型第３半導体の間から第１導電型第４半導体層の間に
かけてゲート電極を形成させたことを特徴とする。
【００１３】上記した本発明のＣＭＯＳＦＥＴの製造方
法は、絶縁基板上に半導体層を形成して、その半導体層
を凹字が互いに向き合う形状にパターニングして、それ
ぞれに異なる導電型のイオンを注入して第１及び第２半
導体層を形成する。その凹字形の第１及び第２半導体層
の全面にゲート絶縁膜を形成して、凹字が向き合ってで
きる中央部のへこんだ部分にゲート電極を形成する。そ
の後、第１半導体層の凹字状の突出している部分に第２
導電型不純物イオンを注入して第２導電型第３半導体層
を形成し、第２半導体層の前記凹字状の突出している部
分に第１導電型不純物イオンを注入して第１導電型第４
半導体層を形成する。
法は、絶縁基板上に半導体層を形成して、その半導体層
を凹字が互いに向き合う形状にパターニングして、それ
ぞれに異なる導電型のイオンを注入して第１及び第２半
導体層を形成する。その凹字形の第１及び第２半導体層
の全面にゲート絶縁膜を形成して、凹字が向き合ってで
きる中央部のへこんだ部分にゲート電極を形成する。そ
の後、第１半導体層の凹字状の突出している部分に第２
導電型不純物イオンを注入して第２導電型第３半導体層
を形成し、第２半導体層の前記凹字状の突出している部
分に第１導電型不純物イオンを注入して第１導電型第４
半導体層を形成する。
【００１４】
【発明の実施の形態】以下、本発明実施形態のＳＯＩを
用いたＣＭＯＳＦＥＴ及びその製造方法を添付図面に基
づき説明する。図４ａは本実施形態のＣＭＯＳＦＥＴの
平面図であり、図４ｂは図４ａのＩ−Ｉ’線断面図であ
る。絶縁基板１１上に第１導電型第１半導体層であるｐ
型シリコン層１５及び第２導電型第２半導体層であるｎ
型シリコン層１６とが形成されている。いずれも、一定
幅のＩ字状に形成されている。その中央の一定の部分を
Ｃとし、その両側を端部Ｅ１、Ｅ２とする。ｐ型シリコ
ン層１５の両端部Ｅ１、Ｅ２から突出している部分１９
ａ、１９ｂは第２導電型第３半導体層であるｎ型高濃度
不純物領域である。また、ｎ型シリコン層１６の両端部
Ｅ１、Ｅ２から突出している部分２０ａ、２０ｂは第１
導電型第４半導体層であるｐ型高濃度不純物領域であ
る。第１導電型第１半導体層１５とその両側から突出し
ている第２導電型第３半導体層１９ａ、１９ｂとで凹字
状に形成されている。同様に第２導電型第２半導体層１
５とその両側から突出している第１導電型第４半導体層
２０ａ、２０ｂとで凹字状に形成されている。その凹字
状のものがわずかの間隔をあけて互いに向き合うように
して配置されている。上記構成とされた凹字状の半導体
層の全体をゲート絶縁膜１７で覆っている。凹字型が向
かい合ってできるへこんだ部分に差し込むようにゲート
電極１８ａが形成されている。すなわち、ｐ型及びｎ型
シリコン層１５、１６それぞれの中央部分Ｃにゲート電
極１８ａが配置されている。
用いたＣＭＯＳＦＥＴ及びその製造方法を添付図面に基
づき説明する。図４ａは本実施形態のＣＭＯＳＦＥＴの
平面図であり、図４ｂは図４ａのＩ−Ｉ’線断面図であ
る。絶縁基板１１上に第１導電型第１半導体層であるｐ
型シリコン層１５及び第２導電型第２半導体層であるｎ
型シリコン層１６とが形成されている。いずれも、一定
幅のＩ字状に形成されている。その中央の一定の部分を
Ｃとし、その両側を端部Ｅ１、Ｅ２とする。ｐ型シリコ
ン層１５の両端部Ｅ１、Ｅ２から突出している部分１９
ａ、１９ｂは第２導電型第３半導体層であるｎ型高濃度
不純物領域である。また、ｎ型シリコン層１６の両端部
Ｅ１、Ｅ２から突出している部分２０ａ、２０ｂは第１
導電型第４半導体層であるｐ型高濃度不純物領域であ
る。第１導電型第１半導体層１５とその両側から突出し
ている第２導電型第３半導体層１９ａ、１９ｂとで凹字
状に形成されている。同様に第２導電型第２半導体層１
５とその両側から突出している第１導電型第４半導体層
２０ａ、２０ｂとで凹字状に形成されている。その凹字
状のものがわずかの間隔をあけて互いに向き合うように
して配置されている。上記構成とされた凹字状の半導体
層の全体をゲート絶縁膜１７で覆っている。凹字型が向
かい合ってできるへこんだ部分に差し込むようにゲート
電極１８ａが形成されている。すなわち、ｐ型及びｎ型
シリコン層１５、１６それぞれの中央部分Ｃにゲート電
極１８ａが配置されている。
【００１５】図５〜図８は本実施形態のＣＭＯＳＦＥＴ
の製造工程を示す平面図であり、図９〜図１２はそれぞ
れ図５〜図８のＩ−Ｉ’線断面図である。まず、図５及
び図９に示すように、絶縁基板１１上に単結晶シリコン
層１２を形成する。絶縁基板１１は、ＳＯＩ構造を用い
た絶縁膜として酸化膜ＳｉＯ2 を使用するか、又はＳＯ
Ｉ構造中のＳＯＳのサファイアを使用する。
の製造工程を示す平面図であり、図９〜図１２はそれぞ
れ図５〜図８のＩ−Ｉ’線断面図である。まず、図５及
び図９に示すように、絶縁基板１１上に単結晶シリコン
層１２を形成する。絶縁基板１１は、ＳＯＩ構造を用い
た絶縁膜として酸化膜ＳｉＯ2 を使用するか、又はＳＯ
Ｉ構造中のＳＯＳのサファイアを使用する。
【００１６】図５ａ及び図９ｂに示すように、単結晶シ
リコン層１２を選択的にパターニング（フォトリソグラ
フィ工程＋エッチング工程）して、絶縁基板１１上で所
定間隔離れて向かい合う、中央部分に第１及び第２トレ
ンチ１３、１４を有する凹字型の第１及び第２シリコン
層１２ａ、１２ｂを形成する。この第１及び第２トレン
チ１３、１４は絶縁基板１１が露出されるように形成す
る。
リコン層１２を選択的にパターニング（フォトリソグラ
フィ工程＋エッチング工程）して、絶縁基板１１上で所
定間隔離れて向かい合う、中央部分に第１及び第２トレ
ンチ１３、１４を有する凹字型の第１及び第２シリコン
層１２ａ、１２ｂを形成する。この第１及び第２トレン
チ１３、１４は絶縁基板１１が露出されるように形成す
る。
【００１７】図６ｃ及び図１０ｃに示すように、第１及
び第２シリコン層１２ａ、１２ｂを含む絶縁基板１１上
に感光膜ＰＲ１０を塗布した後、露光及び現像工程で第
１シリコン層１２ａが露出されるように感光膜ＰＲ１０
をパターニングする。次いで、パターニングされた感光
膜ＰＲ１０をマスクに用いて露出された第１シリコン層
１２ａにｐ型不純物イオンを注入してｐ型シリコン層１
５を形成する。このときの不純物イオンはホウ素（Ｂ）
イオンである。
び第２シリコン層１２ａ、１２ｂを含む絶縁基板１１上
に感光膜ＰＲ１０を塗布した後、露光及び現像工程で第
１シリコン層１２ａが露出されるように感光膜ＰＲ１０
をパターニングする。次いで、パターニングされた感光
膜ＰＲ１０をマスクに用いて露出された第１シリコン層
１２ａにｐ型不純物イオンを注入してｐ型シリコン層１
５を形成する。このときの不純物イオンはホウ素（Ｂ）
イオンである。
【００１８】感光膜ＰＲ１０を除去した後、ｐ型シリコ
ン層１５及び第２シリコン層１２ｂを含む絶縁基板１１
の全面に感光膜ＰＲ１１を塗布して、露光及び現像工程
で、図６ｄ及び図１０ｄに示すように、第２シリコン層
１２ｂが露出されるように感光膜ＰＲ１１を選択的にパ
ターニングする。次いで、パターニングされた感光膜Ｐ
Ｒ１１をマスクに用いて露出された第２シリコン層１２
ｂにｎ型不純物イオンを注入してｎ型シリコン層１６を
形成する。このときの不純物イオンは、リン（Ｐ）又は
ヒ素（Ａｓ）イオンを注入する。この工程で形成された
ｐ型及びｎ型シリコン層１５、１６がＣＭＯＳのバルク
を形成する工程である。そして、上記のような工程後
に、図示してはいないが、しきい値電圧及びパンチスル
ーを調節するためのイオン注入工程を実施してもよい。
ン層１５及び第２シリコン層１２ｂを含む絶縁基板１１
の全面に感光膜ＰＲ１１を塗布して、露光及び現像工程
で、図６ｄ及び図１０ｄに示すように、第２シリコン層
１２ｂが露出されるように感光膜ＰＲ１１を選択的にパ
ターニングする。次いで、パターニングされた感光膜Ｐ
Ｒ１１をマスクに用いて露出された第２シリコン層１２
ｂにｎ型不純物イオンを注入してｎ型シリコン層１６を
形成する。このときの不純物イオンは、リン（Ｐ）又は
ヒ素（Ａｓ）イオンを注入する。この工程で形成された
ｐ型及びｎ型シリコン層１５、１６がＣＭＯＳのバルク
を形成する工程である。そして、上記のような工程後
に、図示してはいないが、しきい値電圧及びパンチスル
ーを調節するためのイオン注入工程を実施してもよい。
【００１９】感光膜ＰＲ１１を除去して、図６ｅ及び図
１０ｅに示すように、ｐ型及びｎ型シリコン層１５、１
６の表面にゲート絶縁膜１７を形成する。このゲート絶
縁膜１７は酸化膜又は窒化膜で形成し、酸化膜で形成す
る場合にはｐ型及びｎ型シリコン層１５、１６をそれぞ
れ熱酸化させて形成する。図７ｆ及び図１１ｆに示すよ
うに、ゲート絶縁膜１７を含む絶縁基板１１の全面にポ
リシリコン層１８を形成する。
１０ｅに示すように、ｐ型及びｎ型シリコン層１５、１
６の表面にゲート絶縁膜１７を形成する。このゲート絶
縁膜１７は酸化膜又は窒化膜で形成し、酸化膜で形成す
る場合にはｐ型及びｎ型シリコン層１５、１６をそれぞ
れ熱酸化させて形成する。図７ｆ及び図１１ｆに示すよ
うに、ゲート絶縁膜１７を含む絶縁基板１１の全面にポ
リシリコン層１８を形成する。
【００２０】図７ｇ及び図１１ｇに示すように、ポリシ
リコン層１８上に感光膜ＰＲ１２を塗布した後、露光及
び現像工程でゲート電極形成領域にのみ残るように感光
膜ＰＲ１２をパターニングする。ゲート電極形成領域
は、ｐ型及びｎ型シリコン層１５、１６に形成される第
１トレンチ１３から第２トレンチ１４かけての領域であ
ると定義する。図７ｈ及び図１１ｈに示すように、パタ
ーニングされた感光膜ＰＲ１２をマスクに用いた異方性
エッチング工程でポリシリコン層１８を選択的に除去し
てゲート電極１８ａを形成する。この後、感光膜ＰＲ１
２を除去する。
リコン層１８上に感光膜ＰＲ１２を塗布した後、露光及
び現像工程でゲート電極形成領域にのみ残るように感光
膜ＰＲ１２をパターニングする。ゲート電極形成領域
は、ｐ型及びｎ型シリコン層１５、１６に形成される第
１トレンチ１３から第２トレンチ１４かけての領域であ
ると定義する。図７ｈ及び図１１ｈに示すように、パタ
ーニングされた感光膜ＰＲ１２をマスクに用いた異方性
エッチング工程でポリシリコン層１８を選択的に除去し
てゲート電極１８ａを形成する。この後、感光膜ＰＲ１
２を除去する。
【００２１】図８ｉ及び図１２ｉに示すように、ゲート
電極１８ａ及びゲート酸化膜１７を含む絶縁基板１１の
全面に感光膜ＰＲ１３を塗布した後、露光及び現像工程
で第１トレンチ１３の両側のｐ型シリコン層１５、すな
わち、凹字型のＩ字状部分の両端から突出している部分
が部分的に露出されるように感光膜ＰＲ１３をパターニ
ングした後、パターニングされた感光膜ＰＲ１３をマス
クに用いてｎ型高濃度不純物イオンを注入して第１トレ
ンチ１３の両側のｐ型シリコン層１５にｎ型高濃度不純
物領域１９ａ、１９ｂを形成してｎＭＯＳトランジスタ
を完成する。このｎ型高濃度不純物領域１９ａ、１９ｂ
は、ソース／ドレインとして使用する不純物領域であ
る。又、ｎ型高濃度不純物領域１９ａ、１９ｂは、ｐ型
シリコン層１５に形成された第１トレンチ１３と同じ深
さに形成したり、第１トレンチ１３の両側の全面、すな
わちＩ字状部分の先端部分にも形成してもよい。
電極１８ａ及びゲート酸化膜１７を含む絶縁基板１１の
全面に感光膜ＰＲ１３を塗布した後、露光及び現像工程
で第１トレンチ１３の両側のｐ型シリコン層１５、すな
わち、凹字型のＩ字状部分の両端から突出している部分
が部分的に露出されるように感光膜ＰＲ１３をパターニ
ングした後、パターニングされた感光膜ＰＲ１３をマス
クに用いてｎ型高濃度不純物イオンを注入して第１トレ
ンチ１３の両側のｐ型シリコン層１５にｎ型高濃度不純
物領域１９ａ、１９ｂを形成してｎＭＯＳトランジスタ
を完成する。このｎ型高濃度不純物領域１９ａ、１９ｂ
は、ソース／ドレインとして使用する不純物領域であ
る。又、ｎ型高濃度不純物領域１９ａ、１９ｂは、ｐ型
シリコン層１５に形成された第１トレンチ１３と同じ深
さに形成したり、第１トレンチ１３の両側の全面、すな
わちＩ字状部分の先端部分にも形成してもよい。
【００２２】次には、同様にして、ｎ型シリコン層１６
にｐ型高濃度不純物領域２０ａ、２０ｂを形成する工程
である。すなわち、感光膜ＰＲ１３を除去して新しい感
光膜１４を全面に塗布して、図８ｊ及び図１２ｊに示す
ように、ｎ型シリコン層１６のＩ字状部分から突出して
いる部分を露出させてｐ型高濃度不純物イオンを注入す
る。このように、ｎ型シリコン層１６にｐ型高濃度不純
物領域２０ａ、２０ｂを形成してｐＭＯＳを完成する。
このｐ型高濃度不純物領域２０ａ、２０ｂはトランジス
タのソース／ドレインとして使用するものであり、それ
を変形できるのは前記の通りである。最後に、図８ｋ及
び図１１ｋに示すように、感光膜ＰＲ14を除去して、本
実施形態のＣＭＯＳＦＥＴの製造工程を完了する。
にｐ型高濃度不純物領域２０ａ、２０ｂを形成する工程
である。すなわち、感光膜ＰＲ１３を除去して新しい感
光膜１４を全面に塗布して、図８ｊ及び図１２ｊに示す
ように、ｎ型シリコン層１６のＩ字状部分から突出して
いる部分を露出させてｐ型高濃度不純物イオンを注入す
る。このように、ｎ型シリコン層１６にｐ型高濃度不純
物領域２０ａ、２０ｂを形成してｐＭＯＳを完成する。
このｐ型高濃度不純物領域２０ａ、２０ｂはトランジス
タのソース／ドレインとして使用するものであり、それ
を変形できるのは前記の通りである。最後に、図８ｋ及
び図１１ｋに示すように、感光膜ＰＲ14を除去して、本
実施形態のＣＭＯＳＦＥＴの製造工程を完了する。
【００２３】図１３ａは本実施形態のＣＭＯＳＦＥＴに
対する金属配線工程後の平面図であり、図１３ｂは図１
３ａのII−II’線上の断面構造図である。まず、ＣＭＯ
ＳＦＥＴのゲート電極１８ａ、ｎ型高濃度不純物領域１
９ａ、１９ｂ、及びｐ型高濃度不純物領域２０ａ、２０
ｂの上側の所定領域と、ｐ型及びｎ型シリコン層１５、
１６の側面のうちゲート電極１８ａと反対側の上側の所
定領域とに、第１、第２、第３、第４、第５、第６、及
び第７コンタクト部２１ａ、２１ｂ、２１ｃ、２１ｄ、
２１ｅ、２１ｆ、２１ｇが形成されている。ゲート電極
１８ａの上側の第１コンタクト部２１ａを介してゲート
電極１８ａに入力電圧ＶINを供給する第１金属配線２２
ａがゲート電極１８ａから図面上上側に向かって形成さ
れている。ｎ型高濃度不純物領域１９ａ、１９ｂのドレ
イン領域１９ｂとｐ型高濃度不純物領域２０ａ、２０ｂ
のドレイン領域２０ｂとの上側の第２及び第３コンタク
ト部２１ｂ、２１ｃを連結するようにして出力ＶOUT と
なる第２金属配線２２ｂが形成されている。ｐＭＯＳＦ
ＥＴのバルクのｎ型シリコン層１６のＩ字状部分の一側
面に形成された第４コンタクト部２１ｄ及びｐ型高濃度
不純物領域２０ａ、２０ｂのソース領域２０ａに形成さ
れた第５コンタクト部２１ｅを介してプラス（＋）の供
給電圧ＶDDを連結させる第３金属配線２２ｃが形成さ
れ、ｐＭＯＳＦＥＴのバルクのｐ型シリコン層１５の一
側面に形成された第６コンタクト部２１ｆ及びｎ型高濃
度不純物領域２０ａ、２０ｂのソース領域２０ａに形成
された第７コンタクト部２１ｇを介してマイナス（−）
の供給電圧ＶSSを連結させる第４金属配線２２ｄが形成
される。断面図に示す未説明符号の２３は、ゲート電極
１８ａ、ｐ型及びｎ型シリコン層１５、１６を含む全面
に形成される絶縁層である。
対する金属配線工程後の平面図であり、図１３ｂは図１
３ａのII−II’線上の断面構造図である。まず、ＣＭＯ
ＳＦＥＴのゲート電極１８ａ、ｎ型高濃度不純物領域１
９ａ、１９ｂ、及びｐ型高濃度不純物領域２０ａ、２０
ｂの上側の所定領域と、ｐ型及びｎ型シリコン層１５、
１６の側面のうちゲート電極１８ａと反対側の上側の所
定領域とに、第１、第２、第３、第４、第５、第６、及
び第７コンタクト部２１ａ、２１ｂ、２１ｃ、２１ｄ、
２１ｅ、２１ｆ、２１ｇが形成されている。ゲート電極
１８ａの上側の第１コンタクト部２１ａを介してゲート
電極１８ａに入力電圧ＶINを供給する第１金属配線２２
ａがゲート電極１８ａから図面上上側に向かって形成さ
れている。ｎ型高濃度不純物領域１９ａ、１９ｂのドレ
イン領域１９ｂとｐ型高濃度不純物領域２０ａ、２０ｂ
のドレイン領域２０ｂとの上側の第２及び第３コンタク
ト部２１ｂ、２１ｃを連結するようにして出力ＶOUT と
なる第２金属配線２２ｂが形成されている。ｐＭＯＳＦ
ＥＴのバルクのｎ型シリコン層１６のＩ字状部分の一側
面に形成された第４コンタクト部２１ｄ及びｐ型高濃度
不純物領域２０ａ、２０ｂのソース領域２０ａに形成さ
れた第５コンタクト部２１ｅを介してプラス（＋）の供
給電圧ＶDDを連結させる第３金属配線２２ｃが形成さ
れ、ｐＭＯＳＦＥＴのバルクのｐ型シリコン層１５の一
側面に形成された第６コンタクト部２１ｆ及びｎ型高濃
度不純物領域２０ａ、２０ｂのソース領域２０ａに形成
された第７コンタクト部２１ｇを介してマイナス（−）
の供給電圧ＶSSを連結させる第４金属配線２２ｄが形成
される。断面図に示す未説明符号の２３は、ゲート電極
１８ａ、ｐ型及びｎ型シリコン層１５、１６を含む全面
に形成される絶縁層である。
【００２４】図１４は本実施形態のＣＭＯＳＦＥＴの回
路図である。ｐＭＯＳとｎＭＯＳとが直列連結され、こ
れらのゲート電極に共通に入力信号ＶINが印加されるよ
うに接続し、ｎＭＯＳのソースは（−）の方の供給電圧
ＶSSに、ｐＭＯＳソースは（＋）の方の供給電圧ＶDDに
連結した状態である。ｎＭＯＳとｐＭＯＳとのドレイン
は共通出力信号ＶOUT端子に連結される。
路図である。ｐＭＯＳとｎＭＯＳとが直列連結され、こ
れらのゲート電極に共通に入力信号ＶINが印加されるよ
うに接続し、ｎＭＯＳのソースは（−）の方の供給電圧
ＶSSに、ｐＭＯＳソースは（＋）の方の供給電圧ＶDDに
連結した状態である。ｎＭＯＳとｐＭＯＳとのドレイン
は共通出力信号ＶOUT端子に連結される。
【００２５】このＣＭＯＳＦＥＴは、インバータとして
作用し、ｎＭＯＳＦＥＴのしきい値電圧とｐＭＯＳＦＥ
Ｔのしきい値電圧との符号が互いに異なるという性質を
利用して２つのトランジスタが交互にオン／オフされる
ように構成される。すなわち、入力電圧が低いときには
ｎＭＯＳＦＥＴはオフされｐＭＯＳＦＥＴはオンされて
出力電圧がＶDDの値を有するのに対して、入力電圧が高
いときにはｎＭＯＳＦＥＴはオンされｐＭＯＳＦＥＴは
オフされて出力電圧がＶSSの値を有するようになる。こ
の２つのいずれの場合にも、電流がＶDDからＶSSへ直接
に流れることができないため、電力消耗も無くなる。
作用し、ｎＭＯＳＦＥＴのしきい値電圧とｐＭＯＳＦＥ
Ｔのしきい値電圧との符号が互いに異なるという性質を
利用して２つのトランジスタが交互にオン／オフされる
ように構成される。すなわち、入力電圧が低いときには
ｎＭＯＳＦＥＴはオフされｐＭＯＳＦＥＴはオンされて
出力電圧がＶDDの値を有するのに対して、入力電圧が高
いときにはｎＭＯＳＦＥＴはオンされｐＭＯＳＦＥＴは
オフされて出力電圧がＶSSの値を有するようになる。こ
の２つのいずれの場合にも、電流がＶDDからＶSSへ直接
に流れることができないため、電力消耗も無くなる。
【００２６】
【発明の効果】本発明のＣＭＯＳＦＥＴ及びその製造方
法においては、以下の効果がある。請求項１の発明は、
絶縁基板上にＣＭＯＳＦＥＴのそれぞれのシリコン層、
すなわちバルクを露出しているので、バルクバイアシン
グ接触窓の形成が容易であり、バルクに対する追加イオ
ン注入工程が可能であって素子の修理が可能であるた
め、歩留まり及び生産性を向上させることができる。請
求項２の発明は、絶縁基板上にＣＭＯＳＦＥＴのバルク
を形成し、バルク間の絶縁基板上にゲート電極を形成す
るので、バルクバイアシング接触窓の形成が容易である
ばかりでなく、バルクに対するしきい値電圧調節及びパ
ンチスルー調節のための追加イオン注入工程が可能であ
って素子の修理が可能である。したがって、歩留まり及
び生産性を向上させることができる。請求項３の発明
は、バルク及びソース／ドレインとして使用する第１及
び第２半導体層に、ゲート絶縁膜として酸化膜又は窒化
膜の物質を使用するので、バルク及びソース／ドレイン
領域に対する絶縁及び保護を容易にできる。請求項４の
発明は、バルク及びソース／ドレインとして使用する第
１及び第２半導体層にゲート絶縁膜として酸化膜を形成
するための方法として、第１及び第２半導体層を熱酸化
すると、ゲート酸化膜を容易に形成できる。
法においては、以下の効果がある。請求項１の発明は、
絶縁基板上にＣＭＯＳＦＥＴのそれぞれのシリコン層、
すなわちバルクを露出しているので、バルクバイアシン
グ接触窓の形成が容易であり、バルクに対する追加イオ
ン注入工程が可能であって素子の修理が可能であるた
め、歩留まり及び生産性を向上させることができる。請
求項２の発明は、絶縁基板上にＣＭＯＳＦＥＴのバルク
を形成し、バルク間の絶縁基板上にゲート電極を形成す
るので、バルクバイアシング接触窓の形成が容易である
ばかりでなく、バルクに対するしきい値電圧調節及びパ
ンチスルー調節のための追加イオン注入工程が可能であ
って素子の修理が可能である。したがって、歩留まり及
び生産性を向上させることができる。請求項３の発明
は、バルク及びソース／ドレインとして使用する第１及
び第２半導体層に、ゲート絶縁膜として酸化膜又は窒化
膜の物質を使用するので、バルク及びソース／ドレイン
領域に対する絶縁及び保護を容易にできる。請求項４の
発明は、バルク及びソース／ドレインとして使用する第
１及び第２半導体層にゲート絶縁膜として酸化膜を形成
するための方法として、第１及び第２半導体層を熱酸化
すると、ゲート酸化膜を容易に形成できる。
【図１】 従来のＣＭＯＳＦＥＴの断面構造図。
【図２】 従来のＣＭＯＳＦＥＴの製造工程を示す断面
図。
図。
【図３】 従来のＣＭＯＳＦＥＴの製造工程を示す断面
図。
図。
【図４】 ａは本発明実施形態のＣＭＯＳＦＥＴの平面
図、ｂはａのＩ−Ｉ’線上の断面構造図。
図、ｂはａのＩ−Ｉ’線上の断面構造図。
【図５】 本実施形態のＣＭＯＳＦＥＴの製造工程を示
す平面図。
す平面図。
【図６】 本実施形態のＣＭＯＳＦＥＴの製造工程を示
す平面図。
す平面図。
【図７】 本実施形態のＣＭＯＳＦＥＴの製造工程を示
す平面図。
す平面図。
【図８】 本実施形態のＣＭＯＳＦＥＴの製造工程を示
す平面図。
す平面図。
【図９】 図５のＩ−Ｉ’線上の製造工程断面図。
【図１０】 図５のＩ−Ｉ’線上の製造工程断面図。
【図１１】 図５のＩ−Ｉ’線上の製造工程断面図。
【図１２】 図５のＩ−Ｉ’線上の製造工程断面図。
【図１３】 ａは本実施形態のＣＭＯＳＦＥＴに対する
金属配線形成工程後の平面図ｂはａのII−II’線上の断
面構造図。
金属配線形成工程後の平面図ｂはａのII−II’線上の断
面構造図。
【図１４】 本実施形態のＣＭＯＳＦＥＴの回路図。
１１ 絶縁基板 １２ａ、１２ｂ 第１、第２シリコン層 １３ 第１トレンチ １４ 第２トレンチ １５ ｐ型シリコン層 １６ ｎ型シリコン層 １７ ゲート絶縁膜 １８ａ ゲート電極 １９ａ、１９ｂ ｎ型高濃度不純物領域 ２０ａ、２０ｂ ｐ型高濃度不純物領域 ２１ａ、２１ｂ、２１ｃ、２１ｄ、２１ｅ、２１ｆ、２
１ｇ コンタクト部 ２２ａ、２２ｂ、２２ｃ、２２ｄ 金属配線
１ｇ コンタクト部 ２２ａ、２２ｂ、２２ｃ、２２ｄ 金属配線
Claims (4)
- 【請求項１】 絶縁基板と、 前記絶縁基板上に一定の距離を置いて形成される第１導
電型第１半導体層及び第２導電型第２半導体層と、 第１導電型第１半導体層の両端部分に、そこから突出す
るように形成された第２導電型第３半導体層と、 前記第２導電型第２半導体層の両端部分に、そこから第
３半導体層に向かって突出するように形成された第１導
電型第４半導体層と、 前記半導体層の全面に形成されるゲート絶縁膜と、 前記第１、第２、第３、及び第４半導体層の間の前記第
１及び第２半導体層の中央部の間に形成されるゲート電
極と、を備えることを特徴とするＣＭＯＳＦＥＴ。 - 【請求項２】 絶縁基板上に半導体層を形成する段階
と、 前記半導体層を凹字が互いに向き合う形状にパターニン
グして、それぞれに異なる導電型のイオンを注入して第
１及び第２半導体層を形成する段階と、 前記第１及び第２半導体層の全面にゲート絶縁膜を形成
する段階と、 前記絶縁基板上の凹字状が向き合ってできる中央部のへ
こんだ部分に差し込まれるようにゲート電極を形成する
段階と、 前記第１半導体層の前記凹字状の突出している部分に第
２導電型不純物イオンを注入して第２導電型第３半導体
層を形成する段階と、 前記第２半導体層の前記凹字状の突出している部分に第
１導電型不純物イオンを注入して第１導電型第４半導体
層を形成する段階と、を備えることを特徴とするＣＭＯ
ＳＦＥＴの製造方法。 - 【請求項３】 前記ゲート絶縁膜は、酸化膜、窒化膜の
うちいずれか１つで形成することを特徴とする請求項２
に記載のＣＭＯＳＦＥＴの製造方法。 - 【請求項４】 前記酸化膜は、前記第１及び第２半導体
層を熱酸化して形成することを特徴とする請求項３に記
載のＣＭＯＳＦＥＴの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970015429A KR100226730B1 (ko) | 1997-04-24 | 1997-04-24 | 씨모스펫 및 그 제조방법 |
| KR15429/1997 | 1997-04-24 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10303432A true JPH10303432A (ja) | 1998-11-13 |
| JP2926179B2 JP2926179B2 (ja) | 1999-07-28 |
Family
ID=19503827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10059481A Expired - Lifetime JP2926179B2 (ja) | 1997-04-24 | 1998-03-11 | Ｃｍｏｓｆｅｔ及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6069030A (ja) |
| JP (1) | JP2926179B2 (ja) |
| KR (1) | KR100226730B1 (ja) |
| CN (1) | CN1104744C (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2403848A (en) * | 2003-07-08 | 2005-01-12 | Seiko Epson Corp | Semiconductor device |
| JP2007019064A (ja) * | 2005-07-05 | 2007-01-25 | Oki Electric Ind Co Ltd | 電界効果トランジスタおよび半導体装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3745072A (en) * | 1970-04-07 | 1973-07-10 | Rca Corp | Semiconductor device fabrication |
| DE2316095A1 (de) * | 1973-03-30 | 1974-10-10 | Siemens Ag | Verfahren zur herstellung integrierter schaltungen mit komplementaer-kanal-feldeffekttransistoren |
| US4002501A (en) * | 1975-06-16 | 1977-01-11 | Rockwell International Corporation | High speed, high yield CMOS/SOS process |
| US4097314A (en) * | 1976-12-30 | 1978-06-27 | Rca Corp. | Method of making a sapphire gate transistor |
| US4091527A (en) * | 1977-03-07 | 1978-05-30 | Rca Corporation | Method for adjusting the leakage current of silicon-on-sapphire insulated gate field effect transistors |
| US5298434A (en) * | 1992-02-07 | 1994-03-29 | Harris Corporation | Selective recrystallization to reduce P-channel transistor leakage in silicon-on-sapphire CMOS radiation hardened integrated circuits |
-
1997
- 1997-04-24 KR KR1019970015429A patent/KR100226730B1/ko not_active IP Right Cessation
- 1997-10-29 CN CN97121543A patent/CN1104744C/zh not_active Expired - Lifetime
-
1998
- 1998-01-07 US US09/003,809 patent/US6069030A/en not_active Expired - Lifetime
- 1998-03-11 JP JP10059481A patent/JP2926179B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| CN1104744C (zh) | 2003-04-02 |
| KR19980078039A (ko) | 1998-11-16 |
| CN1197295A (zh) | 1998-10-28 |
| KR100226730B1 (ko) | 1999-10-15 |
| US6069030A (en) | 2000-05-30 |
| JP2926179B2 (ja) | 1999-07-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3782021B2 (ja) | 半導体装置、半導体装置の製造方法、半導体基板の製造方法 | |
| KR100281110B1 (ko) | 반도체소자및그제조방법 | |
| JPS61187224A (ja) | シリコン基板上に電界効果装置を製造する方法 | |
| JPH0738435B2 (ja) | 半導体装置の製造方法 | |
| JP2926179B2 (ja) | Ｃｍｏｓｆｅｔ及びその製造方法 | |
| JP2617177B2 (ja) | 集積回路のアイソレーシヨン構造およびその形成方法 | |
| US5670393A (en) | Method of making combined metal oxide semiconductor and junction field effect transistor device | |
| US6236089B1 (en) | CMOSFET and method for fabricating the same | |
| JPH09237841A (ja) | 半導体装置及びその製造方法 | |
| JP3188779B2 (ja) | 半導体装置 | |
| JPH1065019A (ja) | Ｃｍｏｓデバイスの製造方法 | |
| EP0700096A2 (en) | SOI-field effect transistor und method for making the same | |
| KR100259593B1 (ko) | 반도체장치의 제조 방법 | |
| KR100252881B1 (ko) | 씨모스펫 및 그 제조방법 | |
| KR0186079B1 (ko) | 반도체 소자 제조방법 | |
| JP2819582B2 (ja) | 半導体装置の製造方法 | |
| JPH04233758A (ja) | 半導体装置とその製造方法 | |
| KR930008905B1 (ko) | 다층구조의 시모스 트랜지스터의 제조방법 | |
| JP3350523B2 (ja) | 半導体装置 | |
| JPS60152066A (ja) | 電界効果型トランジスタ | |
| JPH06181312A (ja) | 半導体装置及びその製造方法 | |
| JPS63114265A (ja) | 半導体装置の製造方法 | |
| JPH0432763Y2 (ja) | ||
| KR0172814B1 (ko) | 실리콘 성장을 이용한 soi의 제조방법 | |
| JPH08111511A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S631 | Written request for registration of reclamation of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313631 |
|
| S633 | Written request for registration of reclamation of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313633 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S631 | Written request for registration of reclamation of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313631 |
|
| S633 | Written request for registration of reclamation of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313633 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090514 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100514 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110514 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110514 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120514 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120514 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130514 Year of fee payment: 14 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |