JP2819582B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2819582B2 JP2819582B2 JP1027988A JP2798889A JP2819582B2 JP 2819582 B2 JP2819582 B2 JP 2819582B2 JP 1027988 A JP1027988 A JP 1027988A JP 2798889 A JP2798889 A JP 2798889A JP 2819582 B2 JP2819582 B2 JP 2819582B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は高耐圧素子と低電圧素子とを同一基板上に形
成する半導体装置の製造方法に係わり、特に選択酸化法
による素子間分離技術を用いた製造方法に関するもので
ある。
成する半導体装置の製造方法に係わり、特に選択酸化法
による素子間分離技術を用いた製造方法に関するもので
ある。
例えばEL（エレクトロルミネセンス）ディスプレイ等
の表示デバイスの駆動用ICには、高電圧制御が可能な半
導体装置が必要とされる。このような半導体装置として
は、低消費電力化を図るために低電圧制御回路部と高電
圧出力部とをそれぞれ相補型MOSトランジスタで構成す
ることが望ましい。さらに、各素子間を誘電体分離する
ことにより、寄生容量及びリーク電流を小さくできるの
で、低消費電力でしかも高速動作が可能となる。
の表示デバイスの駆動用ICには、高電圧制御が可能な半
導体装置が必要とされる。このような半導体装置として
は、低消費電力化を図るために低電圧制御回路部と高電
圧出力部とをそれぞれ相補型MOSトランジスタで構成す
ることが望ましい。さらに、各素子間を誘電体分離する
ことにより、寄生容量及びリーク電流を小さくできるの
で、低消費電力でしかも高速動作が可能となる。
このような半導体装置としては、例えば、第２図に示
すようなSOI（Silicon on Insulator）技術を用いる方
法がある。
すようなSOI（Silicon on Insulator）技術を用いる方
法がある。
第２図において、シリコン基板１上に絶縁膜20が形成
され、この絶縁膜20上に多結晶シリコンを成長した後、
再結晶化し、さらに島状に形成した領域内に、低電圧PM
OSトランジスタ21、低電圧NMOSトランジスタ22、オフセ
ットゲート型高耐圧PMOSトランジスタ23及びオフセット
ゲート型高耐圧NMOSトランジスタ24が形成されている。
され、この絶縁膜20上に多結晶シリコンを成長した後、
再結晶化し、さらに島状に形成した領域内に、低電圧PM
OSトランジスタ21、低電圧NMOSトランジスタ22、オフセ
ットゲート型高耐圧PMOSトランジスタ23及びオフセット
ゲート型高耐圧NMOSトランジスタ24が形成されている。
このような構造であれば、各素子間は誘電体分離がな
されているので、相補型の回路が容易に形成でき、高速
動作や低消費電力化が図れる。
されているので、相補型の回路が容易に形成でき、高速
動作や低消費電力化が図れる。
しかしながら、上述のSOI技術を用いる方法において
は、絶縁膜20上に形成する再結晶化膜の特性が単結晶基
板に比べて悪いという欠点と、再結晶化のために例えば
レーザーアニーラ装置というような特別の装置が必要で
あり、装置の保守等により製造コストが高くなるという
問題がある。
は、絶縁膜20上に形成する再結晶化膜の特性が単結晶基
板に比べて悪いという欠点と、再結晶化のために例えば
レーザーアニーラ装置というような特別の装置が必要で
あり、装置の保守等により製造コストが高くなるという
問題がある。
また、低電圧トランジスタと高耐圧トランジスタとの
島状領域を形成する際に、それぞれ異なる膜厚で形成し
なければならないという問題もある。即ち、低電圧トラ
ンジスタにおいては、ソース・ドレインの面積が小さい
ほど寄生容量が小さくなり、耐放射線特性も良くなるた
め、島状領域の膜厚は薄い方が望ましく、例えば0.4μ
ｍ厚が用いられる。一方、高耐圧トランジスタにおいて
は、例えば200V程度の耐圧を達成するためには、島状領
域の膜厚は約２μｍが必要である。しかしながら、膜厚
の異なる島状領域を同時に形成することも、また、２μ
ｍもの厚さの領域を再結晶化によって形成することも技
術的に困難である。
島状領域を形成する際に、それぞれ異なる膜厚で形成し
なければならないという問題もある。即ち、低電圧トラ
ンジスタにおいては、ソース・ドレインの面積が小さい
ほど寄生容量が小さくなり、耐放射線特性も良くなるた
め、島状領域の膜厚は薄い方が望ましく、例えば0.4μ
ｍ厚が用いられる。一方、高耐圧トランジスタにおいて
は、例えば200V程度の耐圧を達成するためには、島状領
域の膜厚は約２μｍが必要である。しかしながら、膜厚
の異なる島状領域を同時に形成することも、また、２μ
ｍもの厚さの領域を再結晶化によって形成することも技
術的に困難である。
本発明の目的は上述の欠点を解決し、特殊な装置・プ
ロセスを用いることなく各素子が誘導体分離されて構成
された半導体装置の製造方法を提供することにある。
ロセスを用いることなく各素子が誘導体分離されて構成
された半導体装置の製造方法を提供することにある。
〔課題を解決するための手段〕 上記目的を達成するため、本発明の半導体装置の製造
方法においては、シリコン基板の一面に凸状の島状領域
を形成する工程と、選択酸化膜を形成する工程と、前記
島状領域内に高耐圧素子を形成する工程と、前記島状領
域以外の領域に低電圧素子を形成する工程と、シリコン
基板の他面に前記選択酸化膜に接して掘り込み層を形成
する工程とを含むものである。
方法においては、シリコン基板の一面に凸状の島状領域
を形成する工程と、選択酸化膜を形成する工程と、前記
島状領域内に高耐圧素子を形成する工程と、前記島状領
域以外の領域に低電圧素子を形成する工程と、シリコン
基板の他面に前記選択酸化膜に接して掘り込み層を形成
する工程とを含むものである。
島状領域内に素子を形成する場合、島状領域の膜厚
は、高耐圧素子は厚くする必要があり、低電圧素子は薄
い方が望ましい。そこで、側面を選択酸化膜で囲み、底
部は掘り込み層に接して形成した島状領域内に半導体素
子を作成することによって各素子の誘電体分離を図り、
その際、シリコン基板の表面を部分的に凸状になるよう
に整形して選択酸化を行うことにより、素子を作成する
島状領域の膜厚が厚い部分と薄い部分を形成する。それ
ぞれの領域に高耐圧及び低電圧トランジスタを作成する
ことにより、誘電体分離がなされ、高耐圧及び低電圧素
子によって構成される集積回路を同一基板上に作成する
ことができる。
は、高耐圧素子は厚くする必要があり、低電圧素子は薄
い方が望ましい。そこで、側面を選択酸化膜で囲み、底
部は掘り込み層に接して形成した島状領域内に半導体素
子を作成することによって各素子の誘電体分離を図り、
その際、シリコン基板の表面を部分的に凸状になるよう
に整形して選択酸化を行うことにより、素子を作成する
島状領域の膜厚が厚い部分と薄い部分を形成する。それ
ぞれの領域に高耐圧及び低電圧トランジスタを作成する
ことにより、誘電体分離がなされ、高耐圧及び低電圧素
子によって構成される集積回路を同一基板上に作成する
ことができる。
以下に本発明の実施例について図面を参照しながら詳
細に説明する。第１図（ａ）〜（ｅ）は本発明の一実施
例を工程順に示す断面図である。
細に説明する。第１図（ａ）〜（ｅ）は本発明の一実施
例を工程順に示す断面図である。
まず、第１図（ａ）に示すように、シリコン基板１上
に通常のフォトリソグラフィにより、フォトレジスト２
を形成した後、例えばスパッタエッチング法により側面
に角度を持たせて、深さ方向に1.5μｍのエッチングを
行う。
に通常のフォトリソグラフィにより、フォトレジスト２
を形成した後、例えばスパッタエッチング法により側面
に角度を持たせて、深さ方向に1.5μｍのエッチングを
行う。
次に、第１図（ｂ）に示すように、シリコン基板１上
にSi3N4膜を堆積した後、フォトリソグラフィ及びエッ
チング技術により選択酸化用マスク10を形成する。
にSi3N4膜を堆積した後、フォトリソグラフィ及びエッ
チング技術により選択酸化用マスク10を形成する。
次に、第１図（ｃ）に示すように、熱酸化により厚さ
１μｍの選択酸化膜11を形成する。
１μｍの選択酸化膜11を形成する。
続いて、第１図（ｄ）に示すように、シリコン基板１
の裏面にフォトレジスト３を形成し、これをマスクとし
てシリコン（基板）のエッチングを行い、選択酸化膜11
に接するように掘り込み層31を形成する。
の裏面にフォトレジスト３を形成し、これをマスクとし
てシリコン（基板）のエッチングを行い、選択酸化膜11
に接するように掘り込み層31を形成する。
しかる後、第１図（ｅ）に示すように、それぞれの島
状領域32内に低電圧PMOSトランジスタ21、低電圧NMOSト
ランジスタ22、オフセットゲート型高耐圧POMSトランジ
スタ23及びオフセットゲート型高耐圧NMOSトランジスタ
24を形成する。
状領域32内に低電圧PMOSトランジスタ21、低電圧NMOSト
ランジスタ22、オフセットゲート型高耐圧POMSトランジ
スタ23及びオフセットゲート型高耐圧NMOSトランジスタ
24を形成する。
このようにして製造された半導体装置によれば、各素
子間が完全に誘電体分離されているので、寄生容量が小
さくなり、高速動作が可能な低電圧トランジスタと高耐
圧トランジスタとを同一基板上に作成することができ
る。
子間が完全に誘電体分離されているので、寄生容量が小
さくなり、高速動作が可能な低電圧トランジスタと高耐
圧トランジスタとを同一基板上に作成することができ
る。
以上詳細に説明したように本発明によれば、低電圧ト
ランジスタと高耐圧トランジスタとが各素子間を完全に
誘電体分離して作成できるので、寄生容量及びリーク電
流を小さくでき、高速動作が可能で低消費電力化が図れ
る。また、従来の技術では困難であったシリコン基板の
単結晶を用いて、各素子の誘電体分離がなされた低電圧
制御回路と高電圧出力部を有する集積回路を構成するこ
とができる。さらには、特殊なプロセスや装置を用いる
ことなく、一般的なCMOSプロセスを組合せるだけで製造
することができるので、製造コストが増加することもな
い。
ランジスタと高耐圧トランジスタとが各素子間を完全に
誘電体分離して作成できるので、寄生容量及びリーク電
流を小さくでき、高速動作が可能で低消費電力化が図れ
る。また、従来の技術では困難であったシリコン基板の
単結晶を用いて、各素子の誘電体分離がなされた低電圧
制御回路と高電圧出力部を有する集積回路を構成するこ
とができる。さらには、特殊なプロセスや装置を用いる
ことなく、一般的なCMOSプロセスを組合せるだけで製造
することができるので、製造コストが増加することもな
い。
また、各素子を作成する島状領域の膜厚は、第１図
（ａ）に示したシリコン基板のエッチング深さと、第１
図（ｃ）に示した選択酸化膜厚の組合せによって任意の
値を得ることができる。さらに、島状領域内に作成され
る各素子はMOSトランジスタに限定されず、例えばMOSト
ランジスタとバイポーラトランジスタを組合せた回路を
構成することもできる。
（ａ）に示したシリコン基板のエッチング深さと、第１
図（ｃ）に示した選択酸化膜厚の組合せによって任意の
値を得ることができる。さらに、島状領域内に作成され
る各素子はMOSトランジスタに限定されず、例えばMOSト
ランジスタとバイポーラトランジスタを組合せた回路を
構成することもできる。
第１図（ａ）〜（ｅ）は本発明の一実施例の各工程の構
造を示す断面図、第２図は従来の誘電体分離が図られた
低電圧及び高耐圧素子からなる半導体装置の一例を示す
断面図である。 １……シリコン基板、2,3……フォトレジスト 10……選択酸化用マスク、11……選択酸化膜 20……絶縁膜、21……低電圧PMOSトランジスタ 22……低電圧NMOSトランジスタ 23……オフセットゲート型高耐圧PMOSトランジスタ 24……オフセットゲート型高耐圧NMOSトランジスタ 31……掘り込み層、32……島状領域
造を示す断面図、第２図は従来の誘電体分離が図られた
低電圧及び高耐圧素子からなる半導体装置の一例を示す
断面図である。 １……シリコン基板、2,3……フォトレジスト 10……選択酸化用マスク、11……選択酸化膜 20……絶縁膜、21……低電圧PMOSトランジスタ 22……低電圧NMOSトランジスタ 23……オフセットゲート型高耐圧PMOSトランジスタ 24……オフセットゲート型高耐圧NMOSトランジスタ 31……掘り込み層、32……島状領域
Claims (2)
- 【請求項１】シリコン基板の一面に凸状の島状領域を形
成する工程と、 この凸状の島状領域および凸状領域以外の平坦な領域を
分離する選択酸化膜を形成する工程と、 前記シリコン基板の他面から前記選択酸化膜に接するよ
うに掘り込み層を形成する工程と、 前記凸状の島状領域であって膜厚の厚い領域に高耐圧素
子を形成する工程と、 前記平坦な領域であって膜厚の薄い領域に低電圧素子を
形成する工程と を含むことを特徴とする半導体装置の製造方法。 - 【請求項２】シリコン基板の一面にフォトリソグラフィ
およびエッチングを行って凸状の島状領域を形成する工
程と、 前記シリコン基板の一面に絶縁膜を形成し、フォトリソ
グラフィおよびエッチングを行うことにより選択酸化膜
形成用マスクを形成する工程と、 この選択酸化膜形成用マスクを用いて、素子が形成され
る前記凸状の島状領域および凸状の島状領域以外の素子
が形成される平坦な領域を分離する選択酸化膜を形成す
る工程と、 前記シリコン基板の他面から前記選択酸化膜に接するよ
うに掘り込み層を形成し膜厚の相違する複数の領域を形
成する工程と、 前記凸状の島状領域であって膜厚の厚い領域にはその膜
厚の全部が活性領域となる高耐圧素子を形成し、前記平
坦な領域であって膜厚の薄い領域にその膜厚の全部が活
性領域となる低電圧素子を形成する工程と を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1027988A JP2819582B2 (ja) | 1989-02-06 | 1989-02-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1027988A JP2819582B2 (ja) | 1989-02-06 | 1989-02-06 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02206159A JPH02206159A (ja) | 1990-08-15 |
| JP2819582B2 true JP2819582B2 (ja) | 1998-10-30 |
Family
ID=12236215
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1027988A Expired - Fee Related JP2819582B2 (ja) | 1989-02-06 | 1989-02-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2819582B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100223915B1 (ko) * | 1996-10-22 | 1999-10-15 | 구본준 | 반도체 소자의 구조 및 제조방법 |
| JP4600563B2 (ja) * | 2007-10-24 | 2010-12-15 | 株式会社デンソー | 半導体装置及びその製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5969944A (ja) * | 1982-10-14 | 1984-04-20 | Sanken Electric Co Ltd | 底面絶縁体分離集積回路の製造方法 |
| JPS6298645A (ja) * | 1985-10-25 | 1987-05-08 | Hitachi Ltd | 半導体装置の製造方法 |
| JPH01140740A (ja) * | 1987-11-27 | 1989-06-01 | Sony Corp | 半導体装置及びその製造方法 |
-
1989
- 1989-02-06 JP JP1027988A patent/JP2819582B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02206159A (ja) | 1990-08-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |