JPS5969944A - 底面絶縁体分離集積回路の製造方法 - Google Patents
底面絶縁体分離集積回路の製造方法Info
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- JPS5969944A JPS5969944A JP57180352A JP18035282A JPS5969944A JP S5969944 A JPS5969944 A JP S5969944A JP 57180352 A JP57180352 A JP 57180352A JP 18035282 A JP18035282 A JP 18035282A JP S5969944 A JPS5969944 A JP S5969944A
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Landscapes
- Bipolar Transistors (AREA)
- Element Separation (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、素子の底面を空気又は誘電体で分離する底面
絶縁体分離集積回路（ＩＣ）の製造方法に関づ−るもの
である。
絶縁体分離集積回路（ＩＣ）の製造方法に関づ−るもの
である。
絶縁体分離法によれば、寄生容量が少なく１回り込み電
流等の寄生効果もほとんどない高性能な集積回路ン得る
ことが出来る。現在実用イヒされる絶縁体分離法による
集積回路の製造方法を第１図を参照して説明′１−ると
、まず、第１図（Ａ）ＶＣ示すよ）にｎｕシリコン基板
（月にエツチングにより凹部（２１’ａ？形成し、これ
等の表面Ｖｃ肪奄体分離のためのＳｉｎ、膜（３１を形
成する。次に、第ｊ図山）に示す如く、モノシランガス
の熱分解法等により５Ｉ０２膜（３）上に厚い多結晶シ
リコン層（４）馨形成する。次に、 ！！ ］図（Ｂｌ
の線（５）で示す部分より下側をラッピングにより除去
することにより、第１図（０に示す如く、多結晶シリコ
ン層（４）を基板として５ＩＯＩ！膜（２）で島状に分
離されたｎ形単結晶シリコン領域（１ａ）を形成する。
流等の寄生効果もほとんどない高性能な集積回路ン得る
ことが出来る。現在実用イヒされる絶縁体分離法による
集積回路の製造方法を第１図を参照して説明′１−ると
、まず、第１図（Ａ）ＶＣ示すよ）にｎｕシリコン基板
（月にエツチングにより凹部（２１’ａ？形成し、これ
等の表面Ｖｃ肪奄体分離のためのＳｉｎ、膜（３１を形
成する。次に、第ｊ図山）に示す如く、モノシランガス
の熱分解法等により５Ｉ０２膜（３）上に厚い多結晶シ
リコン層（４）馨形成する。次に、 ！！ ］図（Ｂｌ
の線（５）で示す部分より下側をラッピングにより除去
することにより、第１図（０に示す如く、多結晶シリコ
ン層（４）を基板として５ＩＯＩ！膜（２）で島状に分
離されたｎ形単結晶シリコン領域（１ａ）を形成する。
しかる後ｉｃ、島状シリコン領域（１ａ）に回路素子を
形成し５集積回路チップを完成させる。これにより、比
較的高性能な集積回路を得ることが出来る。しかし、多
結晶シリコン層（４）を例えば２００μｍ程度と厚く形
成しなげればならｒ、（いこと、又工程が複雑であるこ
と等のために集積回路のコストアップが避けられない。
形成し５集積回路チップを完成させる。これにより、比
較的高性能な集積回路を得ることが出来る。しかし、多
結晶シリコン層（４）を例えば２００μｍ程度と厚く形
成しなげればならｒ、（いこと、又工程が複雑であるこ
と等のために集積回路のコストアップが避けられない。
またパワートランジスタのよ５な′成力用菓子を作り込
むことも困難であった。
むことも困難であった。
そこで５本発明の目的は、分離領域を比較的容易に形成
することが可能１よ底面絶縁体分離集積回路の製造方法
を提供することにある。
することが可能１よ底面絶縁体分離集積回路の製造方法
を提供することにある。
上記目的を達成するだめの本発明は、素子形成用島状領
域の１１４１１而を包囲する形状を有すると共に半導体
ウェハの表面から裏面に向って前記ウェハの厚さのｂ未
満の深さを有するよりに素子間分離領域を形成する工程
と、前記素子間分離領域を形成した後又はｎｉＪ又は前
後に前記島状領域及び前記素子間分離領域の外側領域に
回路素子を夫々形成する工程と、１１Ｊ紀累子間分ｎ１
を領域の外側領域に対応する部分に枠状補強部分を残存
させるよりにして前記ウェハの裏ω」から前記素子間分
離領域に達する四部を形成し、前記四部によって前記島
状領域の底面を絶縁体分離する工程と、を具備している
ことを％徴と′１−る底面絶縁体分離集積回路の製造方
法に係わるものである。
域の１１４１１而を包囲する形状を有すると共に半導体
ウェハの表面から裏面に向って前記ウェハの厚さのｂ未
満の深さを有するよりに素子間分離領域を形成する工程
と、前記素子間分離領域を形成した後又はｎｉＪ又は前
後に前記島状領域及び前記素子間分離領域の外側領域に
回路素子を夫々形成する工程と、１１Ｊ紀累子間分ｎ１
を領域の外側領域に対応する部分に枠状補強部分を残存
させるよりにして前記ウェハの裏ω」から前記素子間分
離領域に達する四部を形成し、前記四部によって前記島
状領域の底面を絶縁体分離する工程と、を具備している
ことを％徴と′１−る底面絶縁体分離集積回路の製造方
法に係わるものである。
上記本発明によれば次の作用効果が得られる。
（イ） ウェハの裏面Ｉ１１．ｌ＋から島状領域のｉ１
１＋１而の素子間分離領域に至る四部を形成し、この凹
部によって素子の底面をｉＲ体分離するので、底面絶縁
体分離の集積回路を容易且つ低コストに製造することが
可能になる。
１＋１而の素子間分離領域に至る四部を形成し、この凹
部によって素子の底面をｉＲ体分離するので、底面絶縁
体分離の集積回路を容易且つ低コストに製造することが
可能になる。
（ロ）四部を囲むように枠状補強部分を残存させるので
、集積回路チップの機械的強度の低下を防止することが
出来る。
、集積回路チップの機械的強度の低下を防止することが
出来る。
（ハ）四部を囲む外側領域のノ底面は絶縁体分離されな
いので、裏面側ＶＣ，電極を形成することが可能になる
。
いので、裏面側ＶＣ，電極を形成することが可能になる
。
次に１図面を参照して本発明の実施例について述べる。
実施例Ｊ（第２図（Ａｌ〜σ」、第３図）第２図及び第
３囚はパワートランジスタとダイオードと抵抗と小信号
トランジスタとを含む集積回８ＣＩＣ）の製造方法を概
略昨に示すものである。
３囚はパワートランジスタとダイオードと抵抗と小信号
トランジスタとを含む集積回８ＣＩＣ）の製造方法を概
略昨に示すものである。
この実施例Ｊに於いては、まず、第２図（ＡＩ［示す如
（、厚さ約２５０μｍのｎ 型シ１Ｊコン基板（６１の
上に厚さ約２０μｍのｎ型シリコン層（７）ヲエビタキ
シャル成長させたシリコンウェハｔ８１を用意する。
（、厚さ約２５０μｍのｎ 型シ１Ｊコン基板（６１の
上に厚さ約２０μｍのｎ型シリコン層（７）ヲエビタキ
シャル成長させたシリコンウェハｔ８１を用意する。
次に、第２図お）に示すように、素子間分離領域を形成
すべき／９１に、ウェハ（８）の表面（８ａ）から裏面
（８ｂ）の方向に延びてｎ 型シＩＪコン基板（６）に
達する溝（９）を例えば硝弗酸系エツチング液を用いた
エツチングにより形成する。
すべき／９１に、ウェハ（８）の表面（８ａ）から裏面
（８ｂ）の方向に延びてｎ 型シＩＪコン基板（６）に
達する溝（９）を例えば硝弗酸系エツチング液を用いた
エツチングにより形成する。
次に、第２図（０に示す如く、溝（９）の表面を酸化し
てＳ ｊ Ｏｘ 膜ｕｔＪｌを形成し、更にモノシラン
の熱分解により多結晶シリコン（１１１を成長させて溝
（９）を埋める０なおＳＩＯ！膜（１０１および多結晶
シリコンａＤは溝（９）而ぶＪ外のウェハ表面にも形成
されるが、これらはラッピング処理で除去している。こ
の結果、ＳｉＯｘＪＩＨＯＩと多結晶シリコンＵとから
成る側面の素子間分離領域１Ｉ２Ｉが形成され、これに
より１Ｉｌ１面が分離されたｎ型シリコンの島状領域（
１３１（１４Ｊ （１５Ｊが生じ、またこれ等の島状領
域（１３１Ｈαωから分離されたｎ’Ｊｊｄシリコンの
外側領域（＋６１が生じる。
てＳ ｊ Ｏｘ 膜ｕｔＪｌを形成し、更にモノシラン
の熱分解により多結晶シリコン（１１１を成長させて溝
（９）を埋める０なおＳＩＯ！膜（１０１および多結晶
シリコンａＤは溝（９）而ぶＪ外のウェハ表面にも形成
されるが、これらはラッピング処理で除去している。こ
の結果、ＳｉＯｘＪＩＨＯＩと多結晶シリコンＵとから
成る側面の素子間分離領域１Ｉ２Ｉが形成され、これに
より１Ｉｌ１面が分離されたｎ型シリコンの島状領域（
１３１（１４Ｊ （１５Ｊが生じ、またこれ等の島状領
域（１３１Ｈαωから分離されたｎ’Ｊｊｄシリコンの
外側領域（＋６１が生じる。
次に、第２図の）に示す如く、硼素拡散により４つのｐ
型領域α７） Ｑａｌｕ＋ ｔ２ｔｌｌを形成し、また
燐拡散により４つのｎ型領域１２１） ＋２２１■３１
ｆ２会を形成する。これにより、編状領域（１３１１Ｊ
４） （１５１に小信号の回路素子としてのダイオード
、抵抗、小信号トランジスタが夫々形成され、また外側
領域叫の一部に回路素子としてパワートランジスタが形
成される。な２、ウェハ表面には選択拡散のマスクとし
て使用するＳ ｒ Ｏｘ膜が笑際には形成されているが
１図面ではこれが省略されている。
型領域α７） Ｑａｌｕ＋ ｔ２ｔｌｌを形成し、また
燐拡散により４つのｎ型領域１２１） ＋２２１■３１
ｆ２会を形成する。これにより、編状領域（１３１１Ｊ
４） （１５１に小信号の回路素子としてのダイオード
、抵抗、小信号トランジスタが夫々形成され、また外側
領域叫の一部に回路素子としてパワートランジスタが形
成される。な２、ウェハ表面には選択拡散のマスクとし
て使用するＳ ｒ Ｏｘ膜が笑際には形成されているが
１図面ではこれが省略されている。
次に、第２図［Ｆ］に示す如く、ウェハ表面のＳｉＯｘ
ｍ四に開口を設け、アルミニウムを蒸着し、谷素子の電
極釉及び配線ヲ形成する。またウエノ・（８）の裏面（
８ｂ）Ｋも電極Ｕηを形成する。なお、各回路素子間の
接続配線は１図面で省略されている。
ｍ四に開口を設け、アルミニウムを蒸着し、谷素子の電
極釉及び配線ヲ形成する。またウエノ・（８）の裏面（
８ｂ）Ｋも電極Ｕηを形成する。なお、各回路素子間の
接続配線は１図面で省略されている。
次に、第２図（）”ｌＩ’？−示す如く、外部リード接
続用電極（２ｆｉａ）（２６ｂ）の部分を除いて、ウエ
ノ＼（８１０表面上に厚さ約２０μｍのポリイミド樹脂
層（２８１を形成する。この樹脂１＠郭）は、以後の製
造工程中のウェハ（８）および完成したＩＣチップを機
械的に補強する役割を果している。なお、この樹脂層剛
の代りにガラスなどの他の絶縁層を設けてもよい。ただ
し、塗布法により形成するガラス層のよった比較的高温
（約７００℃ンの熱処理を必要とする絶縁層を形成する
ときは、その前に融点が比較的低いアルミニウムの電極
及び配線を形成しておく訳にはいかないので、高融点の
モリブデンや多結晶シリコンで電極および配線を形成す
る必要がある。
続用電極（２ｆｉａ）（２６ｂ）の部分を除いて、ウエ
ノ＼（８１０表面上に厚さ約２０μｍのポリイミド樹脂
層（２８１を形成する。この樹脂１＠郭）は、以後の製
造工程中のウェハ（８）および完成したＩＣチップを機
械的に補強する役割を果している。なお、この樹脂層剛
の代りにガラスなどの他の絶縁層を設けてもよい。ただ
し、塗布法により形成するガラス層のよった比較的高温
（約７００℃ンの熱処理を必要とする絶縁層を形成する
ときは、その前に融点が比較的低いアルミニウムの電極
及び配線を形成しておく訳にはいかないので、高融点の
モリブデンや多結晶シリコンで電極および配線を形成す
る必要がある。
アルミニウムの電極および配線とする場合は、ガラス層
形成後に、ガラス膜を開孔してアルミニウムの電極およ
び配線を形成すればよい。
形成後に、ガラス膜を開孔してアルミニウムの電極およ
び配線を形成すればよい。
次に、第２図（Ｇに示す如く、ウェハ裏面（８ｂ）の＋
唄１１かも電極ｆｆ７１及びｎ 型シリコン基板（６）
をエツチングして、溝（９）の底部ａち素子間分離領域
（１２）に達する四部（２９）を形成する。この凹部（
２９）は、ＩＣを構成する回路素子即ち島状領域（１３
１Ｕ４ＪＱωの底面絶縁体分離を行うためのものであり
、第３図の縮小平面図から明らかなように、谷島状領域
＋１３１［１４Ｊ０５）の下部を全部除去するよりに形
成されている。また、四部シ１ｊ）を設けることによる
ＩＣチップ（３３）の強度の低下を防ぐために、凹部［
２！１１の曲りに枠状補強部分（３０ｊが残存されてい
る。このため、外側領域け６）に形成されたパワートラ
ンジスタのコレクタ′ｉ！極ガ）はウェハ（８＋の裏面
に設げられることか可能である。この凹部（２９）を形
成１−るためのエツチングは２段陥で行う。即ち第Ｊ段
階として、例えば硝酸二弗酸：酢酸＝５：３：３の通常
の硝弗酸系エツチング液で討型シリコン基板（６）をエ
ツチングし、第２図（０で点線６υで示すよつにエツチ
ング前面がｎ型シリコン層（７）に達する少し前でこの
エツチングを終了させる。しかる後、第２段階として比
抵抗選択性のエツチングを行う。この比抵抗選択性のエ
ツチングとは、比抵抗が０．１Ω−ｃｍ程度より高くな
るとエツチング速度が極端に低下することを第１用した
エツチングであり、例えば酢酸の量を硝酸と弗酸を合計
した容積の２倍匂よとした例えば硝酸二弗酸：酢酸＝３
：］：８の硝弗酸系エツチング液を用いることによって
達成し得る。このよりｌ’ｃ％２段階にエツチングすれ
ば、精密な制御を行わなくても所望のエツチング深さを
容易に得ることが出来る。ｆｆ１ｊちｎ型シリコン層（
７）が不所望にエツチングされたり、ｎ＋型シリコン基
板（６）が残存して底面絶縁体分離が不児全になったり
することを阻止したエツチングが可能になる。なお、比
抵抗選択性エツチングの効果を十分に出″ｆｖｃは、低
抵抗部分の比抵抗が０．０３ Ｌλ−ｃｍより低いこと
が望ましい。ｌ：のため、この例ではｎ型シリコン層（
７）の比＋ 抵抗はＦＩＦＯΩ−ｃｍ、ｎ 型シリコン基板（６１
の比抵抗は約０．０３Ω−ｃｍである。この四部シ９）
を形成′１−るために、勿論、第】及び第２の段階を通
して比抵抗選択性エツチングを行ってもよいし、比抵抗
選択性エツチングを利用しなくともよい。しかし、Ｒ１
１＠の場合、比抵抗選択性エツチングではエツチングを
開始すると徐々に比抵抗選択性が低下してくることを考
えると、エツチング液の交換をひんばんに行う必要がで
てくるので得策ではない。
をエツチングして、溝（９）の底部ａち素子間分離領域
（１２）に達する四部（２９）を形成する。この凹部（
２９）は、ＩＣを構成する回路素子即ち島状領域（１３
１Ｕ４ＪＱωの底面絶縁体分離を行うためのものであり
、第３図の縮小平面図から明らかなように、谷島状領域
＋１３１［１４Ｊ０５）の下部を全部除去するよりに形
成されている。また、四部シ１ｊ）を設けることによる
ＩＣチップ（３３）の強度の低下を防ぐために、凹部［
２！１１の曲りに枠状補強部分（３０ｊが残存されてい
る。このため、外側領域け６）に形成されたパワートラ
ンジスタのコレクタ′ｉ！極ガ）はウェハ（８＋の裏面
に設げられることか可能である。この凹部（２９）を形
成１−るためのエツチングは２段陥で行う。即ち第Ｊ段
階として、例えば硝酸二弗酸：酢酸＝５：３：３の通常
の硝弗酸系エツチング液で討型シリコン基板（６）をエ
ツチングし、第２図（０で点線６υで示すよつにエツチ
ング前面がｎ型シリコン層（７）に達する少し前でこの
エツチングを終了させる。しかる後、第２段階として比
抵抗選択性のエツチングを行う。この比抵抗選択性のエ
ツチングとは、比抵抗が０．１Ω−ｃｍ程度より高くな
るとエツチング速度が極端に低下することを第１用した
エツチングであり、例えば酢酸の量を硝酸と弗酸を合計
した容積の２倍匂よとした例えば硝酸二弗酸：酢酸＝３
：］：８の硝弗酸系エツチング液を用いることによって
達成し得る。このよりｌ’ｃ％２段階にエツチングすれ
ば、精密な制御を行わなくても所望のエツチング深さを
容易に得ることが出来る。ｆｆ１ｊちｎ型シリコン層（
７）が不所望にエツチングされたり、ｎ＋型シリコン基
板（６）が残存して底面絶縁体分離が不児全になったり
することを阻止したエツチングが可能になる。なお、比
抵抗選択性エツチングの効果を十分に出″ｆｖｃは、低
抵抗部分の比抵抗が０．０３ Ｌλ−ｃｍより低いこと
が望ましい。ｌ：のため、この例ではｎ型シリコン層（
７）の比＋ 抵抗はＦＩＦＯΩ−ｃｍ、ｎ 型シリコン基板（６１
の比抵抗は約０．０３Ω−ｃｍである。この四部シ９）
を形成′１−るために、勿論、第】及び第２の段階を通
して比抵抗選択性エツチングを行ってもよいし、比抵抗
選択性エツチングを利用しなくともよい。しかし、Ｒ１
１＠の場合、比抵抗選択性エツチングではエツチングを
開始すると徐々に比抵抗選択性が低下してくることを考
えると、エツチング液の交換をひんばんに行う必要がで
てくるので得策ではない。
後者の場合はエツチング深さの制御が微妙になり、工程
背理を厳密に行う必要がある。従ってこの例のよりにｎ
型シリコン基板（６）だけをエツチング１−ればよい場
合はエツチングの最終段階のみに比抵抗選択性エツチン
グを行うのが合理的である。
背理を厳密に行う必要がある。従ってこの例のよりにｎ
型シリコン基板（６）だけをエツチング１−ればよい場
合はエツチングの最終段階のみに比抵抗選択性エツチン
グを行うのが合理的である。
次に、第２図（Ｇの鎖線６２１の箇所をレーザースクラ
イビング、ンータ“イシング等の方法により切断し、ウ
ェハ（８〕を第２図Ｕに示すよりな】個］個のＩＣチッ
プに分離して、側面誘電体分離・底面突気絶縁分離のＩ
Ｃチップ（３３）を児成させる。
イビング、ンータ“イシング等の方法により切断し、ウ
ェハ（８〕を第２図Ｕに示すよりな】個］個のＩＣチッ
プに分離して、側面誘電体分離・底面突気絶縁分離のＩ
Ｃチップ（３３）を児成させる。
上述から明らかなよりに、本実施例によって次の効果が
得られる。
得られる。
（ａｌ ウェハ（８）の表面（８ａ）９ｔｌｌから島
状領域０３１ （１４） （１５１の１１１１１而の素
子間分離領域（１２１゛を形成し、しかる後。
状領域０３１ （１４） （１５１の１１１１１而の素
子間分離領域（１２１゛を形成し、しかる後。
裏面（８ｂ）に素子間分離領域（Ｉ２）に至る凹部シ９
）を形成することに基づいて、素子の完全分離を達成す
るので、底面絶縁体分離の集積回路を容易且つ低コスト
に製造することが出来る。
）を形成することに基づいて、素子の完全分離を達成す
るので、底面絶縁体分離の集積回路を容易且つ低コスト
に製造することが出来る。
（１）１ 枠状補強部分ＧＯ＋が残存するよ５ｖｃ凹
部し１））を形成するので、機械的強度の低下を防止す
ることが出来る。
部し１））を形成するので、機械的強度の低下を防止す
ることが出来る。
（Ｃ） 外側領域σ６ｊの裏面にはほとんど四部−）
を設けないので、この裏面にコレクタ電極（２７Ｊを設
けることが可能になり、特注の良いパワートランジスタ
を得ることが出来る。要するに電力用回路素子と小信号
用回路素子との糺み合ＩＣを容易に得ることが可能にな
る。
を設けないので、この裏面にコレクタ電極（２７Ｊを設
けることが可能になり、特注の良いパワートランジスタ
を得ることが出来る。要するに電力用回路素子と小信号
用回路素子との糺み合ＩＣを容易に得ることが可能にな
る。
（ｄＪ 凹部（２９Ｉが設けられていない外側領域叫
の上に外部接続用の［極（２６ａ）（２６ｂ）を設ける
ので、外部接続工程等でチップが損傷する恐れが少ない
。
の上に外部接続用の［極（２６ａ）（２６ｂ）を設ける
ので、外部接続工程等でチップが損傷する恐れが少ない
。
（ｅｌ 表面（８ａ）上に樹脂層（ト）を設げた後に
凹部Ｇ９１を形成するので、樹脂層間が補強材として機
能し、ウェハ（８）又はＩＣチップ關の損傷が少なくな
る。
凹部Ｇ９１を形成するので、樹脂層間が補強材として機
能し、ウェハ（８）又はＩＣチップ關の損傷が少なくな
る。
（ｆ）２段階エツチングを行い、更に比抵抗選択性のエ
ツチングを′行５ので、所定部分のエツチングを答易且
つ正確に行うことが出来る。
ツチングを′行５ので、所定部分のエツチングを答易且
つ正確に行うことが出来る。
実施例２（第４図（Ａｌ〜■及び第５図）実施例２のＩ
Ｃの製造方法を示す第４図及び第５図に於いて符号（６
）〜關で示す部分は第２図及び第３図で同一符号で示す
部分と実質的に同じでおるので、その説明を省略゛する
。この実施例２に於いては、まず第４図（Ａｌに示すウ
エノ・（８〕を用意し。
Ｃの製造方法を示す第４図及び第５図に於いて符号（６
）〜關で示す部分は第２図及び第３図で同一符号で示す
部分と実質的に同じでおるので、その説明を省略゛する
。この実施例２に於いては、まず第４図（Ａｌに示すウ
エノ・（８〕を用意し。
次に、第４図（Ｉ３）に示す如く分離用の溝１９１をｎ
型シリコン層（７）に形成する。なお、溝（９）の形成
方法は第２図と実質的に同じであるが、そのｇ置のみが
異なっている。即ち、島状領域α３１１Ｊ４Ｊ Ｑ５１
が第５図に示す如＜ＩＣテッグ根のほぼ中央に位置する
ように溝（９）が位置決めされている。
型シリコン層（７）に形成する。なお、溝（９）の形成
方法は第２図と実質的に同じであるが、そのｇ置のみが
異なっている。即ち、島状領域α３１１Ｊ４Ｊ Ｑ５１
が第５図に示す如＜ＩＣテッグ根のほぼ中央に位置する
ように溝（９）が位置決めされている。
次ニ、第４図（Ｃ１Ｋ示す如＜ 、 ５ｉｆｔ膜（１０
１及び多結晶シリコンｔｔｕを第２図（ＣＩと同様に形
成する。
１及び多結晶シリコンｔｔｕを第２図（ＣＩと同様に形
成する。
次に、第４図（Ｄに示す如く４つのｐ型領域（１７Ｊ〜
四と、４つのｎ型領域圓〜ｔＪ４１とを第２図（至）と
同様に形成する。但し、外部領域ｕ６）に設げるパワー
トランジスタは、第５図で鎖線間で説明的に示すように
島状領域ｔ１３１ （＋４１ （１５１を囲むように配
す。卯ち、ベースとなるｐ型領域四及びエミッタとなる
ｎ＋型領領域至）を環状に形成する。
四と、４つのｎ型領域圓〜ｔＪ４１とを第２図（至）と
同様に形成する。但し、外部領域ｕ６）に設げるパワー
トランジスタは、第５図で鎖線間で説明的に示すように
島状領域ｔ１３１ （＋４１ （１５１を囲むように配
す。卯ち、ベースとなるｐ型領域四及びエミッタとなる
ｎ＋型領領域至）を環状に形成する。
次に、実施例】と同様な方法で第４図（Ｅｌに示す如く
、四部のを形成する。
、四部のを形成する。
次に、第４図［Ｆ］に示す如く、シリコン粉末ヲ５０〜
９０％混入して熱膨張係数をシリコンに近似させたガラ
スからなる絶縁物Ｇ３５）を凹部シＪに充填する。
９０％混入して熱膨張係数をシリコンに近似させたガラ
スからなる絶縁物Ｇ３５）を凹部シＪに充填する。
この絶縁物ｃ１５１はウェハｆ８７及び児成したＩＣチ
ップの機械的補強の役割を果すと共に、底面誘電体分離
層としても働く。なお、この実施ｖす２ではガラス絶縁
物（３５１を凹部山が先金に埋まるように充填している
が、溝（９）に接する凹部（ハ）の底面Ｉ＃ｌｌｌに膜
状に形成してもよい。筐た。ガラス以外の絶縁物、例え
ばポリイミド樹脂やシリコンラバーとしてもよい。
ップの機械的補強の役割を果すと共に、底面誘電体分離
層としても働く。なお、この実施ｖす２ではガラス絶縁
物（３５１を凹部山が先金に埋まるように充填している
が、溝（９）に接する凹部（ハ）の底面Ｉ＃ｌｌｌに膜
状に形成してもよい。筐た。ガラス以外の絶縁物、例え
ばポリイミド樹脂やシリコンラバーとしてもよい。
次に、実施９Ｉ１１と同様な方法で第４図（Ｏに示す如
く電極ｔ２５＋ （２７１を形成し、多層配線を行うた
めのポリイミド樹脂層例を設け、この樹脂層例の上に外
部接続用電極（２６ａ）（２６ｂＪ乞設ける。
く電極ｔ２５＋ （２７１を形成し、多層配線を行うた
めのポリイミド樹脂層例を設け、この樹脂層例の上に外
部接続用電極（２６ａ）（２６ｂＪ乞設ける。
次に、実施例］と同様な方法でウェハ（８）の鎖線伎ｊ
の位置を切断し、第４図Ｈに示す側面及び底面誘電体分
離のＩＣチップ（３滲を児成させる。
の位置を切断し、第４図Ｈに示す側面及び底面誘電体分
離のＩＣチップ（３滲を児成させる。
この実施例２によれば、実施例］と同様な効果が得られ
る他に、外側領域（１６１の大部分がパワートランジス
タに利用されているので、チップの面積オリ用率が良く
なるという効果が得られる。葉だ枠状補強部公印）がチ
ップｆ３３１の全周にはｙ均一に設けられるので、四部
（２９１Ｋよる機械的強度の低下が少ない。また、絶縁
物（３５１を四部ｆ２９＋に埋め込むので、）１３９．
切シ的強度が向上する。
る他に、外側領域（１６１の大部分がパワートランジス
タに利用されているので、チップの面積オリ用率が良く
なるという効果が得られる。葉だ枠状補強部公印）がチ
ップｆ３３１の全周にはｙ均一に設けられるので、四部
（２９１Ｋよる機械的強度の低下が少ない。また、絶縁
物（３５１を四部ｆ２９＋に埋め込むので、）１３９．
切シ的強度が向上する。
実施例３（第６図（Ａ１への））
実施例３のＩＣの製造方法を示す第６図に於いて符号ｔ
８＋ 、 Ｆ１２１〜開、シ！＋１ 、Ｇ（０１、３２
１、Ｇ５１で示すものは第２図〜第５図で同一符号で示
すものと実質的に同一であるので、その説明を省略する
。この実施例３ではｎ型シリコン基板を用意し、これに
燐の高濃度、長時間拡散を行うことにより、第６図（Ａ
ｌ−＋ に７Ｆ、丁ｎ 型層（６ａ）とｎ型層（７ａ〕とを有す
るウェハ（８）を形成する。なお、ｎ型層（７ａ）の厚
さは約６０＋ μｍ、この比抵抗は約１０貝・ｃｍ、ｎ 型層（６ａ
）の厚さは約１２０μｍ、平均比抵抗は約０．０】Ω・
Ｃｍでおる。
８＋ 、 Ｆ１２１〜開、シ！＋１ 、Ｇ（０１、３２
１、Ｇ５１で示すものは第２図〜第５図で同一符号で示
すものと実質的に同一であるので、その説明を省略する
。この実施例３ではｎ型シリコン基板を用意し、これに
燐の高濃度、長時間拡散を行うことにより、第６図（Ａ
ｌ−＋ に７Ｆ、丁ｎ 型層（６ａ）とｎ型層（７ａ〕とを有す
るウェハ（８）を形成する。なお、ｎ型層（７ａ）の厚
さは約６０＋ μｍ、この比抵抗は約１０貝・ｃｍ、ｎ 型層（６ａ
）の厚さは約１２０μｍ、平均比抵抗は約０．０】Ω・
Ｃｍでおる。
次に、ｎ型層（７ａ）の表面から硼素を拡散して閉さ約
３５μｍのｐ型シリコンから１ｆる分離領域（１りを形
成し、島状領域ｕ３＋Ｕ４ＪＱ５１、及び外側領域０（
５）を設ける。この際、ｐ型の分離領域（１２＋をｎ
型層（６ａ）に達するように形成してもよいが、深くす
ればそれだけｐ型分離領域０２）の横幅が拡がってＩＣ
チップの面積利用率が悪くなる。
３５μｍのｐ型シリコンから１ｆる分離領域（１りを形
成し、島状領域ｕ３＋Ｕ４ＪＱ５１、及び外側領域０（
５）を設ける。この際、ｐ型の分離領域（１２＋をｎ
型層（６ａ）に達するように形成してもよいが、深くす
ればそれだけｐ型分離領域０２）の横幅が拡がってＩＣ
チップの面積利用率が悪くなる。
次に、第６図（ＯＫ示す如く、硼素拡散で４つのｐ型領
域（１７） ０８） （１９＋ １２０）を形成し且つ
燐拡散で４つの訂型領域ｔａｌｌ Ｃｌ２１ ｔ２３１
ｔ２４１を形成し、所望回路素子を各領域（１３１（
１４〕０δ、１（１６１に夫々設ける。
域（１７） ０８） （１９＋ １２０）を形成し且つ
燐拡散で４つの訂型領域ｔａｌｌ Ｃｌ２１ ｔ２３１
ｔ２４１を形成し、所望回路素子を各領域（１３１（
１４〕０δ、１（１６１に夫々設ける。
次に、第６図に示す如く、３段階エツチング法によって
ウエノ′−裏面（８ｂ）からｎ型１輪（６ａ）及びｎ型
層（７２）’１７エツチングして、ｐ型分離領域睦σ）
底部に達する凹部Ｃ２９）を形成′１−る。この３段階
エツチングに於ける第Ｊ段階のエツチングは、第２図（
Ｇに於ける第ｊ段階と同様にｎ型層（７ａ）の少し前の
点線（３１ａ）で示す位置で終了させる。第２段階のエ
ツチングも第２図（Ｇの第２段階と同様であり、比抵抗
選択性エツチングによりｎ型層（６ａ） ヲホぼ完全に
エッチオフする。即ち点線（３１ｂ）の位置までエツチ
ングする。第３段階のエツチングでは、ｐ型分離領域口
２）に遅するよりに、ｎ型層（７ａ）に対して比較的ゆ
るやかに反応する硝酸：弗酸：Ｎ［酸＝］０：］：００
エツチング液により、エツチング深さの過不足がないよ
５に注意深くエツチングする。この凹部０９１を形成す
る際、比抵抗選択エツチング法を採用セーずに、１段階
のエツチング法を採用することが可能であるか、エツチ
ング深さσ〕バラツキが大きくなる。
ウエノ′−裏面（８ｂ）からｎ型１輪（６ａ）及びｎ型
層（７２）’１７エツチングして、ｐ型分離領域睦σ）
底部に達する凹部Ｃ２９）を形成′１−る。この３段階
エツチングに於ける第Ｊ段階のエツチングは、第２図（
Ｇに於ける第ｊ段階と同様にｎ型層（７ａ）の少し前の
点線（３１ａ）で示す位置で終了させる。第２段階のエ
ツチングも第２図（Ｇの第２段階と同様であり、比抵抗
選択性エツチングによりｎ型層（６ａ） ヲホぼ完全に
エッチオフする。即ち点線（３１ｂ）の位置までエツチ
ングする。第３段階のエツチングでは、ｐ型分離領域口
２）に遅するよりに、ｎ型層（７ａ）に対して比較的ゆ
るやかに反応する硝酸：弗酸：Ｎ［酸＝］０：］：００
エツチング液により、エツチング深さの過不足がないよ
５に注意深くエツチングする。この凹部０９１を形成す
る際、比抵抗選択エツチング法を採用セーずに、１段階
のエツチング法を採用することが可能であるか、エツチ
ング深さσ〕バラツキが大きくなる。
次に、第６図（Ｅｌに示す如く、第４図ｒ）と同様なガ
ラス絶縁物６艶を凹部シ湧に埋め込む。
ラス絶縁物６艶を凹部シ湧に埋め込む。
次に、実施例］と同様な方法で第６図（Ｄに示す如く、
電極ｔ２［ｉ＋ ０７１を形成し、鎖線３２で切断して
側面ｐｎ接合分離・底面誘電体分離θ）ＩＣチップ”を
児成させる。
電極ｔ２［ｉ＋ ０７１を形成し、鎖線３２で切断して
側面ｐｎ接合分離・底面誘電体分離θ）ＩＣチップ”を
児成させる。
コ（７）実施例３に、Ｊ：れば、島状領域［３１（１４
Ｊα５）σ）ｇ４１１面を比較的簡単に形成することが
可能なｐｎ接合分離領域１１２＋で分離しているので、
コストθ）イ氏減力Ｓ可Ｉヒである。なお、ｐｎ接合分
離σ〕性能ｋま絶縁体分離より悪いが、寄生効果による
性能び〕イ氏−ド（１底亀１分離に主として依存するの
で、実施例３σ） ９１１１面ｐｎ接合分離・底面誘電
体分Ｊ？１．ｌ構造としても、１貝１１面底面とも絶縁
体分離としたＩＣテップに匹適する性能を発揮てる。
Ｊα５）σ）ｇ４１１面を比較的簡単に形成することが
可能なｐｎ接合分離領域１１２＋で分離しているので、
コストθ）イ氏減力Ｓ可Ｉヒである。なお、ｐｎ接合分
離σ〕性能ｋま絶縁体分離より悪いが、寄生効果による
性能び〕イ氏−ド（１底亀１分離に主として依存するの
で、実施例３σ） ９１１１面ｐｎ接合分離・底面誘電
体分Ｊ？１．ｌ構造としても、１貝１１面底面とも絶縁
体分離としたＩＣテップに匹適する性能を発揮てる。
まだ、この’＋施例ではエピタキシャルウェハを使用し
ないので、コストを大幅に低減１−ることが出来る。
ないので、コストを大幅に低減１−ることが出来る。
東だ、第６図のから明らかなよりに、ｎ型領域シψ上の
エミッタ電極、ｐ型領域（至）上のベース電極が外部接
続用電極となっているので、コストの低減が可能である
。なお、勿論、実施例】と同様な効果も得ることが出来
る。
エミッタ電極、ｐ型領域（至）上のベース電極が外部接
続用電極となっているので、コストの低減が可能である
。なお、勿論、実施例】と同様な効果も得ることが出来
る。
以上１本発明の実施例について述べたが１本発明は上述
の実施例に限定されるものでなく、更に変形可能なもの
である。例えば、第２図の■ｃテップＣ（３１に於いて
も凹ｉ（ハ）に実施例２と同様な絶縁物又はポリイミド
樹脂等を充填してもよい。ゴた第４図及び第６図のＩＣ
チップに於いて、凹部シ９）に絶縁物ｃ３５）を充填せ
ずｖｃ、突気分離としてもよい。
の実施例に限定されるものでなく、更に変形可能なもの
である。例えば、第２図の■ｃテップＣ（３１に於いて
も凹ｉ（ハ）に実施例２と同様な絶縁物又はポリイミド
樹脂等を充填してもよい。ゴた第４図及び第６図のＩＣ
チップに於いて、凹部シ９）に絶縁物ｃ３５）を充填せ
ずｖｃ、突気分離としてもよい。
また、小信号回路素子を形成するための島状領域（１３
１圓ａ〜を分散配置する場合には、これに対応して凹部
門を複数としてもよい。また、第２図及び第４図のＩＣ
チップに於いても分離領域（１２＋をｐｎ接合分離領域
としてもよい。！た、外部領域（＋６）に共通コレクタ
構成の複数のトランジスタを設けてもよい。
１圓ａ〜を分散配置する場合には、これに対応して凹部
門を複数としてもよい。また、第２図及び第４図のＩＣ
チップに於いても分離領域（１２＋をｐｎ接合分離領域
としてもよい。！た、外部領域（＋６）に共通コレクタ
構成の複数のトランジスタを設けてもよい。
【図面の簡単な説明】
第１図（Ａｌ〜ｆｃｌは従来のＩＣの製造方法を工程順
に概略的に示″′ｆ断面図、第２図杭）〜■は本発明の
実施例］のＩＣの製造方法を工程１１１ｔ４に概略的に
示す断面図、第３図は第２図００ＩＣチツプに於ける分
離領域と凹部とパワートランジスタ形成領域との関係を
説明的に示す平面図、第４図（Ａ＋〜Ｕは本発明の実施
例２のＩＣ＋７）製造方法を概略的に示す断面図、第５
図は第４図００ＩＣチツプに於はコ 発明の実施例３のＩＣの製造方法を工程Ｊｌｉｆｉ ｉ
ｃ示す断面図である。 内因＠３に用いられている符号に於いて、（８）はウェ
ハ、 Ｃ３ａ）はウェハの表面、（８ｂ）はウェハの
裏面、 （１２７は素子間分離領域、σ３１（１４Ｊα
５）は島状領域、０６）は外部領域、（ハ）は四部、（
３０）は枠状補強部分である。 代 理 人 高 野 則 次−１８’ｔ Ｌ図 の 〇 一ノ −一１８９
− 、！ｙ ９
に概略的に示″′ｆ断面図、第２図杭）〜■は本発明の
実施例］のＩＣの製造方法を工程１１１ｔ４に概略的に
示す断面図、第３図は第２図００ＩＣチツプに於ける分
離領域と凹部とパワートランジスタ形成領域との関係を
説明的に示す平面図、第４図（Ａ＋〜Ｕは本発明の実施
例２のＩＣ＋７）製造方法を概略的に示す断面図、第５
図は第４図００ＩＣチツプに於はコ 発明の実施例３のＩＣの製造方法を工程Ｊｌｉｆｉ ｉ
ｃ示す断面図である。 内因＠３に用いられている符号に於いて、（８）はウェ
ハ、 Ｃ３ａ）はウェハの表面、（８ｂ）はウェハの
裏面、 （１２７は素子間分離領域、σ３１（１４Ｊα
５）は島状領域、０６）は外部領域、（ハ）は四部、（
３０）は枠状補強部分である。 代 理 人 高 野 則 次−１８’ｔ Ｌ図 の 〇 一ノ −一１８９
− 、！ｙ ９
Claims (5)
- （１）素子形成用島状領域の側面を包囲する形状χ有す
ると共に半導体ウェハの表面から裏面に向って前記ウニ
・・の厚さの一未満の深さを有するように素子間分離領
域を形成する工程と、前記素子間分離領域を形成した後
又は前又は前後に前記島状領域及び前記素子間分離領域
の外側領域に回路素子ン夫々形成ｊる工程と。 前記素子間分離領域の外側領域に対応する部分に枠状補
強部分を残存させるよプにして前記ウェハの裏面から前
記素子間分離領域に達する凹部を形成し１ｍＪ記凹部に
よって前記島状領域の紙面な絶縁体分離する工程と。 ン具備していること乞特徴とする底面絶縁体分離集積回
路の製造方法。 - （２） 前記外側領域に形成する回路素子は、前記裏
面ｉｃ電倹を有する回路素子である％許請求の範囲第１
項記載の集積回路の製造方法。 - （３）前記外側領域に形成する回路素子は、前記値数の
島状領域を塊状に囲むように形成さｎたパワートランジ
スタである％肝詩求の範囲第２項記載の集積回路の製造
方法。 - （４）前記素子間分離領域は絶縁体分離領域である特ｆ
ｌ−請求の範囲第１項又は第２項又は第３項記載の集積
回路の製造方法。 - （５） 前記素子間分離領域はｐｎ接合分離領域であ
る特許請求の範囲第１項又は第２項又は第３項記載の集
積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57180352A JPS5969944A (ja) | 1982-10-14 | 1982-10-14 | 底面絶縁体分離集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57180352A JPS5969944A (ja) | 1982-10-14 | 1982-10-14 | 底面絶縁体分離集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5969944A true JPS5969944A (ja) | 1984-04-20 |
| JPS6320017B2 JPS6320017B2 (ja) | 1988-04-26 |
Family
ID=16081730
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57180352A Granted JPS5969944A (ja) | 1982-10-14 | 1982-10-14 | 底面絶縁体分離集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5969944A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6080243A (ja) * | 1983-10-08 | 1985-05-08 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置およびその製造方法 |
| JPS61117848A (ja) * | 1984-11-14 | 1986-06-05 | Hitachi Ltd | 誘電体分離基体 |
| JPS61296735A (ja) * | 1985-06-25 | 1986-12-27 | Nec Corp | 半導体装置とその製造方法 |
| JPS63120437A (ja) * | 1986-11-10 | 1988-05-24 | Agency Of Ind Science & Technol | 半導体集積回路構造 |
| JPS6450555A (en) * | 1987-08-21 | 1989-02-27 | Nec Corp | Complementary mos transistor |
| JPH02206159A (ja) * | 1989-02-06 | 1990-08-15 | Nec Corp | 半導体装置の製造方法 |
| WO1994022167A1 (en) * | 1993-03-17 | 1994-09-29 | British Technology Group Limited | Semiconductor structure, and method of manufacturing same |
| JP2001226586A (ja) * | 2000-02-16 | 2001-08-21 | Hitachi Chem Co Ltd | 補強ウェハの製造方法及び電子部品 |
| JP2008311410A (ja) * | 2007-06-14 | 2008-12-25 | Denso Corp | 半導体装置 |
| JP2009124112A (ja) * | 2007-10-24 | 2009-06-04 | Denso Corp | 半導体装置及びその製造方法 |
| US8710568B2 (en) | 2007-10-24 | 2014-04-29 | Denso Corporation | Semiconductor device having a plurality of elements on one semiconductor substrate and method of manufacturing the same |
-
1982
- 1982-10-14 JP JP57180352A patent/JPS5969944A/ja active Granted
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|---|---|---|---|---|
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| JP2001226586A (ja) * | 2000-02-16 | 2001-08-21 | Hitachi Chem Co Ltd | 補強ウェハの製造方法及び電子部品 |
| JP2008311410A (ja) * | 2007-06-14 | 2008-12-25 | Denso Corp | 半導体装置 |
| JP2009124112A (ja) * | 2007-10-24 | 2009-06-04 | Denso Corp | 半導体装置及びその製造方法 |
| US8710568B2 (en) | 2007-10-24 | 2014-04-29 | Denso Corporation | Semiconductor device having a plurality of elements on one semiconductor substrate and method of manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6320017B2 (ja) | 1988-04-26 |
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