JPH0432763Y2 - - Google Patents
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- JPH0432763Y2 JPH0432763Y2 JP15342885U JP15342885U JPH0432763Y2 JP H0432763 Y2 JPH0432763 Y2 JP H0432763Y2 JP 15342885 U JP15342885 U JP 15342885U JP 15342885 U JP15342885 U JP 15342885U JP H0432763 Y2 JPH0432763 Y2 JP H0432763Y2
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- mos transistor
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【考案の詳細な説明】
〔考案の利用分野〕
本考案は例えば大規模集積回路装置（以下、
LSIという）に使用して好適な半導体回路に関す
る。
LSIという）に使用して好適な半導体回路に関す
る。
本考案は例えばLSIに使用して好適な相補型の
絶縁ゲート型電界効果トランジスタで構成される
半導体回路において、相補型の絶縁ゲート型電界
効果トランジスタを共通の半導体層で形成すると
共に相補型の絶縁ゲート型電界効果トランジスタ
の負荷トランジスタのPN接合の断面積を駆動ト
ランジスタのPN接合の断面積より小さくしたこ
とにより、負荷トランジスタのドレイン領域とソ
ース領域との間のリーク電流を減らし、消費電力
を低減できる様にししたものである。
絶縁ゲート型電界効果トランジスタで構成される
半導体回路において、相補型の絶縁ゲート型電界
効果トランジスタを共通の半導体層で形成すると
共に相補型の絶縁ゲート型電界効果トランジスタ
の負荷トランジスタのPN接合の断面積を駆動ト
ランジスタのPN接合の断面積より小さくしたこ
とにより、負荷トランジスタのドレイン領域とソ
ース領域との間のリーク電流を減らし、消費電力
を低減できる様にししたものである。
従来、LSIに使用して好適な相補型の絶縁ゲー
ト型電界効果ンジスタで構成される半導体回路と
して第３図Ｇに示す如きものが提案されている。
この第３図Ｇにおいて１はＰ形シリコン基板を示
し、このＰ形シリコン基板１上に一部を開口２ａ
としたSiO2膜２を介して形成された単結晶シリ
コン膜３に形成されたn+形ソース領域４及びn+
形ドレイン領域５とＰ形チヤンネル領域６にゲー
ト絶縁膜７を介して形成されたゲート電極８とか
らなるｎチヤンネルMOS電界効果トランジスタ
（以下、ｎ−MOSトランジスタという）９とP+
形ドレイン領域１０及びP+形ソース領域１１と
ｎ形チヤンネル領域１２上にゲート絶縁膜１３を
介して形成されたゲート電極１４とからなるＰチ
ヤンネルMOS電界効果トランジスタ（以下、Ｐ
−MOSトランジスタという）１５とSiO2膜１６
とこのSiO2膜１６に形成された開口１７，１８
及び１９を通じて形成されたｎ−MOSトランジ
スタ９のソース電極２０とＰ−MOSトランジス
タ１５のソース電極２１とｎ−MOSトランジス
タ９のドレイン領域５とＰ−MOSトランジスタ
１５のドレイン領域１０とを接続して成る出力電
極２２とから構成されている。この場合、図示し
ないがｎ−MOSトランジスタ９のゲート電極８
とＰ−MOSトランジスタ１５のゲート電極１４
とは所定の位置で接続されている。
ト型電界効果ンジスタで構成される半導体回路と
して第３図Ｇに示す如きものが提案されている。
この第３図Ｇにおいて１はＰ形シリコン基板を示
し、このＰ形シリコン基板１上に一部を開口２ａ
としたSiO2膜２を介して形成された単結晶シリ
コン膜３に形成されたn+形ソース領域４及びn+
形ドレイン領域５とＰ形チヤンネル領域６にゲー
ト絶縁膜７を介して形成されたゲート電極８とか
らなるｎチヤンネルMOS電界効果トランジスタ
（以下、ｎ−MOSトランジスタという）９とP+
形ドレイン領域１０及びP+形ソース領域１１と
ｎ形チヤンネル領域１２上にゲート絶縁膜１３を
介して形成されたゲート電極１４とからなるＰチ
ヤンネルMOS電界効果トランジスタ（以下、Ｐ
−MOSトランジスタという）１５とSiO2膜１６
とこのSiO2膜１６に形成された開口１７，１８
及び１９を通じて形成されたｎ−MOSトランジ
スタ９のソース電極２０とＰ−MOSトランジス
タ１５のソース電極２１とｎ−MOSトランジス
タ９のドレイン領域５とＰ−MOSトランジスタ
１５のドレイン領域１０とを接続して成る出力電
極２２とから構成されている。この場合、図示し
ないがｎ−MOSトランジスタ９のゲート電極８
とＰ−MOSトランジスタ１５のゲート電極１４
とは所定の位置で接続されている。
次に斯る従来の半導体回路の製造行程の一例に
つき説明しよう。
つき説明しよう。
先ず第３図Ａに示す如くＰ形シリコン基板１を
用意し、この表面全体に亘つて熱酸化による
SiO2膜２を形成した後、このSiO2膜２の一部を
エツチングして開口２ａを設け、Ｐ形シリコン基
板１の表面の一部を露出させる如くする。
用意し、この表面全体に亘つて熱酸化による
SiO2膜２を形成した後、このSiO2膜２の一部を
エツチングして開口２ａを設け、Ｐ形シリコン基
板１の表面の一部を露出させる如くする。
次に第３図Ｂに示す如く非晶質シリコン膜２３
を例えば化学的気相成長法により形成した後、ト
ランジスタ領域となる部分以外をエツチングによ
り除去し、次いで第３図Ｃに示す如く、ビームア
ニールを施こし、単結晶シリコン基板１の露出部
１ａの単結晶シリコンを種結晶として結晶成長を
させ、非晶質シリコン膜２３を単結晶シリコン膜
３にする如くする。
を例えば化学的気相成長法により形成した後、ト
ランジスタ領域となる部分以外をエツチングによ
り除去し、次いで第３図Ｃに示す如く、ビームア
ニールを施こし、単結晶シリコン基板１の露出部
１ａの単結晶シリコンを種結晶として結晶成長を
させ、非晶質シリコン膜２３を単結晶シリコン膜
３にする如くする。
次に第３図Ｄに示す如く単結晶シリコン膜３の
所定の位置にn+形イオン、P+形イオン及びｎ形
イオンを注入してｎ−MOSトランジスタ９のn+
形ソース領域４、n+形ドレイン領域５及びＰ形
チヤンネル領域６とＰ−MOSトランジスタ１５
のP+形ドレイン領域１０、P+形ソース領域１１
及びｎ形チヤンネル領域１２を形成する如くす
る。
所定の位置にn+形イオン、P+形イオン及びｎ形
イオンを注入してｎ−MOSトランジスタ９のn+
形ソース領域４、n+形ドレイン領域５及びＰ形
チヤンネル領域６とＰ−MOSトランジスタ１５
のP+形ドレイン領域１０、P+形ソース領域１１
及びｎ形チヤンネル領域１２を形成する如くす
る。
次に全面にSiO2膜及びこのSiO2膜上にリンイ
オンを注入した多結晶シリコン膜を形成した後、
順次エツチングを施こし、第３図Ｅに示す如くゲ
ート絶縁膜７及びゲート電極８を形成すると共に
ゲート絶縁膜１３及びゲート電極１４を形成する
如くする。この場合、図示しないが、ゲート電極
８と１４とは所定の位置で接続されている如くす
る。
オンを注入した多結晶シリコン膜を形成した後、
順次エツチングを施こし、第３図Ｅに示す如くゲ
ート絶縁膜７及びゲート電極８を形成すると共に
ゲート絶縁膜１３及びゲート電極１４を形成する
如くする。この場合、図示しないが、ゲート電極
８と１４とは所定の位置で接続されている如くす
る。
次に第３図Ｆに示す如く全面にSiO2膜１６を
形成した後、このSiO2膜１６の所定の位置に開
口１７，１８及び１９を設け、次いで之等の開口
１７，１８及び１９を通じてA1による電極２０，
２１及び２２を形成することによつて第３図Ｇに
示す如き相補形トランジスタ９及び１５とから成
る半導体回路を得ることができる。
形成した後、このSiO2膜１６の所定の位置に開
口１７，１８及び１９を設け、次いで之等の開口
１７，１８及び１９を通じてA1による電極２０，
２１及び２２を形成することによつて第３図Ｇに
示す如き相補形トランジスタ９及び１５とから成
る半導体回路を得ることができる。
そこで、この様に構成された半導体回路の等価
回路を第４図に示し、第４図において、２４は入
力端子を示し、この入力端子２４をＰ−MOSト
ランジスタ１５のゲートとｎ−MOSトランジス
タ９のゲートとの接続中点に接続し、またＰ−
MOSトランジスタ１５のドレインｎ−MOSトラ
ンジスタ９のドレインとを接続すると共にこの接
続中点を出力端子２５に接続し、またＰ−MOS
トランジスタ１５のソースを正の直流電圧が供給
される一方の電源端子２６に接続すると共にｎ−
MOSトランジスタ９のソースを負の直流電圧が
供給される他方の電源端子２７に接続する如くさ
れている。この場合、Ｐ−MOSトランジスタ１
５はこの半導体回路の負荷トランジスタとして動
作すると共に、ｎ−MOSトランジスタ９は駆動
トランジスタとして動作し、出力端子２５には入
力端子２４に供給される入力信号の極性が反転さ
れた信号が出力される。
回路を第４図に示し、第４図において、２４は入
力端子を示し、この入力端子２４をＰ−MOSト
ランジスタ１５のゲートとｎ−MOSトランジス
タ９のゲートとの接続中点に接続し、またＰ−
MOSトランジスタ１５のドレインｎ−MOSトラ
ンジスタ９のドレインとを接続すると共にこの接
続中点を出力端子２５に接続し、またＰ−MOS
トランジスタ１５のソースを正の直流電圧が供給
される一方の電源端子２６に接続すると共にｎ−
MOSトランジスタ９のソースを負の直流電圧が
供給される他方の電源端子２７に接続する如くさ
れている。この場合、Ｐ−MOSトランジスタ１
５はこの半導体回路の負荷トランジスタとして動
作すると共に、ｎ−MOSトランジスタ９は駆動
トランジスタとして動作し、出力端子２５には入
力端子２４に供給される入力信号の極性が反転さ
れた信号が出力される。
しかしながら、斯る従来の半導体回路において
は、第３図Ｃに示す如く非晶質シリコン膜２３に
ビームアニールを施こし、Ｐ形シリコン基板１の
露出部１ａの単結晶シリコンを種結晶として単結
晶化する場合、下地シリコン基板１がＰ形シリコ
ン基板であるためにＰ−MOSトランジスタ１５
のチヤンネル領域１２となる部分については開口
２ａからかなり距離をおいて単結晶化させなけれ
ばならず、このため、このＰ−MOSトランジス
タ１５のチヤンネル領域１２が良好に単結晶化せ
ず、微小欠陥が多数存在し、ソース領域１１とド
レイン領域１０との間のリーク電流が増加し、消
費電力が大きくなるという不都合があつた。
は、第３図Ｃに示す如く非晶質シリコン膜２３に
ビームアニールを施こし、Ｐ形シリコン基板１の
露出部１ａの単結晶シリコンを種結晶として単結
晶化する場合、下地シリコン基板１がＰ形シリコ
ン基板であるためにＰ−MOSトランジスタ１５
のチヤンネル領域１２となる部分については開口
２ａからかなり距離をおいて単結晶化させなけれ
ばならず、このため、このＰ−MOSトランジス
タ１５のチヤンネル領域１２が良好に単結晶化せ
ず、微小欠陥が多数存在し、ソース領域１１とド
レイン領域１０との間のリーク電流が増加し、消
費電力が大きくなるという不都合があつた。
本考案は、斯る点に鑑み、リーク電流を減らし
消費電力を低減できるようにした半導体回路を提
供することを目的とする。
消費電力を低減できるようにした半導体回路を提
供することを目的とする。
本考案は第１図に示す如く、単結晶半導体基板
１上に、その一部を除去し、開口部を設けた絶縁
膜２上に、単結晶半導体基板１を種として、再結
晶化された半導体層３に形成された、相補型の絶
縁ゲート型電界効果トランジスタで構成された半
導体回路に於いて、再結晶化された半導体層３に
形成されチヤネル領域１２を形成する半導体の導
電型を単結晶半導体基板１と異ならしめた、第１
導電型の絶縁ゲート型電界効果トランジスタ１５
のチヤネル領域とソース・ドレイン領域１１，１
０とのPN接合面の面積が、再結晶化された半導
体層３に形成されたチヤネル領域を形成する半導
体の導電型を半導体基板１と同じくした、第２導
電型の絶縁ゲート型電界効果トランジスタ９のチ
ヤネル領域６とソース・ドレイン領域４，５との
PN接合面の面積よりも小さくしたものである。
１上に、その一部を除去し、開口部を設けた絶縁
膜２上に、単結晶半導体基板１を種として、再結
晶化された半導体層３に形成された、相補型の絶
縁ゲート型電界効果トランジスタで構成された半
導体回路に於いて、再結晶化された半導体層３に
形成されチヤネル領域１２を形成する半導体の導
電型を単結晶半導体基板１と異ならしめた、第１
導電型の絶縁ゲート型電界効果トランジスタ１５
のチヤネル領域とソース・ドレイン領域１１，１
０とのPN接合面の面積が、再結晶化された半導
体層３に形成されたチヤネル領域を形成する半導
体の導電型を半導体基板１と同じくした、第２導
電型の絶縁ゲート型電界効果トランジスタ９のチ
ヤネル領域６とソース・ドレイン領域４，５との
PN接合面の面積よりも小さくしたものである。
斯る本考案に依れば、第２導電型の絶縁ゲート
型電界効果トランジスタ９及び第１導電型の絶縁
ゲート型電界効果トランジスタ１５のうち負荷ト
ランジスタ１５のPN接合部１２ａ及び１２ｂの
断面積が第２導電型の絶縁ゲート型電界効果トラ
ンジスタ９のPN接合部６ａ及び６ｂの断面積よ
り小さくされているので、ソース領域１１とドレ
イン領域１０との間のリーク電流は減少し消費電
力が低減される。
型電界効果トランジスタ９及び第１導電型の絶縁
ゲート型電界効果トランジスタ１５のうち負荷ト
ランジスタ１５のPN接合部１２ａ及び１２ｂの
断面積が第２導電型の絶縁ゲート型電界効果トラ
ンジスタ９のPN接合部６ａ及び６ｂの断面積よ
り小さくされているので、ソース領域１１とドレ
イン領域１０との間のリーク電流は減少し消費電
力が低減される。
以下、第１図を参照して本考案の半導体回路の
一実施例につき説明しよう。この第１図において
第３図に対応する部分には同一符号を付し、その
詳細説明は省略する。
一実施例につき説明しよう。この第１図において
第３図に対応する部分には同一符号を付し、その
詳細説明は省略する。
本例の半導体回路は、第１図に示す如く第３図
Ｇ例の半導体回路においてＰ−MOSトランジス
タ１５のPN接合部１２ａ及び１２ｂの断面積を
ｎ−MOSトランジスタ９のPN接合部６ａ及び６
ｂの単面積より小さく形成し、その他については
第３図Ｇ例と同様に構成したものである。
Ｇ例の半導体回路においてＰ−MOSトランジス
タ１５のPN接合部１２ａ及び１２ｂの断面積を
ｎ−MOSトランジスタ９のPN接合部６ａ及び６
ｂの単面積より小さく形成し、その他については
第３図Ｇ例と同様に構成したものである。
そこで、第２図を参照して斯る本例の半導体回
路を製造する場合につき説明する。
路を製造する場合につき説明する。
先ずＰ形シリコン基板１を用意し、このＰ形シ
リコン基板１に対して第３図Ａ〜第３図Ｃに示す
と同様の行程を施こす。
リコン基板１に対して第３図Ａ〜第３図Ｃに示す
と同様の行程を施こす。
次に第２図Ａに示す如くＰ−MOSトランジス
タ１５のチヤンネル領域１２となるべき部分より
広い範囲の単結晶シリコン膜をエツチングして所
定部分の単結晶シリコン膜３ａを他の部分の単結
晶シリコン膜３ｂより薄くなる如くする。
タ１５のチヤンネル領域１２となるべき部分より
広い範囲の単結晶シリコン膜をエツチングして所
定部分の単結晶シリコン膜３ａを他の部分の単結
晶シリコン膜３ｂより薄くなる如くする。
次に第２図Ｂに示す如く単結晶シリコン膜３の
所定の位置にn+形イオン、P+形イオン及びｎ形
イオンを注入してｎ−MOSトランジスタ９のn+
形ソース領域４、n+形ドレイン領域５及びＰ形
チヤンネル領域６とＰ−MOSトランジスタ１５
のP+形ドレイン領域１０、P+ソース領域１１及
びｎ形チヤンネル領域１２を形成する如くする。
この場合、第２図Ｂに示す如くエツチングして薄
くした単結晶シリコン膜３ａのすべてをｎ形チヤ
ンネル領域１２とすることなく、この単結晶シリ
コン膜３ａの一部をP+形ドレイン領域１０及び
P+形ソース領域１１の一部とする如くしてPN接
合部１２ａ及び１２ｂを形成する。
所定の位置にn+形イオン、P+形イオン及びｎ形
イオンを注入してｎ−MOSトランジスタ９のn+
形ソース領域４、n+形ドレイン領域５及びＰ形
チヤンネル領域６とＰ−MOSトランジスタ１５
のP+形ドレイン領域１０、P+ソース領域１１及
びｎ形チヤンネル領域１２を形成する如くする。
この場合、第２図Ｂに示す如くエツチングして薄
くした単結晶シリコン膜３ａのすべてをｎ形チヤ
ンネル領域１２とすることなく、この単結晶シリ
コン膜３ａの一部をP+形ドレイン領域１０及び
P+形ソース領域１１の一部とする如くしてPN接
合部１２ａ及び１２ｂを形成する。
次に第２図Ｃ及び第２図Ｄに示す如く第３図Ｅ
及び第３図Ｆに示すと同様の工程を施した後、
A1による電極２０，２１及び２２を形成するこ
とによつて第１図に示す如き相補型の絶縁ゲート
型電界効果トランジスタ９及び１５とからなる半
導体回路を得ることができる。
及び第３図Ｆに示すと同様の工程を施した後、
A1による電極２０，２１及び２２を形成するこ
とによつて第１図に示す如き相補型の絶縁ゲート
型電界効果トランジスタ９及び１５とからなる半
導体回路を得ることができる。
この様に構成された半導体回路においては、Ｐ
−MOSトランジスタ１５のPN接合部１２ａ及び
１２ｂの断面積がｎ−MOSトランジスタ９のPN
接合部６ａ及び６ｂの断面積より小さくされてい
るので、ソース領域１１とドレイン領域１０との
間のリーク電流は減少し消費電力が低減されると
いう利益がある。
−MOSトランジスタ１５のPN接合部１２ａ及び
１２ｂの断面積がｎ−MOSトランジスタ９のPN
接合部６ａ及び６ｂの断面積より小さくされてい
るので、ソース領域１１とドレイン領域１０との
間のリーク電流は減少し消費電力が低減されると
いう利益がある。
また本例においては、ｎ形チヤンネル領域１２
の全面が薄くされているので、水素化によつて容
易に結晶欠陥を減らし、ソース領域１１とドレイ
ン領域１０との間のリーク電流を更に減少し、消
費電力を更に小さくすることができるという利益
がある。
の全面が薄くされているので、水素化によつて容
易に結晶欠陥を減らし、ソース領域１１とドレイ
ン領域１０との間のリーク電流を更に減少し、消
費電力を更に小さくすることができるという利益
がある。
尚、本考案は上述実施例に限らず、本考案の要
旨を逸脱することなくその他種々の構成が取り得
ることは勿論である。
旨を逸脱することなくその他種々の構成が取り得
ることは勿論である。
本考案に依れば、共通の半導体層で形成された
相補型の絶縁ゲート型電界効果トランジスタのう
ち第２導電型の絶縁ゲート型電界効果トランジス
タ及び第１導電型の絶縁ゲート型電界効果トラン
ジスタのうち負荷トランジスタのPN接合部及び
の断面積が第２導電型の絶縁ゲート型電界効果ト
ランジスタのPN接合部及びの断面積より小さく
されているので、ソース領域とドレイン領域との
間のリーク電流は減少し消費電力が低減されると
いう利益がある。
相補型の絶縁ゲート型電界効果トランジスタのう
ち第２導電型の絶縁ゲート型電界効果トランジス
タ及び第１導電型の絶縁ゲート型電界効果トラン
ジスタのうち負荷トランジスタのPN接合部及び
の断面積が第２導電型の絶縁ゲート型電界効果ト
ランジスタのPN接合部及びの断面積より小さく
されているので、ソース領域とドレイン領域との
間のリーク電流は減少し消費電力が低減されると
いう利益がある。
第１図は本考案半導体回路の一実施例を示す断
面図、第２図は本考案の説明に供する線図、第３
図は従来の半導体回路の製造工程を示す線図、第
４図は第３図に示す半導体回路の等価回路を示す
接続図である。 １はＰ形シリコン基板、４はｎ−MOSトラン
ジスタのソース領域、５はｎ−MOSトランジス
タのドレイン領域、６はｎ−MOSトランジスタ
のチヤンネル領域、７はｎ−MOSトランジスタ
のゲート絶縁膜、８はｎ−MOSトランジスタの
ゲート電極、９はｎ−MOSトランジスタ、１０
はＰ−MOSトランジスタのドレイン領域、１１
はＰ−MOSトランジスタのソース領域、１２は
Ｐ−MOSトランジスタのチヤンネル領域、１３
はＰ−MOSトランジスタのゲート絶縁膜、１４
はＰ−MOSトランジスタのゲート電極、１５は
Ｐ−MOSトランジスタである。
面図、第２図は本考案の説明に供する線図、第３
図は従来の半導体回路の製造工程を示す線図、第
４図は第３図に示す半導体回路の等価回路を示す
接続図である。 １はＰ形シリコン基板、４はｎ−MOSトラン
ジスタのソース領域、５はｎ−MOSトランジス
タのドレイン領域、６はｎ−MOSトランジスタ
のチヤンネル領域、７はｎ−MOSトランジスタ
のゲート絶縁膜、８はｎ−MOSトランジスタの
ゲート電極、９はｎ−MOSトランジスタ、１０
はＰ−MOSトランジスタのドレイン領域、１１
はＰ−MOSトランジスタのソース領域、１２は
Ｐ−MOSトランジスタのチヤンネル領域、１３
はＰ−MOSトランジスタのゲート絶縁膜、１４
はＰ−MOSトランジスタのゲート電極、１５は
Ｐ−MOSトランジスタである。
Claims (1)
- 単結晶半導体基板上に、その一部を除去し、開
口部を設けた絶縁膜上に、前記単結晶半導体基板
を種として、再結晶化された半導体層に形成され
た、相補型の絶縁ゲート型電界効果トランジスタ
で構成された半導体回路に於いて、前記再結晶化
された半導体層に形成されチヤンネル領域を形成
する半導体の導電型を前記単結晶半導体基板と異
ならしめた、第１導電型の絶縁ゲート型電界効果
トランジスタのチヤンネル領域とソース・ドレイ
ン領域とのPN接合面の面積が、前記再結晶化さ
れた半導体層に形成されチヤンネル領域を形成す
る半導体の導電型を前記半導体基板と同じくし
た、第２導電型の絶縁ゲート型電界効果トランジ
スタのチヤンネル領域とソース・ドレイン領域と
のPN接合面の面積よりも小さくし、さらに、前
記第２導電型の絶縁ゲート型電界効果トランジス
タのチヤンネル領域の少なくとも一部が前記開口
部上の前記再結晶化された半導体層上に形成され
たことを特徴とする半導体回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15342885U JPH0432763Y2 (ja) | 1985-10-07 | 1985-10-07 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15342885U JPH0432763Y2 (ja) | 1985-10-07 | 1985-10-07 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6262453U JPS6262453U (ja) | 1987-04-17 |
| JPH0432763Y2 true JPH0432763Y2 (ja) | 1992-08-06 |
Family
ID=31072299
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15342885U Expired JPH0432763Y2 (ja) | 1985-10-07 | 1985-10-07 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0432763Y2 (ja) |
-
1985
- 1985-10-07 JP JP15342885U patent/JPH0432763Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6262453U (ja) | 1987-04-17 |
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