KR19990024987A - 반절연 폴리실리콘막을 이용한 전력 반도체장치 - Google Patents
반절연 폴리실리콘막을 이용한 전력 반도체장치 Download PDFInfo
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Abstract
제조비용을 절감하면서 소자의 신뢰성을 향상시킬 수 있는 구조의 전력용 반도체장치에 대해 기재되어 있다. 이 전력용 반도체장치는 반도체기판에 형성된 제1 도전형의 콜렉터영역과, 상기 콜렉터영역 내에 형성된 제2 도전형의 베이스영역과, 상기 베이스영역 내에 형성된 제1 도전형의 에미터영역과, 상기 베이스영역과 소정 거리 이격된 채널스톱 영역과, 상기 베이스영역 및 채널스톱 영역 사이의 반도체기판 상에 형성된 절연막과, 상기 반도체기판 상에, 베이스영역, 에미터영역 및 채널스톱 영역의 일부를 노출시키는 반절연 폴리실리콘막, 및 상기 베이스영역, 에미터영역 및 채널스톱 영역과 접속된 베이스전극, 에미터전극 및 등전위전극을 구비하여 이루어진다.
Description
본 발명은 고전압 전력 반도체 장치에 관한 것으로, 특히 SIPOS막을 이용하여 고내압 구조를 실현한 전력 반도체 장치에 관한 것이다.
최근 응용 기기의 대형화·대용량화 추세에 따라 높은 브레이크다운 전압(breakdown voltage), 높은 전류(high current) 및 고속 스위칭 특성을 갖는 전력용 반도체 소자의 필요성이 대두되고 있다. 전력 반도체 장치는 특히, 매우 큰 전류를 흐르게 하면서도 도통상태에서의 전력손실을 적게 하기 위하여 낮은 포화전압(saturation voltage)이 요구된다. 또한, 오프(off) 상태 또는 스위치가 오프되는 순간에 전력 반도체 장치의 양단에 인가되는 역방향 고전압에 견딜 수 있는 특성, 즉 높은 브레이크다운 전압 특성이 기본적으로 요구된다.
한편, 반도체 장치의 브레이크다운 전압은 PN 접합에 형성되는 공핍영역에 의해 결정되는데, 이는 PN 접합에 인가된 전압의 대부분이 공핍영역에 인가되기 때문이다. 이 브레이크다운 전압은 공핍영역의 곡률(curvature)의 영향을 받는 것으로 알려져 있다. 즉, 플래너(planar) 접합에 있어서, 평평한 부분보다 곡률을 갖는 부분에 전계가 집중되는 전계 밀집(electric field crowding) 효과로 인해, 접합부의 평평한 부분보다 곡률이 큰 에지부에 전계가 집중되게 된다. 따라서, 에지부에서 에벌런치 브레이크다운이 쉽게 발생되고, 전체 공핍영역의 브레이크다운 전압이 감소된다.
따라서, 접합부의 에지부에 전계가 집중되는 현상을 방지하기 위한 여러 가지 기술들이 제안되고 있다. 그중 플래너 접합의 에지부와 인접하는 필드영역(field region)의 기판상에 필드 플레이트(field plate)를 형성하는 방법(참조문헌: Power Semiconductor Device, 1996년, B.J.Baliga 저, pp 100∼102)과, 필드영역의 기판내에 상기 접합부와 반대 도전형의 불순물층인 필드 리미팅 링(field limiting ring)을 형성하는 방법과, 플래너 접합이 형성된 기판상에 반절연성 폴리실리콘(Semi-Insulating POlycrystalline Silicon; 이하 SIPOS라 칭함) 막을 형성하는 방법등이 있다. 이와 같은 방법들은 모두 공핍영역의 곡률을 개선하여 브레이크다운 전압을 증가시키는 방법들이다.
이 중, SIPOS막을 이용하는 방법은 비교적 간단한 공정으로 브레이크다운 전압을 증가시킴과 동시에 실리콘 기판에서의 표면 상태 효과(surface - state effect)를 제거하여 소자의 특성을 안정화할 수 있기 때문에, 최근 주목받고 있는 기술이다.
도 1 및 도 2는 종래의 SIPOS를 이용한 전력 트랜지스터를 도시한 단면도들로서, 도면 참조부호 2 및 4는 고농도 및 저농도의 콜렉터영역을, 6은 베이스영역을, 8은 에미터영역을, 10은 채널스톱 영역을, 12는 절연막을, 14는 SIPOS막을, 16은 베이스전극을, 18은 에미터전극을, 20은 콜렉터전극을, 그리고 22는 등전위전극(equipotential metal ring)을 각각 나타낸다.
도 1을 참조하면, 제1 도전형의 고농도(N+) 콜렉터영역(2) 및 저농도(N-) 콜렉터영역(4)을 바닥층으로하여 제2 도전형의 P+베이스영역(6)이 형성되어 있고, 상기 베이스영역(6) 내에 제1 도전형의 N+에미터영역(8)이 형성되어 있으며, 베이스영역(6)과 일정 거리 이격된 필드영역에는 소자분리를 위한 N+채널스톱 영역(10)이 형성되어 있다.
상기 반도체 기판상에는, 예컨대 산화막으로 이루어진 절연막(12)과 SIPOS막(14)이 순차적으로 적층되어 있고, 상기 베이스영역(8), 에미터영역(8) 및 채널스톱층을 각각 노출시키는 콘택홀들을 통해 상기 영역들과 접속되도록 베이스전극(16), 에미터전극(18) 및 등전위전극(22)이 각각 형성되어 있으며, 상기 고농도(N+) 콜렉터영역(2)의 이면에는 콜렉터전극(20)이 형성되어 있다.
상기한 종래의 SIPOS막을 이용한 전력 트랜지스터에 따르면, 절연막(12)과 SIPOS막을 증착한 후에 베이스전극(16), 에미터전극(18) 및 등전위전극(22)을 형성하기 위하여 상기 산화막(12) 및 SIPOS막(14)을 식각하게 되는데, 이때 건식식각 또는 습식식각 방법이 사용된다.
그런데, 산화막(12)을 건식식각하는 공정은 비용이 많이 들어 생산성이 떨어지고, 습식식각 방법을 사용할 경우에는 습식식각의 등방성 식각특성 때문에 도 2에 도시된 바와 같이, SIPOS막(14)의 하부에 보이드(도면참조 부호 V)가 발생하게 된다. 이러한 보이드(V)는 SIPOS막(14)의 건식식각 또는 습식식각과는 무관하게 나타나는데, 전극을 형성하기 위하여 금속막을 증착한 후 산화막(12)과 전극(16, 18) 사이에 형성되는 보이드는 습기 및 팽창계수 차이에 의해 소자의 신뢰성에 악영향을 끼치게 된다. 특히, 트랜지스터의 일반적인 제조 공정에서는 베이스콘택 및 에미터콘택 형성공정이 동시에 이루어지므로, 에미터콘택의 과도식각(over etching)에 의해 에미터콘택의 보이드가 더욱 커지게 된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 제조비용을 절감하면서 소자의 신뢰성을 향상시킬 수 있는 구조의 전력 반도체 장치를 제공하는 것이다.
도 1 및 도 2는 종래의 SIPOS를 이용한 전력 트랜지스터를 도시한 단면도들이다.
도 3은 본 발명의 일 실시예에 따른 전력 반도체 장치를 도시한 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 전력 반도체 장치를 도시한 단면도이다.
도 5는 본 발명의 또다른 실시예에 따른 전력 반도체 장치를 도시한 단면도이다.
도 6 내지 도 10은 본 발명의 일 실시예에 의한 전력 반도체 장치의 제조방법을 설명하기 위한 단면도들이다.
도면의 주요 부분에 대한 부호의설명
2, 32....고농도 콜렉터영역 4, 34....저농도 콜렉터영역
6, 38....베이스영역 8, 40....에미터영역
10, 42, 68...채널스톱 영역 14, 44, 72...SIPOS막
12, 36, 36a, 36b, 36c, 36d, 70....절연막
16, 46...베이스전극 18, 48...에미터전극
20, 52...콜렉터전극 22, 50, 78...등전위전극
60, 74...보호막 62, 64...고농도 및 저농도 캐소드영역
66.......애노드영역 76......애노드전극
80.......캐소드전극
상기 과제를 이루기 위하여 본 발명에 의한 전력 반도체 장치는, 반도체기판에 형성된 제1 도전형의 콜렉터영역과, 상기 콜렉터영역 내에 형성된 제2 도전형의 베이스영역과, 상기 베이스영역 내에 형성된 제1 도전형의 에미터영역과, 상기 베이스영역과 소정 거리 이격된 채널스톱영역과, 상기 베이스영역 및 채널스톱영역 사이의 반도체기판 상에 형성된 절연막과, 상기 반도체기판 상에, 베이스영역, 에미터영역 및 채널스톱영역의 일부를 노출시키는 반절연 폴리실리콘막, 및 상기 베이스영역, 에미터영역 및 채널스톱영역과 접속된 베이스전극, 에미터전극 및 등전위전극을 구비하는 것을 특징으로 한다.
이 때, 상기 절연막의 두께는 0.2㎛ ∼ 2.0㎛ 정도인 것이 바람직하고, 소자의 특성을 더욱 향상시키기 위하여 상기 반절연 폴리실리콘(SIPOS)막 상에 산화막 또는 질화막으로 이루어진 보호막을 더 구비할 수도 있다.
상기 과제를 이루기 위하여 본 발명에 의한 다른 전력 반도체 장치는, 반도체기판에 형성된 제1 도전형의 캐소드영역과, 상기 콜렉터영역 내에 형성된 제2 도전형의 애노드영역과, 상기 애노드영역과 소정 거리 이격된 채널스톱영역과, 상기 애노드영역 및 채널스톱영역 사이의 반도체기판 상에 형성된 절연막과, 상기 반도체기판 상에, 상기 애노드영역 및 채널스톱영역의 일부를 노출시키는 반절연 폴리실리콘막, 및 상기 애노드영역 및 채널스톱영역과 각각 접속된 애노드전극 및 등전위전극을 구비하는 것을 특징으로 한다.
이 때, 상기 절연막의 두께는 0.2㎛ ∼ 2.0㎛ 정도인 것이 바람직하고, 소자의 특성을 더욱 향상시키기 위하여 상기 반절연 폴리실리콘(SIPOS)막 상에 산화막 또는 질화막으로 이루어진 보호막을 더 구비할 수도 있다.
본 발명에 따르면, 접합층을 형성하기 위한 마스크용 절연막을 별도의 사진공정 없이 필드영역에만 형성되도록 함으로써, 보이드가 없는 고신뢰성 및 저 비용의 전력 반도체 장치를 제공할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명을 더욱 상세히 설명하기로 한다.
도 3은 본 발명의 일 실시예에 따른 전력 반도체 장치를 도시한 단면도로서, 바이폴라 트랜지스터를 나타낸다.
도면 참조부호 32 및 34는 고농도 및 저농도의 콜렉터영역을, 38은 베이스영역을, 40은 에미터영역을, 42는 채널스톱 영역을, 36은 절연막을, 44는 SIPOS막을, 46은 베이스전극을, 48은 에미터전극을, 50은 등전위전극(equipotential metal ring)을, 그리고 52는 콜렉터전극을 각각 나타낸다.
도 3을 참조하면, 제1 도전형의 고농도(N+) 콜렉터영역(32) 및 저농도(N-) 콜렉터영역(34)을 바닥층으로하여 제2 도전형의 P+베이스영역(38)이 형성되어 있고, 상기 베이스영역(38) 내에 제1 도전형의 N+에미터영역(40)이 형성되어 있으며, 베이스영역(38)과 일정 거리 이격된 필드영역에는 소자분리를 위한 N+채널스톱 영역(42)이 형성되어 있다.
상기 반도체 기판상에는, 예컨대 산화막으로 이루어진 절연막(36)과, 접합부의 에지에 전계가 밀집되는 것을 방지하기 위한 SIPOS막(44)이 순차적으로 적층되어 있고, 상기 베이스영역(38), 에미터영역(40) 및 채널스톱 영역(42)을 각각 노출시키는 콘택홀들을 통해 상기 영역들과 각각 접속되도록 베이스전극(46), 에미터전극(48) 및 등전위전극(50)이 형성되어 있으며, 상기 고농도(N+) 콜렉터영역(32)의 이면에는 콜렉터전극(52)이 형성되어 있다. 특히, 상기 절연막(36)은 상기 베이스영역(38)과 채널스톱 영역(42) 사이, 즉 필드영역에만 형성되어 있다. 이는, 상기 베이스콘택 및 에미터콘택을 형성하기 위한 식각공정에서 발생되는 고비용 또는 보이드 발생의 문제점을 해소하기 위함이다.
도 4는 도 3에 도시된 전력 트랜지스터의 SIPOS막(44) 위에 질화막 또는 산화막으로 이루어진 보호막(60)을 더 형성하여 줌으로써, 소자의 신뢰성을 더욱 향상시킨 구조를 나타낸다.
도 5는 본 발명의 다른 실시예에 의한 전력 반도체 장치를 도시한 것으로, 전력 다이오드를 나타낸 단면도이다.
도면 참조부호 62 및 64는 고농도 및 저농도의 캐소드영역을, 66은 애노드영역을, 68은 채널스톱 영역을, 70은 절연막을, 72는 애노드영역의 에지부에 전계가 집중되는 것을 방지하기 위하여 제공된 SIPOS막을, 74는 보호막을, 76은 상기 애노드영역과 접속된 애노드전극을, 78은 상기 채널스톱 영역과 접속된 등전위전극을, 그리고 80은 캐소드전극을 각각 나타낸다.
도 3에 도시된 전력 바이폴라 트랜지스터의 경우와 마찬가지로, SIPOS막(72) 막에 의해 애노드영역(66)의 에지부에 전계가 집중되는 것을 방지할 수 있으며, 절연막(70)이 애노드영역(66)과 채널스톱 영역(68) 사이, 즉 필드영역에만 형성되어 있다. 상기 절연막(70)은 액티브영역과 필드영역에서의 절연막의 두께의 차이를 이용하여 타임에치 방법으로 식각된다. 따라서, 애노드전극(76) 및 등전위전극(78)을 형성하기 위한 식각공정에서 저 비용의 습식식각 공정을 사용하더라도 SIPOS막 하부에 보이드가 발생하는 것을 방지할 수 있다.
상기 보호막(74)은 소자의 신뢰성을 향상시키기 위하여 형성된 막으로서, 생략할 수도 있으며 예를 들어 산화막 또는 질화막으로 형성할 수 있다.
도 6 내지 도 10은 본 발명의 일 실시예에 의한 전력 트랜지스터의 제조방법을 설명하기 위한 단면도들이다. 도 3 및 도 4와 동일한 참조부호는 동일한 부분을 나타낸다.
도 6은 베이스영역을 형성하기 위한 마스크층(36a)을 형성하는 단계를 나타낸다.
상세하게는, 제1 도전형, 예컨대 N형의 불순물이 고농도 및 저농도로 도우프된 콜렉터영역(32, 34)이 형성된 반도체기판상에, 예컨대 산화막을 형성한 후 통상의 사진식각 공정을 적용하여 상기 산화막을 패터닝함으로써, 베이스영역을 형성하기 위한 마스크층(36a)을 형성한다.
상기 고농도 및 저농도 콜렉터영역(32, 34)은, 잘 알려진 바와 같이 확산 또는 에피택셜(epitaxial) 방법에 의해 형성할 수 있다. 예컨대 확산방법을 이용할 경우, 예컨대 인(P; Phosphorus)과 같은 N형의 불순물이 저농도로 도우프된 반도체기판의 이면에 N형의 불순물을 고농도로 이온 주입한 후, 열처리를 실시하여 상기 불순물이온이 확산되도록 함으로써 형성할 수 있다. 에피택셜 방법을 이용할 경우, N형의 불순물이 고농도로 도우프된 반도체기판상에 저농도의 에피택셜층을 형성함으로써 형성할 수 있다.
도 7은 베이스영역(38)을 형성하는 단계와 에미터영역 및 채널스톱 영역용 마스크층(36b)을 형성하는 단계를 나타낸다.
상세하게는, 상기 베이스용 마스크층(도 6의 36a)을 사용하여 상기 저농도(N_) 콜렉터영역(34) 내에, 예컨대 보론(B; Boron)과 같은 P형의 불순물을 고농도로 이온 주입한 후 열처리함으로써 P+베이스영역(38)을 형성한다. 이 때, 상기 열처리 공정에 의해 반도체기판 상에는 산화막이 성장되어 산화막의 두께가 두꺼워진다. 다음에, 사진식각 공정을 적용하여 상기 산화막을 패터닝하여 에미터영역 및 채널스톱 영역이 형성될 영역의 반도체기판을 노출시키는 마스크층(36b)을 형성한다.
도 8은 에미터영역(40) 및 채널스톱 영역(42)을 형성하는 단계를 나타낸다.
상세하게는, 상기 에미터용 마스크층(도 7의 36b)을 사용하여 상기 반도체기판 내에, 예컨대 인(P)과 같은 N형의 불순물을 고농도로 이온 주입한 후 열처리함으로써 N+에미터영역(40) 및 채널스톱 영역(42)을 형성한다. 이 때, 상기 열처리 공정에 의해 반도체기판 상에는 산화막이 재차 성장되어 도시된 바와 같이 필드영역, 베이스영역 및 에미터영역 상부에 형성된 산화막(36d)의 두께가 서로 다르게 형성된다.
도 9는 SIPOS막(44)을 형성하는 단계를 나타낸다.
상세하게는, 상기 산화막(36d)을 식각하여 액티브영역의 반도체기판이 노출되도록 한다. 이 때, 희석된 불산(HF) 용액과 같은 통상적인 산화막 식각액을 사용하여 타임에치(time etch) 방법으로 액티브영역, 즉 베이스영역(38) 및 에미터영역(40) 상부에 형성되었던 산화막이 완전히 식각될 정도로 식각을 진행한다. 상기 필드영역에 잔존하는 산화막(36d)의 두께는 0.2㎛ ∼ 2.0㎛ 정도가 바람직하다.
이렇게 하면, 별도의 사진공정이 없이도 도시된 바와 같이, 필드영역에만 산화막(36d)이 잔존되도록 할 수 있다. 따라서, 종래와 같이 산화막을 건식식각 또는 습식식각시 발생하는 고비용 또는 보이드 발생의 문제점을 해소할 수 있다.
다음에, 화학 기상 증착(Chemical Vapor Deposition; CVD) 또는 저압 화학기상증착(Low Pressure CVD; LP-CVD)과 같은 통상의 증착법을 사용하여 상기 결과물의 전 표면에 SIPOS막(44)을 형성한다.
도 10은 베이스전극(46), 에미터전극(48), 등전위전극(50) 및 콜렉터전극(52)을 형성하는 단계를 나타낸다.
상세하게는, 통상의 사진식각 공정을 적용하여 상기 SIPOS막(44)을 식각하여 베이스영역(38), 에미터영역(40) 및 채널스톱 영역(42)의 일부를 노출시키는 콘택홀을 형성한다. 다음에, 콘택홀이 형성된 결과물의 전면에 금속막, 예를 들어 알루미늄(Al)막을 증착한 후 패터닝함으로써, 상기 영역들과 각각 접속되는 베이스전극(46), 에미터전극(48) 및 등전위전극(50)을 형성한다. 이어서, 상기 고농도(N+) 콜렉터영역(32)의 이면에 금속막을 형성하여 콜렉터전극(52)을 형성한다.
이상 실시예를 들어 본 발명을 상세히 설명하였으나 본 발명은 이에 한정되지 않으며, 본 발명이 속하는 기술적 사상내에서 당분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 물론이다.
상술한 본 발명에 의한 전력 반도체 장치에 따르면, 접합층을 형성하기 위한 마스크 및 표면보호를 위한 보호막으로 사용되는 절연막을 별도의 사진공정 없이 필드영역에만 형성되도록 함으로써, 보이드가 없는 향상된 특성의 전력 반도체 장치를 형성할 수 있다.
Claims (8)
- 반도체기판에 형성된 제1 도전형의 콜렉터영역;상기 콜렉터영역 내에 형성된 제2 도전형의 베이스영역;상기 베이스영역 내에 형성된 제1 도전형의 에미터영역;상기 베이스영역과 소정 거리 이격된 채널스톱 영역;상기 베이스영역 및 채널스톱영역 사이의 반도체기판 상에 형성된 절연막;상기 반도체기판 상에, 상기 절연막을 덮으면서 상기 베이스영역, 에미터영역 및 채널스톱 영역의 일부를 노출시키도록 형성된 반절연 폴리실리콘(SIPOS)막; 및상기 베이스영역, 에미터영역 및 채널스톱 영역과 각각 접속된 베이스전극, 에미터전극 및 등전위전극을 구비하는 것을 특징으로 하는 전력 반도체 장치.
- 제 1 항에 있어서, 상기 절연막의 두께는 0.2㎛ ∼ 2.0㎛ 정도인 것을 특징으로 하는 전력 반도체 장치.
- 제 1 항에 있어서, 상기 반절연 폴리실리콘(SIPOS)막 상에,보호막을 더 구비하는 것을 특징으로 하는 전력 반도에 장치.
- 제 3 항에 있어서, 상기 보호막은,산화막 및 질화막으로 이루어진 그룹에서 선택된 어느 하나로 이루어진 것을 특징으로 하는 전력 반도체 장치.
- 반도체기판에 형성된 제1 도전형의 캐소드영역;상기 콜렉터영역 내에 형성된 제2 도전형의 애노드영역;상기 애노드영역과 소정 거리 이격된 채널스톱 영역;상기 애노드영역 및 채널스톱영역 사이의 반도체기판 상에 형성된 절연막;상기 반도체기판 상에, 상기 절연막을 덮으면서 상기 애노드영역 및 채널스톱영역의 일부를 노출시키도록 형성된 반절연 폴리실리콘막; 및상기 애노드영역 및 채널스톱 영역과 각각 접속된 애노드전극 및 등전위전극을 구비하는 것을 특징으로 하는 전력 반도체 장치.
- 제 5 항에 있어서, 상기 절연막의 두께는 0.2㎛ ∼ 2.0㎛ 정도인 것을 특징으로 하는 전력 반도체 장치.
- 제 5 항에 있어서, 상기 반절연 폴리실리콘(SIPOS)막 상에,보호막을 더 구비하는 것을 특징으로 하는 전력 반도에 장치.
- 제 7 항에 있어서, 상기 보호막은,산화막 및 질화막으로 이루어진 그룹에서 선택된 어느 하나로 이루어진 것을 특징으로 하는 전력 반도체 장치.
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