KR19990065143A - 전력 반도체장치 및 그 제조방법 - Google Patents

Abstract

신뢰성이 향상된 고내압 구조의 전력 반도체장치 및 그 제조방법에 대해 개시되어 있다. 이 전력 반도체장치는, 반도체기판에 형성된 제1 도전형의 콜렉터영역과, 콜렉터영역 내에 형성된 제2 도전형의 베이스영역과, 베이스영역 내에 형성된 제1 도전형의 에미터영역과, 베이스영역과 소정 거리 이격된 채널스톱 영역과, 베이스영역 및 채널스톱영역 사이의 반도체기판 상에 형성된 제1 절연막과, 결과물의 전면에, 베이스영역, 에미터영역 및 채널스톱영역을 노출시키도록 형성된 제2 절연막, 및 베이스영역, 에미터영역 및 채널스톱 영역과 각각 접속된 베이스전극, 에미터전극 및 등전위전극을 구비하여 이루어진다.

Description

전력 반도체장치 및 그 제조방법

본 발명은 전력 반도체장치 및 그 제조방법에 관한 것으로, 특히 반절연 폴리실리콘(Semi-Insulating POlycrystalline Silicon: SIPOS) 막을 이용하여 고내압 구조를 실현한 전력 반도체장치 및 그 제조방법에 관한 것이다.

최근 응용 기기의 대형화·대용량화 추세에 따라 높은 브레이크다운 전압(breakdown voltage), 높은 전류(high current) 및 고속 스위칭 특성을 갖는 전력용 반도체 소자의 필요성이 대두되고 있다. 전력 반도체 장치는 특히, 매우 큰 전류를 흐르게 하면서도 도통상태에서의 전력손실을 적게 하기 위하여 낮은 포화전압(saturation voltage)이 요구된다. 또한, 오프(off) 상태 또는 스위치가 오프되는 순간에 전력 반도체 장치의 양단에 인가되는 역방향 고전압에 견딜 수 있는 특성, 즉 높은 브레이크다운 전압 특성이 기본적으로 요구된다.

한편, 반도체 장치의 브레이크다운 전압은 PN 접합에 형성되는 공핍영역에 의해 결정되는데, 이는 PN 접합에 인가된 전압의 대부분이 공핍영역에 인가되기 때문이다. 이 브레이크다운 전압은 공핍영역의 곡률(curvature)의 영향을 받는 것으로 알려져 있다. 즉, 플래너(planar) 접합에 있어서, 평평한 부분보다 곡률을 갖는 부분에 전계가 집중되는 전계 밀집(electric field crowding) 효과로 인해, 접합부의 평평한 부분보다 곡률이 큰 에지부에 전계가 집중되게 된다. 따라서, 에지부에서 에벌런치 브레이크다운이 쉽게 발생되고, 전체 공핍영역의 브레이크다운 전압이 감소된다.

따라서, 접합부의 에지부에 전계가 집중되는 현상을 방지하기 위한 여러 가지 기술들이 제안되고 있다. 그중 플래너 접합의 에지부와 인접하는 필드영역(field region)의 기판상에 필드 플레이트(field plate)를 형성하는 방법(참조문헌: Power Semiconductor Device, 1996년, B.J.Baliga 저, pp 100∼102)과, 필드영역의 기판내에 상기 접합부와 반대 도전형의 불순물층인 필드 리미팅 링(field limiting ring)을 형성하는 방법과, 플래너 접합이 형성된 기판상에 반절연성 폴리실리콘(Semi-Insulating POlycrystalline Silicon; 이하 SIPOS라 칭함) 막을 형성하는 방법 등이 있다. 이와 같은 방법들은 모두 공핍영역의 곡률을 개선하여 브레이크다운 전압을 증가시키는 방법들이다.

이 중, SIPOS막을 이용하는 방법은 비교적 간단한 공정으로 브레이크다운 전압을 증가시킴과 동시에 실리콘 기판에서의 표면 상태 효과(surface - state effect)를 제거하여 소자의 특성을 안정화할 수 있기 때문에, 최근 주목받고 있는 기술이다.

도 1 및 도 2는 종래의 SIPOS를 이용한 전력 트랜지스터를 도시한 단면도들이다.

도면 참조부호 2 및 4는 고농도 및 저농도의 콜렉터영역을, 6은 베이스영역을, 8은 에미터영역을, 10은 채널스톱 영역을, 12a, 12b, 12c는 절연막을, 14는 SIPOS막을, 16은 보호막을, 18은 에미터전극을, 20은 베이스전극을, 22는 등전위전극(equipotential metal ring)을, 그리고 24는 콜렉터전극을 각각 나타낸다.

도 1을 참조하면, 제1 도전형의 고농도(N⁺) 콜렉터영역(2) 및 저농도(N^-) 콜렉터영역(4)을 바닥층으로하여 제2 도전형의 P⁺베이스영역(6)이 형성되어 있고, 상기 베이스영역(6) 내에 제1 도전형의 N⁺에미터영역(8)이 형성되어 있으며, 베이스영역(6)과 일정 거리 이격된 필드영역에는 소자분리를 위한 N⁺채널스톱 영역(10)이 형성되어 있다.

상기 반도체 기판상에는, 예컨대 산화막으로 이루어진 절연막(12a, 12b, 12c), SIPOS막(14) 및 질화막(16)이 순차적으로 적층되어 있고, 상기 에미터영역(8), 베이스영역(6) 및 채널스톱 영역(10)을 각각 노출시키는 콘택홀들을 통해 상기 영역들과 접속되도록 에미터전극(18), 베이스전극(20) 및 등전위전극(22)이 각각 형성되어 있으며, 상기 고농도(N⁺) 콜렉터영역(2)의 이면에는 콜렉터전극(24)이 형성되어 있다.

상기한 종래의 SIPOS막을 이용한 전력 트랜지스터에 의하면, 에미터영역(8) 및 베이스영역(6) 상의 반도체기판 상에 절연막(12a, 12b)이 형성되어 있다. 이 절연막(12a, 12b)은 베이스영역, 에미터영역 등을 형성하기 위한 마스크층으로 사용됨과 동시에, 베이스영역의 형성과정에서 베이스영역에 주입된 보론(B)이 반도체기판의 표면으로 확산(out-diffusion)되는 것을 방지하며, 에미터영역의 불순물인 인(P) 또는 비소(As)의 베이스영역으로의 침입을 차단하기 위한 장벽막으로 사용된다. 따라서, 마스크 및 장벽막으로 사용될 최소한의 두께의 절연막이 요구되는데, 도시된 바와 같이, 형성되는 영역에 따라 각각 다른 두께로 형성되어 단차가 만들어진다.

한편, 전극을 형성하기 위한 콘택 형성공정에 있어서 질화막(16)과 SIPOS막(14)의 식각에는 플라즈마를 이용한 건식식각을 이용하고 있으며, 산화막(12a, 12b)의 식각은 건식식각 또는 추가의 마스크를 이용한 습식식각으로 이루어진다. 이중 산화막(12a, 12b)에 대한 습식식각 공정에서 베이스영역(6) 상에 형성된 산화막(12b)과 에미터영역(8)상에 형성된 산화막(12a)의 두께의 차이에 의해 에미터영역(8)에 과도식각이 유발된다. 이는 소자의 신뢰성에 큰 영향을 미쳐 소자의 내압파형의 불량 및 에미터영역의 보이드로 인하여 신뢰성 감소를 유발한다.

특히, 불순물이 함유된 산화막에 대한 식각율은 일반 산화막의 식각율보다 크기 때문에 종래의 습식식각 기술은 SIPOS막 및 보호막에 의한 절연막의 단차증가로 그 영향이 더욱 커진다.

또한, 건식식각의 경우에는 도 2에 도시된 바와 같이 베이스영역(6) 상에 형성된 산화막의 두께를 기준하여 식각시간이 결정되기 때문에, 에미터영역(8)에서는 과도식각에 의하여 반도체기판에 언더컷(under cut)이 형성되어 소자의 전류이득의 산포 등 산화막 식각의 원가상승을 유발하는 문제점이 있다.

따라서, 본 발명이 이루고자 하는 기술적 과제는, 소자의 신뢰성을 향상시키고 제조원가를 절감할 수 있는 구조의 전력 반도체장치를 제공하는 것이다.

본 발명이 이루고자 하는 다른 기술적 과제는, 소자의 신뢰성을 향상시키고 제조원가를 절감할 수 있는 전력 반도체장치의 제조방법을 제공하는 것이다.

도 1 및 도 2는 종래의 SIPOS를 이용한 전력 트랜지스터를 도시한 단면도들이다.

도 3은 본 발명의 일 실시예에 의한 전력 반도체장치를 도시한 단면도로서, NPN 바이폴라 트랜지스터를 나타낸다.

도 4 내지 도 8은 본 발명에 의한 전력 반도체장치의 제조방법을 설명하기 위한 단면도들이다.

* 도면의 주요 부분에 대한 부호의 설명 *

2, 32....고농도 콜렉터영역 4, 34....저농도 콜렉터영역

6, 38....베이스영역 8, 40....에미터영역

10, 42...채널스톱 영역 14, 46...SIPOS막

12a, 12b, 12c, 36a, 36b, 36c....제1 절연막

16, 48...보호막 18, 52...에미터전극

20, 50...베이스전극 22, 54...등전위전극

44....제2 절연막 24, 56...콜렉터전극

상기 과제를 이루기 위하여 본 발명에 의한 전력 반도체장치는, 반도체기판에 형성된 제1 도전형의 콜렉터영역과, 상기 콜렉터영역 내에 형성된 제2 도전형의 베이스영역과, 상기 베이스영역 내에 형성된 제1 도전형의 에미터영역과, 상기 베이스영역과 소정 거리 이격된 채널스톱 영역과, 상기 베이스영역 및 채널스톱영역 사이의 반도체기판 상에 형성된 제1 절연막과, 결과물의 전면에, 상기 베이스영역, 에미터영역 및 채널스톱영역을 노출시키도록 형성된 제2 절연막, 및 상기 베이스영역, 에미터영역 및 채널스톱 영역과 각각 접속된 베이스전극, 에미터전극 및 등전위전극을 구비하는 것을 특징으로 한다.

상기 제1 절연막은 열산화막이고, 제2 절연막은 500Å∼3,000Å인 정도 두께의 도우프되지 않은 산화막(UnDoped Oxide; UDO)인 것이 바람직하다.

상기 반도체기판 상에, 상기 제2 절연막을 덮으면서 상기 베이스영역, 에미터영역 및 채널스톱 영역의 일부를 노출시키도록 형성된 반절연 폴리실리콘(SIPOS)막을 더 구비하는 것이 바람직하다.

상기 다른 과제를 이루기 위하여 본 발명에 의한 전력 반도체장치의 제조방법은, (a) 반도체기판에 제1 도전형의 콜렉터영역을 형성하는 단계와, (b) 상기 콜렉터영역 내에 제2 도전형의 베이스영역을 형성하는 단계와, (c) 상기 베이스영역 내에 에미터영역용 불순물을 주입하는 단계와, (d) 상기 불순물을 확산시켜 제1 도전형의 에미터영역을 형성하는 단계와, (e) 상기 베이스영역과 채널스톱 영역 사이의 필드영역에만 제1 절연막을 남기는 단계와, (f) 결과물의 전면에 제2 절연막을 형성하는 단계와, (g) 베이스영역, 에미터영역 및 채널스톱 영역의 일부를 노출시키는 콘택홀을 형성하는 단계, 및 (h) 상기 베이스영역, 에미터영역 및 채널스톱 영역과 각각 접속된 베이스전극, 에미터전극 및 등전위전극을 형성하는 단계를 구비하는 것을 특징으로 한다.

상기 (e) 단계에서는 별도의 사진공정을 사용하지 않고, 상기 베이스영역의 표면이 노출될 때까지 상기 절연막을 습식식각하는 것이 바람직하다.

상기 제1 절연막은 열산화막으로 형성하고, 제2 절연막은 500Å∼3,000Å 정도 두께의 도우프되지 않은 산화막(UnDoped Oxide; UDO)으로 형성하는 것이 바람직하다.

상기 제2 절연막을 형성하는 단계(f) 후에, 상기 제2 절연막의 전면에 반절연성의 폴리실리콘(SIPOS) 막을 형성하는 단계를 더 구비하는 것이 바람직하다.

이하, 첨부된 도면을 참조하여 본 발명을 더욱 상세히 설명하기로 한다.

도 3은 본 발명의 일 실시예에 의한 전력 반도체장치를 도시한 단면도로서, NPN 바이폴라 트랜지스터를 예로 나타내었다.

도 3을 참조하면, 제1 도전형의 고농도(N⁺) 콜렉터영역(32) 및 저농도(N^-) 콜렉터영역(34)을 바닥층으로하여 제2 도전형의 P⁺베이스영역(38)이 형성되어 있고, 상기 베이스영역(38) 내에 제1 도전형의 N⁺에미터영역(40)이 형성되어 있으며, 베이스영역(38)과 일정 거리 이격된 필드영역에는 소자분리를 위한 N⁺채널스톱 영역(42)이 형성되어 있다.

상기 반도체 기판상에는, 예컨대 도우프되지 않은 산화막(UnDoped Oxide; UDO)으로 이루어진 제2 절연막(44)과, 접합부의 에지에 전계가 밀집되는 것을 방지하기 위한 SIPOS막(46), 소자의 신뢰성을 향상시키기 위한 보호막(48)이 순차적으로 적층되어 있다. 상기 베이스영역(38), 에미터영역(40) 및 채널스톱 영역(42)을 각각 노출시키는 콘택홀들을 통해 상기 영역들과 각각 접속되도록 베이스전극(50), 에미터전극(52) 및 등전위전극(54)이 형성되어 있으며, 상기 고농도(N⁺) 콜렉터영역(32)의 이면에는 콜렉터전극(56)이 형성되어 있다. 특히, 절연막의 구조를 보면, 액티브 영역에서는 UDO(44)-SIPOS(46)-질화막(48)의 구조로 절연막이 형성되고, 필드영역에서는 내압을 얻기 위하여 열산화막(36c)-DUO(44)-SIPOS(46)-질화막(48) 또는 SIPOS의 구조로 형성되어 있다. 따라서, 베이스콘택 및 에미터콘택을 형성하기 위한 식각공정에서 발생되는 고비용 또는 보이드 발생의 문제점을 해소할 수 있다.

콜렉터전극(56)과 베이스전극(50) 사이에 역방향 전압이 인가되었을 경우, N형의 저농도층(34)과 P형의 베이스영역(38) 사이에 공핍층이 형성된다. 이러한 공핍층은 저농도영역(34)으로 확산되고 공핍층의 넓이에 따라 내압이 증가하며, 베이스전극(38) 가장자리 지점의 전계가 가장 크게 작용한다. 등전위전극(54)과 베이스전극(50) 사이의 미세한 누설전류로 베이스전극(50)의 가장자리에 임계전계가 형성되는 것을 완화시켜 내압의 증가를 가져온다.

도 4 내지 도 8은 본 발명에 의한 전력 반도체장치의 제조방법을 설명하기 위한 단면도들이다.

도 4를 참조하면, 제1 도전형, 예컨대 N형의 불순물이 고농도 및 저농도로 각각 도우프된 콜렉터영역(32, 34)이 형성된 반도체 기판상에 절연막, 예컨대 산화막을 형성한 후 통상의 사진식각 공정을 적용하여 상기 산화막을 패터닝함으로써, 베이스영역을 형성하기 위한 마스크층(도시되지 않음)을 형성한다.

상기 고농도 및 저농도의 콜렉터영역(32, 34)은 잘 알려진 바와 같이, 확산 또는 에피택셜(epitaxial) 방법을 사용하여 형성할 수 있다. 예컨대 확산방법을 이용할 경우, 예컨대 인(P; Phosphorus)과 같은 N형의 불순물이 저농도로 도우프된 반도체 기판의 이면에 N형의 불순물을 고농도로 이온 주입한 후, 열처리를 실시하여 불순물이온이 확산되도록 함으로써 형성할 수 있다. 에피택셜 방법을 이용할 경우에는, N형의 불순물이 고농도로 도우프된 반도체 기판상에 저농도의 에피택셜층을 성장시킴으로써 형성할 수 있다.

다음에, 상기 베이스용 마스크층을 사용하여 상기 저농도(N^_) 콜렉터영역(34) 내에, 예컨대 보론(B; Boron)과 같은 P형의 불순물을 고농도로 이온 주입한 후 열처리함으로써 P⁺베이스영역(38)을 형성한다. 이 때, 상기 열처리 공정에 의해 반도체기판 상에는 산화막이 성장되어 필드영역과 액티브영역에서의 산화막(36a)의 두께가 각각 다르게 된다.

도 5를 참조하면, 사진식각 공정을 적용하여 상기 산화막을 패터닝하여 에미터영역 및 채널스톱 영역이 형성될 영역의 반도체기판을 노출시키는 마스크층을 형성한다. 이어서, 상기 저농도(N^_) 콜렉터영역(34) 내에, 예컨대 인(P)과 같은 N형의 불순물을 고농도로 이온 주입한 후 열처리함으로써 N⁺에미터영역(40) 및 채널스톱 영역(42)을 형성한다. 이 때, 상기 열처리 공정에 의해 반도체기판 상에는 산화막이 재차 성장되어 도시된 바와 같이 필드영역, 베이스영역 및 에미터영역 상부의 산화막(36b)의 두께가 서로 다르게 형성된다.

도 6을 참조하면, 희석된 불산(HF) 용액과 같은 통상적인 산화막 식각액을 사용하여 디핑(deeping) 처리를 하여 필드영역에만 산화막이 남도록 한다. 이렇게 산화막의 두께가 부분적으로 다른 점을 이용하여 디핑(deeping) 처리를 하면, 별도의 사진공정이 없이도 도시된 바와 같이 필드영역에만 산화막(36c)이 잔존되도록 할 수 있다.

다음에, 결과물의 전면에 도우프되지 않은 산화막(UnDoped Oxide)을 증착함으로써, 베이스영역과 에미터영역을 금속전극과 절연시키기 위한 절연막(44)을 형성한다. 이 때, 상기 절연막(44)의 두께는 상기 영역들과 금속전극을 접속시키기 위한 콘택홀 형성 공정시 습식 또는 건식식각에 의해 용이하게 식각할 수 있는 두께, 예를 들어 500Å∼2,000Å 정도가 바람직하다.

상기 절연막(44)으로 열산화막을 형성할 경우, 서로 다른 도전형(type)의 불순물의 확산(out diffusion)으로 인해 산화 튜브가 오염되거나, 800℃∼900℃ 정도의 고온에 의한 특성의 변화 때문에 바람직하지 못하다. 특히, 도우프되지 않은 산화막(UDO)은 불순물을 함유하지 않기 때문에 습식식각시 일정한 식각율을 가지며, 300℃∼400℃ 정도의 저온에서 증착되므로 소자의 특성에 영향을 주지 않는 장점이 있다.

도 7을 참조하면, 화학 기상 증착(Chemical Vapor Deposition; CVD) 또는 저압 화학기상증착(Low Pressure CVD; LP-CVD)과 같은 통상의 증착법을 사용하여 상기 결과물의 전 표면에 SIPOS막(46)을 형성한다. 상기 SIPOS막(46) 위에 산화막 또는 질화막으로 이루어진 보호막을 형성한다. 상기 보호막은 SIPOS막(46)을 습기 또는 이온으로부터 보호하는 역할을 하며, 질소가 함유된 SIPOS막이나 산소가 30％이상 함유된 SIPOS막을 사용할 수도 있다.

도 7에 도시된 바와 같이, 본 발명에 의한 전력 반도체장치의 구조를 보면, 액티브영역에서는 UDO(44)-SIPOS(46)-질화막(48)의 절연막이 형성되고, 필드영역에서는 내압을 얻기 위하여 열산화막(36c)-DUO(44)-SIPOS(46)-질화막(48) 또는 SIPOS의 구조로 되어 있다.

도 8을 참조하면, 통상의 사진식각 공정을 적용하여 상기 보호막(48), SIPOS막(46), UDO(44)를 차례로 식각하여 베이스영역(38), 에미터영역(40) 및 채널스톱 영역(42)의 일부를 노출시키는 콘택홀을 형성한다. 다음에, 콘택홀이 형성된 결과물의 전면에 금속막, 예를 들어 알루미늄(Al)막을 증착한 후 패터닝함으로써, 상기 영역들과 각각 접속되는 베이스전극(50), 에미터전극(52) 및 등전위전극(54)을 형성한다. 이어서, 상기 고농도(N⁺) 콜렉터영역(32)의 이면에 금속막을 형성하여 콜렉터전극(56)을 형성한다.

이상 본 발명을 상세히 설명하였으나 본 발명은 상기 실시예에 한정되지 않으며 본 발명이 속하는 기술적 사상내에서 당분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 물론이다.

상술한 본 발명에 의한 전력 반도체장치의 제조방법에 따르면, 에미터영역 형성후 디핑을 이용하여 필드영역의 절연막만을 남기고 식각한 다음 전면에 도우프되지 않은 산화막을 형성한다. 따라서, 에미터영역과 베이스영역 상에서의 절연막의 단차를 제거할 수 있으므로 콘택형성시 발생되는 에미터영역의 과도식각에 의한 영향을 제거할 수 있으며, 제조원가를 절감할 수 있을 뿐만 아니라 소자의 신뢰성을 향상시킬 수 있는 이점이 있다. 또한, 본 발명은 SIPOS막을 이용한 전력 반도체장치 뿐만 아니라 일반적인 NPN 또는 PN 바이폴라 트랜지스터에도 적용하여 콘택 식각시 발생되는 문제를 해소하여 소자의 신뢰성을 향상시킬 수 있다.

Claims (11)

1. 반도체기판에 형성된 제1 도전형의 콜렉터영역;

   상기 콜렉터영역 내에 형성된 제2 도전형의 베이스영역;

   상기 베이스영역 내에 형성된 제1 도전형의 에미터영역;

   상기 베이스영역과 소정 거리 이격된 채널스톱 영역;

   상기 베이스영역 및 채널스톱영역 사이의 반도체기판 상에 형성된 제1 절연막;

   결과물의 전면에, 상기 베이스영역, 에미터영역 및 채널스톱영역을 노출시키도록 형성된 제2 절연막; 및

   상기 베이스영역, 에미터영역 및 채널스톱 영역과 각각 접속된 베이스전극, 에미터전극 및 등전위전극을 구비하는 것을 특징으로 하는 전력 반도체장치.
2. 제1항에 있어서, 상기 제1 절연막은,

   열산화막인 것을 특징으로 하는 전력 반도체장치.
3. 상기 제2 절연막은,

   도우프되지 않은 산화막(UnDoped Oxide; UDO)인 것을 특징으로 하는 전력 반도체장치.
4. 제3항에 있어서, 상기 제2 절연막의 두께는,

   500Å∼3,000Å인 것을 특징으로 하는 전력 반도체장치.
5. 제1항에 있어서, 상기 반도체기판 상에,

   상기 제2 절연막을 덮으면서 상기 베이스영역, 에미터영역 및 채널스톱 영역의 일부를 노출시키도록 형성된 반절연 폴리실리콘(SIPOS)막을 더 구비하는 것을 특징으로 하는 전력 반도체장치.
6. (a) 반도체기판에 제1 도전형의 콜렉터영역을 형성하는 단계;

   (b) 상기 콜렉터영역 내에 제2 도전형의 베이스영역을 형성하는 단계;

   (c) 상기 베이스영역 내에 에미터영역용 불순물을 주입하는 단계;

   (d) 상기 불순물을 확산시켜 제1 도전형의 에미터영역을 형성하는 단계;

   (e) 상기 베이스영역과 채널스톱 영역 사이의 필드영역에만 제1 절연막을 남기는 단계;

   (f) 결과물의 전면에 제2 절연막을 형성하는 단계;

   (g) 베이스영역, 에미터영역 및 채널스톱 영역의 일부를 노출시키는 콘택홀을 형성하는 단계; 및

   (h) 상기 베이스영역, 에미터영역 및 채널스톱 영역과 각각 접속된 베이스전극, 에미터전극 및 등전위전극을 형성하는 단계를 구비하는 것을 특징으로 하는 전력 반도체 장치의 제조방법.
7. 제6항에 있어서, 상기 (e) 단계에서는,

   별도의 사진공정을 사용하지 않고, 상기 베이스영역의 표면이 노출될 때까지 상기 절연막을 식각하는 것을 특징으로 하는 전력 반도체장치의 제조방법.
8. 제7항에 있어서, 상기 (e) 단계는,

   습식식각 방법으로 진행되는 것을 특징으로 하는 전력 반도체장치의 제조방법.
9. 제6항에 있어서, 상기 제1 절연막은 열산화막이고,

   상기 제2 절연막은 도우프되지 않은 산화막(UnDoped Oxide; UDO)인 것을 특징으로 하는 전력 반도체장치의 제조방법.
10. 제9항에 있어서, 상기 제2 절연막은,

    500Å∼3,000Å의 두께로 형성하는 것을 특징으로 하는 전력 반도체장치의 제조방법.
11. 제6항에 있어서, 상기 제2 절연막을 형성하는 단계(f) 후에,

    상기 제2 절연막의 전면에 반절연성의 폴리실리콘(SIPOS) 막을 형성하는 단계를 더 구비하는 것을 특징으로 하는 전력 반도체장치의 제조방법.