CN104838500B - 半导体装置及其制造方法 - Google Patents

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Abstract

半导体装置具备比超结构造高杂质浓度的深层(18)。所述深层从距半导体层(5)的表面为规定深度的位置形成，与高杂质层(10)相接并与所述超结构造相接。从衬底法线方向来看，所述深层和表面电极(12)中的与所述高杂质层相接的部分中成为最外周侧的第1端部(P1)与所述高杂质层中的外周侧的端部之间重叠。

Description

半导体装置及其制造方法
关联申请的相互参照
本公开基于2012年12月4日申请的日本申请第2012－265310号、2012年12月4日申请的日本申请第2012－265311号、2013年10月15日申请的日本申请第2013－214758号、以及2013年10月15日申请的日本申请第2013－214759号，这里援用其记载内容。
技术领域
本公开涉及具有超结(super junction)(以下称作SJ)构造的半导体装置及其制造方法。
背景技术
在将纵型构造的Double-Diffused MOSFET(DMOS，双扩散MOSFET)形成于单元(cell)区域的半导体装置中，有将单元区域的外周包围的外周区域的耐压层仅由低杂质浓度的n-型外延层形成的半导体装置。该半导体装置中，在DMOS的恢复(recovery)动作时，注入电荷(注入载流子)从n-型外延层朝向p型体层(body layer)中的与源极电极之间的接触部被直线排出。
此外，在将纵型构造的DMOS形成于单元区域的其他半导体装置中，将位于单元区域的外周的外周区域的耐压构造用比较高浓度的p型表面电场缓和(resurf)层构成，利用p型表面电场缓和层来确保耐压(breakdown voltage，击穿电压)。因此，在将形成于单元区域的DMOS设为沟槽栅型的情况下，做成将最外周侧的沟槽栅的端部用p型表面电场缓和层覆盖的构造。
另一方面，在将SJ构造的MOSFET形成于单元区域的半导体装置中，与形成有MOSFET的单元区域同样，外周区域的耐压层也由p型柱(column)和n型柱交替重复的PN柱形成(例如参照专利文献1及专利文献2)。因此，在SJ构造的MOSFET的恢复动作时，注入电荷经过PN柱朝向p型体层中的与源极电极之间的接触部排出。此外，在具备SJ构造的外周区域，能够利用SJ构造保持耐压。因而，在外周区域具备的p型表面电场缓和层也不需要为高浓度，成为沟槽栅也不被浓的p型表面电场缓和层覆盖的构造。
现有技术文献
专利文献
专利文献1：特开2006－278826号公报(与US2006/0220156A1对应)
专利文献2：特开2004－134597号公报(与US6，825，537B2对应)
发明内容
发明要解决的课题
如上述那样，在DMOS中，在恢复动作时，注入电荷从n-型外延层朝向p型体层中的与源极电极之间的接触部直线排出。因此，注入电荷不比较集中地排出。
但是，在SJ构造的MOSFET中，在恢复动作时，注入电荷虽然经过PN柱朝向p型体层中的与源极电极之间的接触部排出，但容易在p型半导体中漂移。因此，如图33的箭头所记载那样，注入电荷不跨n型柱J1而从p型柱J2向衬底表面侧脱离，经由外周区域的p型表面电场缓和层J3从p型体层J4中的与源极电极J5之间的接触部排出。因而，SJ构造的MOSFET与DMOS相比注入电荷容易集中，存在p型体层J4与源极电极J5之间的边界位置或栅极布线J6下方的栅极绝缘膜J7等被破坏的问题。特别是，在源极电极J5中与p型体层J4之间的接触部位中的最外周侧的端部，发热变大，容易被破坏。
另外，这里，举出SJ构造的MOSFET为例进行了说明，但对于纵型的SJ构造的二极管也存在同样的问题。
用于解决问题的手段
本公开的目的在于，提供一种半导体装置，其具有SJ构造，使注入电荷的集中缓和，能够抑制元件的破坏。此外，目的还在于提供这样的半导体装置的制造方法。
本开示的第1方式的半导体装置，具备第1导电型的半导体衬底、超结构造、半导体层、第2导电型的高杂质层、表面电极、背面电极、以及第2导电型的深层。
所述半导体衬底具有表面及背面。所述超结构造在所述半导体衬底的表面侧具有第1导电型柱及第2导电型柱与所述半导体衬底的表面平行地重复的重复构造。将所述半导体衬底的外周侧设为外周区域，将所述外周区域的内侧设为形成纵型半导体元件的单元区域，所述半导体层在所述单元区域以及所述外周区域形成在所述超结构造之上。
所述高杂质层，在所述单元区域形成于所述超结构造之上的所述半导体层，相比于所述半导体层被设为高杂质浓度。所述表面电极，从所述单元区域进入所述外周区域而形成，与所述高杂质层相接而形成。所述背面电极与所述半导体衬底的背面侧电连接。
所述深层，与所述超结构造相比杂质浓度高，从距所述半导体层的表面为规定深度的位置形成，与所述高杂质层相接并与所述超结构造相接，从衬底法线方向来看，和所述表面电极中的与所述高杂质层相接的部分中成为最外周侧的第1端部与所述高杂质层中的外周侧的端部之间重叠而形成。
所述第1方式的半导体装置，具备深层，该深层接触于高杂质层及超结构造，从衬底法线方向来看，该深层与从第1端部至高杂质层的端部之间重叠，并且，该深层的第2导电型杂质浓度比SJ构造高。由此，所述半导体装置能够缓和注入电荷的集中而抑制元件的破坏。
在所述第1方式的半导体装置的制造方法的一例中，准备所述半导体衬底，形成在所述半导体衬底的表面侧具有所述第1导电型柱以及所述第2导电型柱的超结构造；利用所述深层的预定形成区域开口的掩模将第2导电型杂质离子注入，从而在所述超结构造的表层部形成杂质注入层；在形成了所述杂质注入层的所述超结构造的表面使所述第2导电型层外延生长，并且通过热处理使所述杂质注入层内的杂质热扩散而形成所述深层。
这样，如果使得在超结构造的表层部形成杂质注入层，则可以不进行高加速离子注入，因此能够提高生产能力(throughput)，能够实现制造工序的简略化。
在所述第1方式的半导体装置的制造方法的其他例中，准备所述半导体衬底；形成在所述半导体衬底的表面侧具有所述第1导电型柱以及所述第2导电型柱的超结构造；在所述超结构造的表面形成所述第2导电型层；利用所述深层的预定形成区域开口的掩模，从所述第2导电型层之上将第2导电型杂质进行高加速离子注入，从而形成所述深层。
这样，还能够从第2导电型层之上将第2导电型杂质进行高加速离子注入。该情况下，由于不在通过离子注入产生了晶体缺陷的表面进行外延生长，所以能够得到结晶性更好的半导体元件。
本开示的第2方式的半导体装置，具备第1导电型的半导体衬底、超结构造、半导体层、第1导电型的源极区域、栅极绝缘膜、栅极电极、第2导电型的高杂质层、表面电极、背面电极以及第2导电型的深层。
所述半导体衬底具有表面及背面。所述超结构造，在所述半导体衬底的表面侧，具有第1导电型柱及第2导电型柱在平行于所述半导体衬底的表面的一方向上重复的重复构造。所述半导体层，将所述半导体衬底的外周侧设为外周区域，将所述外周区域的内侧设为形成纵型半导体元件的单元区域，在所述单元区域以及所述外周区域形成在所述超结构造之上。
所述源极区域，在所述单元区域形成于所述半导体层的表层部。所述栅极绝缘膜，形成于将所述源极区域以及所述半导体层贯通并到达所述第1导电型柱、以一方向为长度方向而从所述单元区域朝向所述外周区域延伸设置的沟槽的表面。所述栅极电极在所述沟槽内形成于所述栅极绝缘膜的表面。
所述高杂质层，在所述单元区域形成于所述半导体层，与所述超结构造相比被设为高杂质浓度。所述表面电极，从所述单元区域进入所述外周区域而形成，构成与所述高杂质层以及所述源极区域相接而形成的源极电极。所述背面电极构成与所述半导体衬底的背面侧电连接的漏极电极。
所述深层，与所述高杂质层相接，与所述超结构造相比被设为高杂质浓度，将所述沟槽的长度方向上的顶端的至少角部覆盖，从衬底法线方向来看，与所述沟槽的顶端相比向外周侧突出。
在所述第2态样方式的半导体装置中，由于具备所述深层，所以当在恢复动作时注入电荷被抽取时深层经由高杂质层而被设为大致与表面电极相同的源极电位。因此，能够使等势线沿深层扩展。由此，能够降低对深层所覆盖的沟槽栅顶端的栅极绝缘膜内作用的电位而缓和电场集中，能够抑制栅极绝缘膜的破坏。
在所述第2方式的半导体装置的制造方法的一例中，准备所述半导体衬底；在所述半导体衬底的表面侧形成具有所述第1导电型柱以及所述第2导电型柱的超结构造；利用所述深层的预定形成区域开口的掩模将第2导电型杂质离子注入，从而在所述超结构造的表层部形成杂质注入层；在形成了所述杂质注入层的所述超结构造的表面使所述半导体层外延生长，并且通过热处理使所述杂质注入层内的杂质热扩散而形成所述深层。
这样，如果使得在超结构造的表层部形成杂质注入层，则可以不进行高加速离子注入，因此能够提高生产能力，能够实现制造工序的简略化。
在所述第2方式的半导体装置的制造方法的其他例中，准备所述半导体衬底；在所述半导体衬底的表面侧形成具有所述第1导电型柱以及所述第2导电型柱的超结构造；在所述超结构造的表面形成所述半导体层；利用所述深层的预定形成区域开口的掩模，从所述第2导电型层之上将第2导电型杂质进行高加速离子注入，从而形成所述深层。
这样，还能够从第2导电型层之上将第2导电型杂质进行高加速离子注入。该情况下，由于不在通过离子注入产生了晶体缺陷的表面进行外延生长，所以能够得到结晶性更好的半导体元件。
附图说明
本公开的上述或其他目的、结构、优点将根据参照下述附图的以下详细说明而更明确。附图中，
图1是本公开的第1实施方式的具备SJ构造的MOSFET的半导体装置的上表面布局图。
图2是图1所示的半导体装置的沿线II－II的剖面图。
图3是图1所示的半导体装置的沿线III－III的剖面图。
图4是图1所示的半导体装置的沿线IV－IV的剖面图。
图5是表示p型深层的加速电压、中心深度、剂量及峰值浓度与恢复耐量(recoverycapability)之间的关系的图。
图6是表示在图2所示的剖面中从端部P1的突出长L1的图。
图7是表示将相对于突出长L1而言的端部P1的发热温度通过仿真进行解析的结果的图表。
图8是表示在图2所示的剖面中从端部P1的重叠长L2的图。
图9是表示将相对于重叠长L2而言的恢复耐量通过实验研究的结果的图表。
图10A是表示第1实施方式的半导体装置的制造工序的一部分的剖面图。
图10B是表示第1实施方式的半导体装置的制造工序的一部分的剖面图。
图10C是表示第1实施方式的半导体装置的制造工序的一部分的剖面图。
图10D是表示第1实施方式的半导体装置的制造工序的一部分的剖面图。
图10E是表示第1实施方式的半导体装置的制造工序的一部分的剖面图。
图10F是表示第1实施方式的半导体装置的制造工序的一部分的剖面图。
图10G是表示第1实施方式的半导体装置的制造工序的一部分的剖面图。
图11A是表示本公开的第2实施方式的半导体装置的制造工序的一部分的剖面图。
图11B是表示第2实施方式的半导体装置的制造工序的一部分的剖面图。
图11C是表示第2实施方式的半导体装置的制造工序的一部分的剖面图。
图11D是表示第2实施方式的半导体装置的制造工序的一部分的剖面图。
图11E是表示第2实施方式的半导体装置的制造工序的一部分的剖面图。
图11F是表示第2实施方式的半导体装置的制造工序的一部分的剖面图。
图11G是表示第2实施方式的半导体装置的制造工序的一部分的剖面图。
图12是表示本公开的第3实施方式的半导体装置的上表面布局图。
图13是本公开的第4实施方式的具备SJ构造的二极管的半导体装置的剖面图。
图14是本公开的第5实施方式的具备SJ构造的MOSFET的半导体装置的上表面布局图。
图15是图14所示的半导体装置的沿线XV－XV的剖面图。
图16是本公开的第6实施方式的具备SJ构造的MOSFET的半导体装置的上表面布局图。
图17是图16所示的半导体装置的沿线XVII－XVII的剖面图。
图18是图16所示的半导体装置的沿线XVIII－XVIII的剖面图。
图19是图16所示的半导体装置的沿线XIX－XIX的剖面图。
图20是表示不具备p型深层的情况下的半导体装置的电位分布的剖面图。
图21是表示具备p型深层的情况下的半导体装置的电位分布的剖面图。
图22是表示在图17所示的剖面中用从沟槽的顶端到p型深层的外周侧端部之间的距离表示的突出宽度W1的图。
图23是表示研究使突出宽度W1变化的情况下的电位差ΔV的变化的结果的图表。
图24是表示在图17所示的剖面中相对于沟槽的顶端的、p型深层的内周侧端部的后退量X的图。
图25是表示研究使后退量X变化的情况下的电位差ΔV的变化的结果的图表。
图26是表示将相对于后退量X而言的恢复耐量通过实验研究的结果的图表。
图27A是表示第6实施方式的半导体装置的制造工序的一部分的剖面图。
图27B是表示第6实施方式的半导体装置的制造工序的一部分的剖面图。
图27C是表示第6实施方式的半导体装置的制造工序的一部分的剖面图。
图27D是表示第6实施方式的半导体装置的制造工序的一部分的剖面图。
图27E是表示第6实施方式的半导体装置的制造工序的一部分的剖面图。
图27F是表示第6实施方式的半导体装置的制造工序的一部分的剖面图。
图27G是表示第6实施方式的半导体装置的制造工序的一部分的剖面图。
图28A是表示本公开的第7实施方式的半导体装置的制造工序的一部分的剖面图。
图28B是表示第7实施方式的半导体装置的制造工序的一部分的剖面图。
图28C是表示第7实施方式的半导体装置的制造工序的一部分的剖面图。
图28D是表示第7实施方式的半导体装置的制造工序的一部分的剖面图。
图28E是表示第7实施方式的半导体装置的制造工序的一部分的剖面图。
图28F是表示第7实施方式的半导体装置的制造工序的一部分的剖面图。
图28G是表示第7实施方式的半导体装置的制造工序的一部分的剖面图。
图29是表示本公开的第8实施方式的半导体装置的上表面布局的一部分的图。
图30是本公开的第9实施方式的具备SJ构造的MOSFET的半导体装置的上表面布局图。
图31是图30所示的半导体装置的沿线XXXI－XXXI的剖面图。
图32是图30所示的半导体装置的沿线XXXII－XXXII的剖面图。
图33是示出在恢复动作时注入电荷移动的情形的半导体装置的剖面图。
具体实施方式
(第1实施方式)
对于本公开的第1实施方式的半导体装置，参照图1～图4进行说明。图1～图4所示的半导体装置的构造为：在四边形状的单元区域1，作为纵型半导体元件而形成有SJ构造的许多MOSFET，并且，以将单元区域1包围的方式配置有外周区域2。
如图2～图4所示，半导体装置通过具备在例如由硅构成的n+型衬底3的表面具有p型柱4a及n型柱4b的SJ构造4、并在SJ构造4之上形成有构成MOSFET等的各部而构成。p型柱4a及n型柱4b设为在与n+型衬底3的表面平行的一方向上以规定间距及规定宽度重复的重复构造，形成在n+型衬底3的整个表面、即单元区域1和外周区域2。关于这些p型柱4a及n型柱4b，考虑电荷平衡(charge balance)而设定杂质浓度、宽度以及间距，在设为相同杂质浓度的情况下按同宽度及等间距形成。这些p型柱4a及n型柱4b的杂质浓度例如设定为1×1015～1×1016cm-3。n+型衬底3是半导体衬底的一例。
此外，在SJ构造4之上设有通过外延生长形成的p型层5。该p型层5从单元区域1形成到外周区域2，在外周区域2作为表面电场缓和层发挥功能。例如，p型层5的杂质浓度设定为1×1015～5×1015cm-3，在本实施方式中设定为3×1015cm-3。p型层5是半导体层的一例。
在单元区域1中，作为具有SJ构造4的MOSFET的一例，形成有沟槽栅型的MOSFET。该沟槽栅型的MOSFET的各部如下那样构成。即，如图3所示，在单元区域1中的p型层5的表层部，形成有n+型源极区域6。该n+型源极区域6以与衬底表面平行的一方向为长度方向延伸设置。此外，以将n+型源极区域6及后述的p型高杂质层10贯通并到达SJ构造4的方式，形成有以与n+型源极区域6相同的方向为长度方向的沟槽7。在该沟槽7的内壁面，通过氧化膜、ONO膜等形成有栅极绝缘膜8，在该栅极绝缘膜8的表面以埋入沟槽7的方式形成有栅极电极9。通过这样的构造构成沟槽栅。并且，当对栅极电极9施加了栅极电压时，在p型高杂质层10中的与构成沟槽栅的沟槽7的侧面相接的、被夹在n+型源极区域6与n型柱4b之间的部分，形成沟道。
如图1所示那样，做成沟槽7以一方向为长度方向而按等间距平行排列有多条的结构。并且，由图2～图4可知，本实施方式中，将沟槽7设为与SJ构造4中的p型柱4a及n型柱4b的长度方向垂直地排列的布局。
此外，在单元区域1中，从p型层5的表面到规定深度的位置，对p型层5离子注入p型杂质，从而形成有p型层5被高浓度化的p型高杂质层10。p型高杂质层10相比于构成SJ构造4的各柱被设为高杂质浓度。例如，p型高杂质层10的杂质浓度设定为1×1017～1×1018cm-3，在本实施方式中设定为4×1017cm-3。p型高杂质层10是高杂质层的一例。
p型高杂质层10作为p型体层发挥功能并且还作为形成MOSFET的沟道的p型沟道层发挥功能。p型体层和p型沟道层可以通过相同的离子注入工序形成，也可以通过不同的离子注入工序形成。即，可以是，为了实现阈值调整，将p型高杂质层10中的成为形成沟道的p型沟道层的部分通过与p型体层的部分不同的离子注入工序形成，将这些p型沟道层和p型体层的p型杂质浓度设为不同的值。
该p型高杂质层10在各沟槽7之间从单元区域1朝向外周区域2设置。具体而言，p型高杂质层10以与沟槽7及n+型源极区域6的长度方向相同的方向为长度方向延伸设置，并且沿n+型源极区域6形成，在外周区域2结束。并且，在本实施方式中，关于沟槽7以及p型高杂质层10，以长度方向的两顶端位置伸出到外周区域的方式形成(参照图2)，关于n+型源极区域6，仅形成在单元区域1内(参照图3及图4)。因此，仅在单元区域1内构成MOSFET。
此外，在栅极电极9上，形成有层间绝缘膜11，该层间绝缘膜11覆盖该栅极电极9并且设有使n+型源极区域6及p型高杂质层10的表面露出的接触孔。此外，相当于源极电极的表面电极12形成为：覆盖该层间绝缘膜11，并且经层间绝缘膜11的接触孔而与n+型源极区域6、p型高杂质层10相接。表面电极12形成为从单元区域1进入外周区域2，如图1所示那样以大致四边形状被布局，并被设为在四边形的一边局部地凹入的形状。该表面电极12的外缘部被后述的保护膜19覆盖，而比外缘部靠内侧的区域从保护膜19露出，该露出的区域被作为外部连接用的源极焊盘。
进而，在n+型衬底3的背面侧、即与SJ构造4相反侧的面，形成有相当于漏极电极的背面电极13。通过这样的构造，构成单元区域1中的MOSFET。这样的构造的MOSFET中，当对栅极电极9施加规定的电压，则进行这样的动作：在位于沟槽7的侧面的p型层5中形成沟道，在源极－漏极间流过电流。并且，由于将p型层5的下部设为SJ构造4，所以能够降低导通电阻并得到耐压。
另一方面，在外周区域2，在外周区域2中的单元区域1侧的位置，隔着绝缘膜14而形成有栅极布线层15，该栅极布线层15与在单元区域1中形成的各MOSFET的栅极电极9电连接。此外，在外周区域2中比表面电极12更靠外周侧，在p型层5之上形成有由LOCOS氧化膜等构成的绝缘膜16，绝缘膜14及栅极布线层15在外周侧延伸设置到绝缘膜16之上。
此外，栅极布线层15被层间绝缘膜11覆盖，在与图2不同的剖面中，经由形成于层间绝缘膜11的接触孔而与在层间绝缘膜11之上形成的栅极焊盘17(参照图1)连接。该栅极焊盘17配置在呈大致四边形状构成的表面电极12的局部凹入的部分，并配置为与表面电极12之间隔开规定距离。
并且，通过形成保护膜19以将栅极焊盘17的外缘部及层间绝缘膜11覆盖，实现半导体装置的表面保护。
通过这样的构造，构成外周区域2的基本构造。并且，在本实施方式中，除了这样的基本构造以外，还具备用于缓和电荷集中的p型深层(deep layer)18。p型深层18如图1所示，从半导体装置的上方(衬底法线方向)来看，形成为将表面电极12的外缘部包围1周。更详细而言，如图2所示，p型深层18形成为，在p型高杂质层10与SJ构造4之间与它们相接。特征在于，p型深层18的峰值浓度的深度比p型高杂质层10的峰值浓度的深度深。此外，p型深层18与p型高杂质层10重叠(参照图2)。
p型深层18的p型杂质浓度被设定成至少比p型层5(更详细而言，p型层5中的位于外周区域2的作为表面电场缓和层发挥功能的部分)浓。因此，相比于p型层5，p型深层18的内部电阻变小，在MOSFET的恢复动作时，p型深层18成为外周区域2中的穿过p型层5而移动的注入电荷向p型高杂质层10移动并被向表面电极12排出时的通过路径。此外，以往，由于能够将集中到p型层5的表面侧的电荷在p型深层18的深度方向的大范围中取入，因此能够抑制电荷向p型层5的表面侧的集中。在p型深层18不经由p型高杂质层10而与表面电极12连接的情况、或p型深层18从表面形成的情况下，分散电荷的效果降低。此外，优选的是，p型深层18不耗尽。通过不耗尽，不仅分散电荷的效果提高，而且栅极绝缘膜8的电场得以抑制。因而，在p型层5的表面侧、特别是表面电极12中的与p型高杂质层10的接触部位中的最外周侧的端部P1能够抑制发热，能够抑制栅极绝缘膜8及表面电极12与p型高杂质层10之间的边界位置等的破坏。
此外，p型深层18中，p型杂质浓度至少相比于由p型柱4a及n型柱4b构成的SJ构造4被设为高杂质浓度。若将p型深层18设为低杂质浓度，则注入电荷密度超过p型深层18的杂质浓度，分散注入电荷的效果降低，从而使恢复耐量(recovery capability)降低。因此，相比于SJ构造4，使p型深层18的p型杂质浓度为高杂质浓度。
进而，虽然将p型深层18从规定深度的位置形成，但分散注入电荷的效果对于p型深层18的深度具有依存性。即，若p型深层18的深度浅，则将注入电荷向深度方向分散的效果降低，成为使恢复耐量降低的主要因素。因此，使p型深层18为规定深度以上。
具体而言，使加速电压[keV]以及剂量(dose amount)[cm-2]变化，调整p型深层18的中心深度以及峰值浓度而研究了恢复耐量，得到图5所示的结果。
如该图所示，依存于p型深层18的杂质浓度以及中心深度而恢复耐量变化。在没有p型深层18的情况下，为30A/μs，与之相比，通过形成p型深层18，恢复耐量增加到至少200A/μs。并且，例如在设恢复耐量300A/μs以上为额定的情况下，如果将p型深层18的杂质浓度设定为1×1017cm-3以上，则能够得到成为额定的恢复耐量以上的耐量。进而，若将p型深层18的杂质浓度设定为1×1017cm-3以上并且使中心深度为2.0μm以上，则能够预计到1000A/μs以上的恢复耐量。
因而，在本实施方式中，将p型深层18的杂质浓度设定为1×1017cm-3以上，并且将p型深层18的中心深度设定为2.0μm以上，从而使得能够得到1000A/μs以上的恢复耐量。
此外，优选的是，p型深层18的p型杂质浓度设定得比p型高杂质层10低。因此，被取入到p型深层18中的电荷在比p型层5低电阻且比p型高杂质层10高电阻的p型深层18内不是高速而是比较平缓地移动，并能够到达p型高杂质层10。因而，与在p型高杂质层10中高速移动的情况相比，能够更加缓和电荷在p型深层18与p型高杂质层10之间的连接部位的集中，能够抑制在该部位的破坏。
这样，通过具备p型深层18，能够缓和恢复动作时的注入电荷的集中而抑制元件的破坏。该效果可通过如下那样得到，即：使p型深层18接触于p型高杂质层10以及SJ构造4并且从半导体装置的上方来看与p型高杂质层10重叠，使p型深层18的p型杂质浓度高于p型层5且低于p型高杂质层10。其中，根据p型深层18的内外周各自的端部的位置，上述效果的程度变化。因此，优选基于后述的实验结果设定p型深层18的内外周各自的端部的位置。
首先，参照图6及图7，说明p型深层18的外周侧的端部的位置与发热的关系。
被认为在恢复动作时最产生发热的场所是被认为注入电荷最集中的端部P1。因此，如图6所示，将从端部P1到p型深层18的外周侧的端部之间的距离定义为突出长L1[μm]，改变p型深层18的剂量(即杂质浓度)而通过仿真求出了突出长L1与在端部P1的发热温度之间的关系。图7是表示其结果的图表。如该图所示，与突出长L1相应地，在端部P1的发热温度变化，突出长L1越大，在端部P1的发热温度越降低。在将p型深层18的剂量变更为1×1013cm-2和1×1014cm-2的情况下，p型深层18的剂量较多时发热温度较低，但无论哪种情况都同样地示出了突出长L1越大则发热温度越降低的倾向。
因而，关于p型深层18的外周侧的端部，从端部P1的突出长L1越长则能够使发热温度越低，能够更加抑制端部P1及其附近的破坏。
但是，从半导体装置的上方来看，若使p型深层18的外周侧的端部相比于表面电极12及栅极焊盘17、栅极布线层15的外周侧的端部、关键是在测定漏极源极间击穿电压(耐压)时成为接地电位的最外部靠外侧，则反而会使耐压降低。因此，优选的是，相比于表面电极12及栅极焊盘17、栅极布线层15中的位于最外周侧的一方的外周侧的端部，将p型深层18的外周侧的端部配置在内侧。
此外，从半导体装置的上方来看，若将p型深层18的外周侧的端部相比于p型高杂质层10的端部而言配置在内侧，则注入电荷被吸引到p型高杂质层10而不是p型深层18。因此，将p型深层18的外周侧的端部配置在至少比p型高杂质层10的端部靠外侧。
接着，参照图8及图9，说明p型深层18的内周侧的端部的位置与恢复耐量之间的关系。
如上述那样，p型深层18在将电荷从深度方向的大范围中取入后，使其比较平缓地到达p型高杂质层10。因此，为了成为所希望的内部电阻，需要是一定程度的浓度及宽度。关于p型深层18的浓度，设定为高于p型层5且低于p型高杂质层10，而关于p型深层18的宽度，也优选考虑恢复耐量来设定。
因此，对p型深层18的宽度与恢复耐量的关系进行了研究。具体而言，为了得到恢复耐量，从半导体装置的上方来看，p型深层18的内周侧的端部需要相比于端部P1位于内侧。因此，如图8所示，将从p型深层18的内周侧的端部开始到端部P1为止的p型深层18与p型高杂质层10之间的重叠量定义为重叠长L2，通过实验求出了与恢复耐量[A/μs]的关系。图9是表示其结果的图表。
如该图所示，恢复耐量与重叠长L2相应地变化。当重叠长L2小时恢复耐量小。可以认为这是因为：p型深层18与p型高杂质层10的连接变小，成为从表面电极12的电位悬浮的浮置状态而电荷的扩散效果减弱。即，当成为重叠长L2小、从表面电极12的电位悬浮的浮置状态，则注入电荷不进入p型深层18而直接从p型高杂质层10排出，恢复耐量降低。另一方面，当重叠长L2为7～13μm时恢复耐量变得最大，当重叠长L2进一步增加则由于电阻成分减小而再次恢复耐量降低。这样，对于重叠长L2有最适条件。将p型深层18的剂量设为1×1014cm-2而进行了该实验，但对于其他浓度，重叠长L2与恢复耐量的变化的关系也与上述同样。并且，可知当重叠长L2成为规定范围时能够得到高恢复耐量。例如，如果将重叠长L2设定为4～13μm的范围，则恢复耐量为600A/μs以上。
这样，通过将重叠长L2设定为规定范围例如6～12μm，能够得到高恢复耐量。另外，图9所示的结果给出了如下启示：如果是p型深层18直接接触于表面电极12的构造，则由于P型深层18的电阻成分降低，所以使得恢复耐量降低。因此，对于p型深层18，使其经由p型高杂质层10连接于表面电极12，由此抑制恢复耐量的降低。
接着，对于如上述那样构成的本实施方式的半导体装置的制造方法，参照图10A～图10G进行说明。另外，在本实施方式的半导体装置中，使p型柱4a、n型柱4b的长度方向与沟槽栅的长度方向垂直，但这里为了使制造方法容易理解，将它们平行地图示。
首先，如图10A所示，在准备具有表面及背面的n+型衬底3之后，在n+型衬底3的表面形成n型外延层20。接着，使用未图示的p型柱4a的预定形成位置开口的掩模将n型外延层20蚀刻。由此，如图10B所示那样仅残留n型外延层20中的n型柱4b的形成位置，在p型柱4a的预定形成位置形成沟槽21。此时，可以蚀刻成使得沟槽21的深度成为n型外延层20的厚度量，也可以设定沟槽21的深度以使得n型外延层20残留所希望的厚度。
接着，如图10C所示，以埋入沟槽21内的方式在n型外延层20之上形成p型外延层22。并且，如图10D所示，通过进行平坦化研磨，将n型外延层20及p型外延层22除去规定量。由此，通过n型外延层20构成n型柱4b，通过p型外延层22构成p型柱4a，SJ构造4完成。
进而，在通过光刻工序配置了p型深层18的预定形成位置开口的未图示的掩模之后，使用该掩模将p型杂质进行离子注入。由此，如图10E所示，形成用于在p型柱4a及n型柱4b的表面形成p型深层18的杂质注入层23。并且，如图10F所示，在使p型层5外延生长后，通过进行热处理使杂质注入层23内的p型杂质热扩散，形成从p型柱4a及n型柱4b的表层部到达p型层5内的p型深层18。
然后，经过与以往同样的MOSFET的制造工序，如图10G所示那样，具备SJ构造的沟槽栅型的MOSFET的半导体装置完成。
如以上说明的那样，将p型深层18设置为：与p型高杂质层10及SJ构造4接触，从半导体装置的上方来看，与端部P1至p型高杂质层10的端部之间重叠。此外，使p型深层18的p型杂质浓度高于p型层5且低于p型高杂质层10。通过具备这样的p型深层18，能够缓和恢复动作时的注入电荷(注入载流子)的集中而抑制元件的破坏。
(第2实施方式)
对本公开的第2实施方式进行说明。本实施方式相对于第1实施方式变更了半导体装置的制造方法，关于其他与第1实施方式同样，因此仅说明与第1实施方式不同的部分。
对于本实施方式的半导体装置的制造方法，参照图11A～图11G进行说明。首先，在图11A～图11D所示的工序中，进行与第1实施方式中说明的图10A～图10D同样的工序。并且，在图11E所示的工序中，在用于形成p型深层18的p型杂质的离子注入之前，在SJ构造4之上使p型层5外延生长。然后，在通过光刻工序配置了p型深层18的预定形成位置开口的未图示的掩模之后，使用该掩模从p型层5之上将p型杂质通过高加速离子注入进行注入。由此，如图11F所示那样形成p型深层18。然后，经过与以往同样的MOSFET的制造工序，如图11G所示那样，具备SJ构造的沟槽栅型的MOSFET的半导体装置完成。
如以上说明的那样，还能够在用于形成p型深层18的p型杂质的离子注入之前，使p型层5外延生长，然后将p型深层18通过高加速离子注入来形成。在这样的制造方法的情况下，与第1实施方式相比，需要能够进行高加速离子注入的装置，所以无法实现第1实施方式那样的通过不进行高加速离子注入而带来的制造工序的简略化。但是，由于不存在如第1实施方式那样在通过离子注入而产生了晶体缺陷的表面进行外延生长的情况，所以能够得到结晶性更好的表面电场缓和层。
另外，该制造方法的情况下，还能够将p型深层18从p型层5的表面形成。但是，若将p型深层18从p型层5的表面形成，则直到p型层5的表面而形成缺陷，所以需要用于缺陷修复的热处理。因此，根据本实施方式的方法，不需要用于形成p型深层18的热处理，即使进行热处理也能够缩短其处理时间。
(第3实施方式)
对本公开的第3实施方式进行说明。本实施方式相对于第1实施方式变更了p型深层18的上表面布局，关于其他与第1实施方式同样，因此仅说明与第1实施方式不同的部分。
对于本实施方式的半导体装置的结构，参照图12进行说明。如该图所示，本实施方式中，除了将p型深层18形成为将表面电极12的外缘部包围1周之外，还将p型深层18形成在栅极焊盘17中的不与表面电极12对置的边的外缘部。即，从半导体装置的上方来看，将p型深层18形成为还将栅极焊盘17的外缘部包围。
为了抑制栅极绝缘膜8或表面电极12与p型高杂质层10之间的边界位置等的破坏，将p型深层18形成为将表面电极12的外缘部包围1周即可。但是，在栅极焊盘17的下方也构成有SJ构造4，在恢复动作时注入电荷还从位于该栅极焊盘17的下方的p型柱4a移动。因而，通过在栅极焊盘17中的不与表面电极12对置的边的外缘部也形成p型深层18，将存在于栅极焊盘17的下方的注入电荷进行分散从而能够抑制集中而使恢复耐量提高。
(第4实施方式)
对本公开的第4实施方进行说明。本实施方式中，对在单元区域1形成二极管而不是MOSFET的情况进行说明。另外，在形成二极管的情况下，也由于半导体装置的基本构造相似，从而仅说明相对于第1实施方式变更的部分。
对于本实施方式的半导体装置的结构，参照图13进行说明。如图13所示，在本实施方式中，构成以单元区域1中的p型层5为阳极区域、以p型高杂质层10为阳极接触件、以n型柱4b及n+型衬底3为阴极区域的PN二极管。表面电极12作为与p型高杂质层10接触的阳极电极发挥功能，外缘部被保护膜19覆盖，而其内侧露出并作为外部连接用的阳极焊盘发挥功能。此外，背面电极13作为阴极电极发挥功能。除此以外，不同点在于没有MOSFET所具备的栅极电极构造及栅极布线层、n+型源极区域等，而其余部分与第1实施方式所示的半导体装置同样。这样，构成具备SJ构造4的二极管的半导体装置。
在这样构成的半导体装置中，也具备p型深层18。因此，与第1实施方式同样，能够得到缓和恢复动作时的注入电荷的集中而抑制元件的破坏的效果。
另外，本实施方式的情况下，如果使p型深层18同端部P1与p型高杂质层10的端部之间重叠，则能够得到上述效果。此外，关于p型深层18的突出长L1，与第1实施方式同样，能够用从端部P1开始到p型深层18的外周侧的端部为止的距离来定义，突出长L1越长则在端部P1的发热温度越降低，破坏抑制的效果越提高。另一方面，关于重叠长L2，能够用从p型深层18的内周侧的端部开始到p型高杂质层10的外周侧的端部为止的、p型深层18与p型高杂质层10的重叠量来定义。并且，通过将重叠长L2设定为所希望的范围例如6～12μm，能够得到高恢复耐量。
(第5实施方式)
对本公开的第5实施方式进行说明。本实施方式中，在单元区域1的中央部配置栅极焊盘17，关于其他与第1实施方式同样，所以仅说明与第1实施方式不同的部分。
对于本实施方式的半导体装置的结构，参照图14及图15进行说明。如图14所示，在本实施方式中，在单元区域1的中央位置配置有栅极焊盘17。根据这样的构造，在形成栅极焊盘17的位置及与栅极焊盘17相连的引出布线部17a，如图14所示那样，从衬底法线方向来看，成为p型高杂质层10被截断的构造。即，在单元区域1内，成为p型高杂质层10被局部性地切取的构造。因此，如图14及图15所示，使得在p型高杂质层10被截断的部位，也形成p型深层18。
这样，在成为p型高杂质层10被截断的构造的情况下，通过在该截断的部位也形成p型深层18，能够抑制恢复耐量的降低。
(第6实施方式)
对于本公开的第6实施方式的半导体装置，参照图16～图19进行说明。图16～图19所示的半导体装置的结构是：在四边形状的单元区域101，作为纵型半导体元件而形成SJ构造的许多沟槽栅型的MOSFET，并且以将单元区域101包围的方式配置有外周区域102。
如图17～图19所示，半导体装置通过如下那样构成，即：具备在例如由硅构成的n+型衬底103的表面具有p型柱104a及n型柱104b的SJ构造104，在SJ构造104之上形成构成MOSFET等的各部。p型柱104a及n型柱104b被做成在与n+型衬底103的表面平行的一方向上以规定间距及规定宽度重复的重复构造，形成在n+型衬底103的整个表面，即除了单元区域101以外还形成在外周区域102。对于这些p型柱104a及n型柱104b，考虑电荷平衡而设定杂质浓度、宽度以及间距，但在设为相同杂质浓度的情况下以同宽度及等间距形成。这些p型柱104a及n型柱104b的杂质浓度例如设定为1×1015～1×1016cm-3。n+型衬底103是半导体衬底的一例。
此外，在SJ构造104之上设有通过外延生长形成的p型层105。该p型层105从单元区域101形成到外周区域102，在外周区域102作为表面电场缓和层发挥功能。例如，p型层105的杂质浓度设定为1×1015～5×1015cm-3，在本实施方式中设定为3×1015cm-3。p型层105是半导体层的一例。
在单元区域101，将具有SJ构造104的沟槽栅型的MOSFET形成有许多单元。该沟槽栅型的MOSFET的各部如下那样构成。即，如图18所示，在单元区域101中的p型层105的表层部，形成有n+型源极区域106。该n+型源极区域106以与衬底表面平行的一方向为长度方向延伸设置。此外，以将n+型源极区域106及后述的p型高杂质层110贯通并到达SJ构造104的方式，形成有以与n+型源极区域106相同的方向为长度方向的沟槽107。在该沟槽107的内壁面，通过氧化膜、ONO膜等形成有栅极绝缘膜108，在该栅极绝缘膜108的表面以埋入沟槽107的方式形成有栅极电极109。通过这样的构造构成沟槽栅。并且，在对栅极电极109施加了栅极电压时，在p型高杂质层110中的与构成沟槽栅的沟槽107的侧面相接的、被夹在n+型源极区域106与n型柱104b之间的部分，形成沟道。
另外，关于p型高杂质层110中的形成沟道的区域的浓度，为了实现阈值调整，有时也通过p型杂质的离子注入而被调整，还存在被设为与p型高杂质层110中的其他部分的p型杂质浓度不同的值的情况。
如图16所示，沟槽107采用以一方向为长度方向而以等间距平行排列有多条的结构。并且，由图17～图19可知，在本实施方式中，采用将沟槽107垂直于SJ构造104中的p型柱104a及n型柱104b的长度方向来排列的布局。
此外，在单元区域101，从p型层105的表面到规定深度的位置，对p型层105离子注入p型杂质，从而形成有p型层105被高浓度化的p型高杂质层110。p型高杂质层110被设置为，与构成SJ构造104的各柱相比杂质浓度高。例如，p型高杂质层110的杂质浓度被设定为1×1017～1×1018cm-3，在本实施方式中设定为4×1017cm-3。
p型高杂质层110作为p型体层而发挥功能，并且还作为形成MOSFET的沟道的p型沟道层而发挥功能。p型体层和p型沟道层可以通过相同的离子注入工序形成，也可以通过不同的离子注入工序形成。即，为了实现阈值调整，可以将p型高杂质层110中的成为形成沟道的p型沟道层的部分通过与p型体层的部分不同的离子注入工序形成，使这些p型沟道层和p型体层的p型杂质浓度为不同的值。
具体而言，p型高杂质层110以与沟槽107及n+型源极区域106的长度方向相同的方向为长度方向延伸设置，并且沿着n+型源极区域106形成，在外周区域102结束。并且，在本实施方式中，对于沟槽107及p型高杂质层110，形成为长度方向的两顶端位置伸出到外周区域(参照图17)，对于n+型源极区域106，使得仅形成在单元区域101内(参照图18及图19)。由此，仅在单元区域101内构成MOSFET。
此外，在栅极电极109上，形成有层间绝缘膜111，该层间绝缘膜111将该栅极电极109覆盖并设有使n+型源极区域106及p型高杂质层110的表面露出的接触孔。并且，相当于源极电极的表面电极112形成为：将该层间绝缘膜111覆盖，并且经由层间绝缘膜111的接触孔而与n+型源极区域106、p型高杂质层110相接。表面电极112形成为从单元区域101进入外周区域102，如图16所示那样以大致四边形状被布局，在四边形的一边为局部凹入的形状。该表面电极112的外缘部被后述的保护膜119覆盖，比外缘部靠内侧的区域从保护膜119露出，该露出的区域被作为外部连接用的源极焊盘。
进而，在n+型衬底103的背面侧、即与SJ构造104相反侧的面，形成有相当于漏极电极的背面电极。通过这样的构造，构成单元区域101中的MOSFET。关于这样的构造的MOSFET，当对栅极电极109施加规定的电压，则在位于沟槽107的侧面的p型层105中形成沟道，进行在源极－漏极间流过电流的动作。并且，由于将p型层105的下部设为SJ构造104，因此能够降低导通电阻并得到耐压。
另一方面，在外周区域102，在外周区域102中的单元区域101侧的位置，隔着绝缘膜114形成有栅极布线层115，该栅极布线层115与形成于单元区域101的各MOSFET的栅极电极109电连接。此外，在外周区域102中的比表面电极112靠外周侧，在p型层105之上形成有由LOCOS氧化膜等构成的绝缘膜116，绝缘膜114及栅极布线层115在外周侧延伸设置到绝缘膜116之上。
此外，栅极布线层115被层间绝缘膜111覆盖，在图17之外的剖面中，经由形成于层间绝缘膜111的接触孔而与形成于层间绝缘膜111之上的栅极焊盘117(参照图16)连接。该栅极焊盘117配置在以大致四边形状构成的表面电极112的局部凹入的部分，并配置为与表面电极112之间离开规定距离。
并且，通过形成保护膜119以将栅极焊盘117的外缘部及层间绝缘膜111覆盖，形成半导体装置的表面保护。
通过这样的构造，构成外周区域102的基本构造。并且，在本实施方式中，除了这样的基本构造以外，还具备p型深层118，该p型深层118缓和对沟槽栅的栅极绝缘膜108作用的电场集中，用于抑制栅极绝缘膜108的破坏。
p型深层118如图16所示那样，形成为将突出到表面电极112的外缘部的、各沟槽107的顶端的至少角部覆盖，从半导体装置的上方(衬底法线方向)来看，按每个沟槽107呈点状具备p型深层118。更详细而言，如图17所示，p型深层118在p型高杂质层110与SJ构造104中的p型柱104a之间与它们相接而形成，并一直形成到比沟槽107深的位置。并且，在本实施方式中，p型深层118从比p型层105的表面深规定距离的位置形成。此外，p型深层118的内周侧的端部配置在，比表面电极112中的与p型高杂质层110之间的接触部位中最外周侧的端部P1靠单元区域101侧。因此，从半导体装置的上方来看，表面电极112中的与p型高杂质层110之间的接触部位和p型深层118从端部P1向内周方向重叠规定宽度(例如10μm的宽度)。此外，从半导体装置的上方来看，p型深层118形成为从沟槽107的顶端向外周方向突出规定量。
p型深层118的p型杂质浓度被设定得至少比构成SJ构造104的各柱及p型层105(更详细而言，p型层105中的位于外周区域102的作为表面电场缓和层发挥功能的部分)高。此外，p型深层118的p型杂质浓度比p型高杂质层110高或低都可以。
这样，以将构成沟槽栅的沟槽107的顶端的至少角部覆盖的方式具备p型深层118。由此，能够缓和恢复动作时在沟槽栅端部的电场集中，能够抑制栅极绝缘膜108的破坏。对于能够得到该效果的理由，在以下进行说明。
在恢复动作时，在MOSFET的动作时被注入的载流子从表面电极112被抽取。此时，如果是以往那样没有p型深层118的构造，则如图20所示，沿着被设为栅极电位的栅极电极109而等势线扩展，在栅极绝缘膜108内及其附近，特别是在沟槽栅顶端的沟槽107的角部发生电场集中。在图20中虽未记载，但特别是在栅极绝缘膜108内产生电场集中。因此，产生栅极绝缘膜108破坏的问题。
对此，若如本实施方式那样形成p型深层118，则当在恢复动作时注入载流子被抽取时p型深层118经由p型高杂质层110而被设为大致与表面电极112相同的源极电位。因此，如图21所示，能够使等势线沿着p型深层118扩展。由此，能够降低对p型深层118所覆盖的沟槽栅顶端的栅极绝缘膜108内作用的电位而缓和电场集中，能够抑制栅极绝缘膜108的破坏。
这样，在恢复动作时p型深层118被固定为大致源极电位，由此能够抑制栅极绝缘膜108的破坏。该情况下，p型高杂质层110的p型杂质浓度越高，越容易经由p型高杂质层110维持在大致与表面电极112相同的电位。
另外，如上述那样，使得p型深层118的p型杂质浓度至少比p型层105大，但当在恢复动作时注入载流子被抽取时被设为大致源极电位，并设定为能够维持其的程度。即，设定了p型深层118的p型杂质浓度的下限值，以使得即使在恢复动作时注入载流子被取入p型深层118，p型深层118也不会耗尽。此外，对于p型深层118的p型杂质浓度的上限值没有限制，只要是在恢复动作时能够更可靠地维持在大致源极电位的浓度即可，p型杂质浓度也可以比p型高杂质层110高。
上述的效果能够通过使p型深层118接触于p型高杂质层110并覆盖沟槽107的顶端的至少角部、并且使p型深层118一直形成到比沟槽107深的位置而得到。但是，对应于p型深层118的内外周各自的端部的位置，上述效果的程度变化。因此，优选的是，根据后述的实验结果，设定p型深层118的内外周各自的端部的位置。
首先，参照图22及图23，对p型深层118的外周侧的端部的位置与沟槽107的顶端位置处的栅极绝缘膜108的两面间的电位差ΔV之间的关系进行说明。另外，所谓栅极绝缘膜108的两面，意味着栅极绝缘膜108中与栅极电极109之间的界面及与p型深层118或p型层105之间的界面，电位差ΔV表示对栅极绝缘膜108作用的电位。
p型深层118的外周侧的端部从沟槽107的顶端越向外周侧突出，能够使沟槽107的顶端距电场作用的部位越远，因此是优选的。因此，如图22所示，以沟槽107的顶端为基准，将从沟槽107的顶端开始到p型深层118的外周侧的端部为止的距离定义为突出宽度W1，研究了电位差ΔV相对于突出宽度W1的变化。如上述那样，电位差ΔV由于是作用于栅极绝缘膜108的电位，所以电位差ΔV越小越能够缓和栅极绝缘膜108内的电场集中，表现出栅极绝缘膜108越难被破坏而越能够提高恢复破坏耐量。
具体而言，以在上下支路(upper and lower arms)中具备本实施方式的半导体装置的变换器(inverter)电路为模型，例如使下支路侧的半导体装置的MOSFET进行开关，研究了此时的上支路侧的半导体装置的电位差ΔV。该情况下，对于上支路，假定MOSFET被设为截止的状态而设定了各部的电位。即，将源极电位和栅极电位都设定为0V，将漏极电位(通过背面电极113及未图示的EQR(等势环电极)而设为上端漏极(up drain，日语：アップドレイン)构造的情况的EQR的电位)设定为对变换器电路施加的高电压(例如100V)。此外，实验使用的试样中，将从端部P1到沟槽107的顶端的距离设为9μm，而为了尽可能使p型深层118接近于源极电位，使p型深层118的内周侧的端部比沟槽107的顶端位置靠内周侧19μm。即，从半导体装置的上方来看，使得表面电极112中的与p型高杂质层110之间的接触部位和p型深层118的重叠宽度为10μm。
图23是表示该结果的图表。另外，将p型深层118的外周侧的端部比沟槽107的顶端向外周侧突出的情况设为正、将p型深层118的外周侧的端部位于内周侧的情况设为负来表示。此外，在恢复动作时，由于p型深层118被固定为大致源极电位，因此虽然p型深层118与栅极电极109之间的电位差为0V是理想的，但实际上由于存在内部电阻，所以它们之间的电位差不会成为0V。因此，即使将p型深层118比沟槽107的顶端突出而配置也会产生电位差ΔV。
如图23所示，对应于突出宽度W1而电位差ΔV变化，突出宽度W1为0μm以上、即相对于沟槽107的顶端而言p型深层118的外周侧的端部成为相同位置或突出的状态时，电位差ΔV充分降低。特别是，可知当突出宽度W1超过1μm时，电位差ΔV为20V以下，能够使得作用于栅极绝缘膜108的电位较小。
这样，使p型深层118的外周侧的端部比沟槽107的顶端越突出而使突出宽度W1越大，越能够更加降低在沟槽栅顶端对栅极绝缘膜108作用的电位。由此，能够更可靠地抑制栅极绝缘膜108的破坏。
接着，参照图24、图25以及图26，对p型深层118的内周侧的端部的位置与电位差ΔV及恢复耐量之间的关系进行说明。另外，图25示出通过仿真求出的结果，图26示出通过实测求出的结果。
在恢复动作时，为了将p型深层118维持为更接近于源极电位的电位，p型深层118接近表面电极112为好。并且，优选的是，为了使p型深层118为源极电位的在表面电极112与p型深层118之间的路径中的p型高杂质层110的内部电阻较小为好，因此p型深层118的内周侧的端部进一步位于内侧为好。因此，如图24所示，使相对于沟槽107的顶端的、p型深层118的内周侧的端部的后退量X变化，对电位差ΔV的变化进行了研究。关于实验的条件，与上述的对p型深层118的外周侧的端部的位置与沟槽107的顶端位置处的栅极绝缘膜108的两面间的电位差ΔV之间的关系进行研究时基本相同。但是，为了能够可靠地保护栅极绝缘膜108，将p型深层118的外周侧的端部的突出宽度W1固定为5μm而研究了电位差ΔV。图25是表示其结果的图表。另外，将沟槽107的顶端位置设为0，将后退量X用负值表示。
如图25所示，对应于后退量X而电位差ΔV变化，后退量X越大电位差ΔV越降低。特别是，后退量X为12μm以上时电位差ΔV为20V以下，后退量X为22μm以上时电位差ΔV降低到10V左右。这里，可以认为，电位差ΔV对应于后退量X而变化是因为，表面电极112与p型深层118之间的路径中的p型高杂质层110的内部电阻变小了。p型深层118越接近表面电极112该内部电阻越小，从半导体装置的上方观察时的表面电极112与p型深层118的后退量X越大该内部电阻越小。根据实验结果可知，当后退量X为12μm以上时能够使该内部电阻某种程度减小，当为13μm以上时能够充分减小。并且，在实验使用的试样中，将从端部P1到沟槽107的顶端的距离设为9μm，从后退量X中减去9μm而得到的值成为重叠宽度W2，因此通过使重叠宽度W2为3μm以上，优选为4μm以上，能够充分降低内部电阻。
这样，通过使p型深层118的内周侧的端部比端部P1向内周侧后退而增大重叠宽度W2，能够进一步在恢复动作时将p型深层118维持为与源极电位接近的电位。因而，能够更可靠地抑制栅极绝缘膜108的破坏。另外，通过使p型深层118接触于p型高杂质层110，能够实现栅极绝缘膜108的保护，但为了能够更充分地保护而优选将重叠宽度W2较大地取得。特别是，当使重叠宽度W2为4μm以上、更优选为10μm以上时，电位差ΔV成为大致10V，因此能够更充分地保护栅极绝缘膜108。
作为参考，对p型深层118的宽度与恢复耐量之间的关系进行了研究。具体而言，如图24所示，通过实验求出了从p型深层118的内周侧的端部开始到端部P1为止的p型深层118和p型高杂质层110的后退量X与恢复耐量[A/μs]之间的关系。图26是表示其结果的图表。
如该图所示，恢复耐量对应于后退量X而变化。后退量X小时恢复耐量小。可以认为这是因为，p型深层118与p型高杂质层110的连接变小，成为从表面电极112的电位浮动的浮置状态，注入载流子的抽取时在沟槽107的角部的电场集中缓和效果变弱。即，当后退量X小而成为从表面电极112的电位浮动的浮置状态时，对位于栅极电极与p型深层之间的栅极氧化膜作用高电场，绝缘膜破坏从而恢复耐量降低。另一方面，后退量X为16～22μm时恢复耐量最大，若后退量X进一步增加则电阻成分减小从而恢复耐量再次降低。这样，后退量X存在最适条件。该实验中，将p型深层118的剂量设为1×1014cm-2而进行实验，关于其他浓度，后退量X与恢复耐量的变化的关系也与上述同样。并且，可知后退量X为规定范围时能够得到高恢复耐量。例如，如果恢复耐量得到600A/μs以上，则将后退量X设定为13～22μm的范围即可。
这样，通过将后退量X设定为规定范围例如13～22μm，能够得到高恢复耐量。另外，图26所示的结果给出如下启示：p型深层118与表面电极112直接接触的构造使恢复耐量降低。因此，关于p型深层118，使得隔着p型高杂质层110连接于表面电极112，由此抑制恢复耐量的降低。
接着，对于如上述那样构成的本实施方式的半导体装置的制造方法，参照图27A～图27G进行说明。另外，本实施方式的半导体装置中，使得p型柱104a和n型柱104b的长度方向与沟槽栅的长度方向垂直，但这里为了使得容易理解制造方法，将它们平行图示。
首先，如图27A所示，在准备具有表面及背面的n+型衬底103后，在n+型衬底103的表面形成n型外延层120。接着，使用未图示的p型柱104a的预定形成位置开口的蚀刻用的掩模对n型外延层120进行蚀刻。由此，如图27B所示那样仅残留n型外延层120中的n型柱104b的形成位置，在p型柱104a的预定形成位置形成沟槽121。这时，可以蚀刻成使得沟槽121的深度成为n型外延层120的厚度量，也可以将沟槽121的深度设定成使得n型外延层120残留所希望的厚度。
接着，如图27C所示，以埋入沟槽121内的方式在n型外延层120之上形成p型外延层122。并且，如图27D所示，通过进行平坦化研磨，将n型外延层120及p型外延层122除去规定量。由此，通过n型外延层120构成n型柱104b，通过p型外延层122构成p型柱104a，SJ构造104完成。
进而，通过光刻工序配置了p型深层118的预定形成位置开口的未图示的掩模后，利用该掩模离子注入p型杂质。由此，如图27E所示，在p型柱104a以及n型柱104b的表面形成用于形成p型深层118的杂质注入层123。并且，如图27F所示，在使p型层105外延生长后，通过进行热处理而使杂质注入层123内的p型杂质热扩散，形成从p型柱104a以及n型柱104b的表层部直到p型层105内的p型深层118。
然后，经过与以往同样的MOSFET的制造工序，如图27G所示那样完成具备SJ构造的沟槽栅型的MOSFET的半导体装置。
如以上说明的那样，以与p型高杂质层110接触、并且将突出到表面电极112的外缘部的各沟槽107的顶端的至少角部覆盖的方式形成p型深层118。并且，将p型深层118的p型杂质浓度设定得高于p型层105。因此，当在恢复动作时注入载流子被抽取时p型深层118经由p型高杂质层110而被设为大致与表面电极112相同的源极电位。因此，能够使等势线沿着p型深层118扩展。由此，能够降低对p型深层118所覆盖的沟槽栅顶端的栅极绝缘膜108内作用的电位而缓和电场集中，能够抑制栅极绝缘膜108的破坏。
另外，在上述的专利文献2记载的发明中，设为仅在p型柱的表层部具备p+型层的构造。在这样的构造的情况下，在p型柱和n型柱重复的SJ构造中，p型柱的表层部相比于n型柱而言杂质浓度变高，电荷平衡崩塌，导致耐压降低。即，在p+型层所夹的n型柱侧中耗尽层扩展且耗尽层不向p+型层侧扩展，不能在整个区域耗尽，使得耐压降低。
对此，如果如本实施方式那样设置为不仅在p型柱104a而且在n型柱104b的表层部也具备p型深层118的构造，则对于该区域，不再是构成SJ构造104的构造，成为在SJ构造104之上形成有p型深层118的构造。因此，在形成有p型深层118的位置，仅SJ构造104局部变浅，不会成为影响耐压的区域。因而，通过如本实施方式那样将p型深层118形成到p型柱104a以及n型柱104b之上，能够实现耐压提高。
(第7实施方式)
对本公开的第7实施方式进行说明。本实施方式相对于第6实施方式变更了半导体装置的制造方法，其他与第6实施方式同样，因此仅对与第6实施方式不同的部分进行说明。
对于本实施方式的半导体装置的制造方法，参照图28A～图28G进行说明。首先，在图28A～图28D所示的工序中，进行与第6实施方式中说明的图27A～图27D同样的工序。并且，在图28E所示的工序中，在用于形成p型深层118的p型杂质的离子注入之前，在SJ构造104之上使p型层105外延生长。然后，通过光刻工序配置了p型深层118的预定形成位置开口的未图示的掩模后，利用该掩模从p型层105之上通过高加速离子注入将p型杂质注入。由此，如图28F所示那样形成p型深层118。然后，经过与以往同样的MOSFET的制造工序，如图28G所示那样完成具备SJ构造的沟槽栅型的MOSFET的半导体装置。
如以上说明的那样，还能够在用于形成p型深层118的p型杂质的离子注入之前，使p型层105外延生长，然后将p型深层118通过高加速离子注入形成。这样的制造方法的情况下，与第6实施方式相比，需要能够进行高加速离子注入的装置，因此无法实现第6实施方式那样的通过不进行高加速离子注入带来的制造工序的简略化。但是，由于不存在如第6实施方式那样在通过离子注入产生了晶体缺陷的表面进行外延生长的情况，因此能够得到结晶性更好的表面电场缓和层。
另外，该制造方法的情况下，还能够将p型深层118从p型层105的表面形成。若这样将p型深层118从p型层105的表面形成，则能够通过p型深层118覆盖沟槽107的顶端的整个区域，从而进一步实现栅极绝缘膜108的保护。
(第8实施方式)
对本公开的第8实施方式进行说明。本实施方式相对于第6实施方式变更了p型深层118的上表面布局，其他与第6实施方式同样，因此仅对与第6实施方式不同的部分进行说明。
对于本实施方式的半导体装置的结构，参照图29进行说明。如该图所示，在本实施方式中，以将表面电极112的外缘部包围1周的方式形成p型深层118。即，由于多条沟槽107的顶端沿表面电极112的外缘配置，所以布局成将在各沟槽107的顶端配置的p型深层118连结，并将表面电极112的外缘部包围1周。这样，不是使p型深层118仅在各沟槽栅顶端呈点状具备，而是可以使p型深层118将表面电极112的外缘部包围1周而形成。此外，如果这样使p型深层118将表面电极112的外周部包围1周而形成，则能够在单元区域101内的构成MOSFET的区域与外周区域102之间的边界部的整个区域配置p型深层118。因此，在单元区域101内的构成MOSFET的区域的整个区域，能够将外缘部的电位维持在大致源极电位。
此外，在本实施方式中，除了以将表面电极112的外缘部包围1周的方式形成p型深层118以外，还将p型深层118形成在栅极焊盘117中的不与表面电极112对置的边的外缘部。即，从半导体装置的上方来看，以将栅极焊盘117的外缘部也包围的方式形成p型深层118。这样，不仅对于单元区域101中的构成MOSFET的区域，而且对于构成栅极焊盘117的部分的外缘部，也能够将外缘部的电位维持为大致源极电位。
(第9实施方式)
对本公开的第9实施方式进行说明。本实施方式相对于第6～第8实施方式变更了SJ构造104的布局和MOSFET的布局的关系，其他与第6～第8实施方式同样，所以仅对与第6～第8实施方式不同的部分进行说明。
对于本实施方式的半导体装置，参照图30～图32进行说明。如这些图所示那样，在本实施方式中，做成使沟槽107平行于SJ构造104中的p型柱104a及n型柱104b的长度方向而排列的布局。具体而言，构成为：使沟槽107配置在与n型柱104b对应的位置，在使MOSFET导通时形成于p型层105中的沟道与n型柱104b相连。
这样，可以使沟槽栅的长度方向和p型柱104a及n型柱104b的长度方向相同。即使采用这样的结构，通过将p型深层118至少形成在沟槽栅顶端，也能够得到与第6～第8实施方式同样的效果。
(其他实施方式)
本公开不限于上述的实施方式，在权利要求记载的范围内能够适当变更。
例如，在第1～第3实施方式中，作为MOSFET，以沟槽栅型为例进行了说明，但也可以是平面(planar)型。该情况下，不是通过外延生长将p型层5形成于整个面，而是使n型层外延生长，在需要部位将p型杂质离子注入从而形成p型层5即可。具体而言，在单元区域1中形成沟道的体区域、外周区域2中成为表面电场缓和层的区域，将p型杂质离子注入而形成p型层5即可。
此外，在上述第1实施方式中，示出了成为源极电极的表面电极12和栅极焊盘17的布局的一例，但也可以是其他布局。例如，有做成如下结构的情况：将栅极焊盘17配置在表面电极12的中央位置，设置从表面电极12的外周侧朝向栅极焊盘17延伸设置的引出布线。该情况下，空出来自栅极焊盘17的引出布线的配置空间而将表面电极12布局，但在这样的情况下，也沿栅极焊盘17及引出布线与表面电极12之间的边界形成p型深层18即可。
在上述第1～第3实施方式中，使沟槽7的长度方向与p型柱4a及n型柱4b的长度方向垂直，但使他们平行也可以。即，也可以使栅极电极9和p型柱4a及n型柱4b的长度方向相同。该情况下，在n型柱4b内形成沟槽7即可。当然，在设为平面型的MOSFET的情况下，也可以使栅极电极9与p型柱4a及n型柱4b的长度方向相同。
在上述第1～第3实施方式中，将SJ构造4通过沟槽外延(trench epitaxial)方式形成，但也可以通过层叠外延方式形成。例如可以是，在形成n型外延层22的一部分之后，通过反复进行将p型杂质离子注入形成p型柱4a的一部分的工序，形成PN柱。
此外，将构成表面电场缓和层的p型层5通过外延生长来形成，但也可以通过离子注入和扩散来形成。进而，为了构成表面电场缓和层，在SJ构造4之上作为半导体层而形成了p型层5，但表面电场缓和层不是必须的，所以作为半导体层，还能够形成n型层而不是p型层5。
此外，在上述第1～第5实施方式中，PN柱为与半导体衬底3的表面平行而重复p型柱4a和n型柱4b的重复构造即可，但也可以是将p型柱4a在n型柱4b中呈点状形成的构造。
此外，在上述第1～第5实施方式中，做成使p型深层18将表面电极12的外缘部包围1周而形成的构造，但不是必须包围1周。
进而，在上述第5实施方式中，作为p型高杂质层10被截断的构造的一例，以将栅极焊盘17配置在单元区域1的中央位置的情况为例，但也可以是其他的p型高杂质层10被截断的构造。即，从衬底法线方向来看，在p型高杂质层10被截断的构造中，通过做成在被截断的部位具备p型深层18的构造，从而即使是其他构造也能够抑制恢复耐量的降低。例如，对于仅通过LOCOS氧化膜等将p型高杂质层10截断的构造等，能够适用在p型高杂质层10被截断的部位具备p型深层18的构造。
在上述第6实施方式中，示出了成为源极电极的表面电极112及栅极焊盘117的布局的一例，但也可以是其他布局。例如，可以设为如下构造：将栅极焊盘117配置在表面电极112的中央位置，设置从表面电极112的外周侧朝向栅极焊盘117延伸设置的引出布线。
此外，在上述第6～第9实施方式中，将p型层105不仅形成在外周区域102而且还形成在单元区域101，通过p型层105不仅构成外周区域102的表面电场缓和层而且还构成单元区域101的基底(base)层。但是，并不是必须仅通过p型层105构成表面电场缓和层及基底层，也不必须将SJ构造104之上全部设为p型层105。例如可以在SJ构造104之上形成n型层，对该n型层离子注入p型杂质从而构成表面电场缓和层及基底层。
此外，在上述第6～第8实施方式中，将SJ构造104用沟槽外延方式形成，但也可以用层叠外延方式形成。例如可以是，在形成n型外延层122的一部分后，通过重复进行离子注入p型杂质形成p型柱104a的一部分的工序，形成PN柱。
此外，在上述第6实施方式中，如图27所示，在形成杂质注入层123后使p型层105外延生长，通过热处理使杂质注入层123内的p型杂质层热扩散而形成了p型深层118。这里，前提在于以使得p型深层118成为p型深层118从p型层105的表面离开的程度的方式进行热处理，但通过控制热处理的温度和时间，还能够做成p型深层118从p型层105的表面形成的构造。
此外，将构成表面电场缓和层的p型层105通过外延生长形成，但也可以通过离子注入和扩散形成。进而，为了构成表面电场缓和层，在SJ构造104之上作为半导体层而形成了p型层105，但表面电场缓和层不是必须的，所以还能够形成n型层而不是p型层105作为半导体层。
此外，在上述第6～第8实施方式中，PN柱为平行于半导体衬底103的表面而重复p型柱104a和n型柱104b的重复构造即可，但也可以是使p型柱104a在n型柱104b中呈点状形成的构造。
在上述第1～第3实施方式以及第6～第9实施方式中，以具备设第1导电型为n型、第2导电型为p型的n沟道类型的MOSFET的半导体装置为例进行了说明。但是，对于具备使各构成要素的导电型反型的p沟道类型的MOSFET的半导体装置也能够适用本公开。

Claims (23)

1.一种半导体装置，其特征在于，具备：
第1导电型的半导体衬底(3)，具有表面及背面；
超结构造(4)，在所述半导体衬底的表面侧，具有第1导电型柱(4b)及第2导电型柱(4a)平行于所述半导体衬底的表面而重复的重复构造；
半导体层(5)，将所述半导体衬底的外周侧作为外周区域(2)，将所述外周区域的内侧作为形成纵型半导体元件的单元区域(1)，所述半导体层(5)在所述单元区域以及所述外周区域形成在所述超结构造之上；
第2导电型的高杂质层(10)，在所述单元区域形成于所述超结构造之上的所述半导体层，与所述半导体层相比杂质浓度高；
表面电极(12)，从所述单元区域进入所述外周区域而形成，且与所述高杂质层相接而形成；
背面电极(13)，与所述半导体衬底的背面侧电连接；以及
第2导电型的深层(18)，与所述超结构造相比杂质浓度高，该第2导电型的深层(18)不耗尽，且形成于比所述半导体层的表面更深的位置，与所述高杂质层相接并与所述半导体层及所述超结构造相接，从衬底法线方向来看，所述第2导电型的深层(18)与第1端部(P1)和所述高杂质层的外周侧的端部之间重叠而形成，所述第1端部(P1)是所述表面电极中的与所述高杂质层相接的部分中成为最外周侧的端部，
所述深层被所述高杂质层、所述半导体层以及所述超结构造包围。
2.如权利要求1记载的半导体装置，
所述半导体层是在所述外周区域构成表面电场缓和层的第2导电型层。
3.如权利要求1或2记载的半导体装置，
所述深层将所述表面电极的外缘部包围1周而形成。
4.如权利要求1或2记载的半导体装置，
所述深层与所述高杂质层相比杂质浓度低。
5.如权利要求1或2记载的半导体装置，
所述深层的第2导电型杂质浓度为1×1017cm-3以上。
6.如权利要求1或2记载的半导体装置，
所述深层距所述半导体层的表面的中心深度为2μm以上。
7.如权利要求1或2记载的半导体装置，
所述纵型半导体元件是以所述表面电极为源极电极、以所述背面电极为漏极电极的MOSFET；
在所述单元区域，具备以平行于所述半导体衬底的表面的一方向为长度方向而延伸设置的栅极电极(9)，并且，与所述表面电极相接的第1导电型的源极区域(6)以与所述栅极电极相同的方向为长度方向而形成；
在所述外周区域，在比所述第1端部靠外周侧，在所述高杂质层以及所述超结构造之上具备与所述栅极电极连接的栅极布线层(15)。
8.如权利要求7记载的半导体装置，
相比于所述表面电极中最外周侧的端部和连接于所述栅极布线层的栅极焊盘(17)中最外周侧的端部之中任一位于最外周侧的端部，所述深层的外周侧的端部被配置在内侧。
9.如权利要求8记载的半导体装置，
所述表面电极和所述栅极焊盘离开间隔而配置；
从所述衬底法线方向来看，所述深层沿所述表面电极和所述栅极焊盘的边界形成。
10.如权利要求8记载的半导体装置，
从所述衬底法线方向来看，所述深层包围所述栅极焊盘的外缘部而形成。
11.如权利要求1或2记载的半导体装置，
所述纵型半导体元件是以所述表面电极为阳极电极、以所述背面电极为阴极电极的二极管；
在所述单元区域，所述高杂质层作为阳极接触件而形成。
12.如权利要求1或2记载的半导体装置，
所述深层的外周侧的端部比所述第1端部靠内周侧4μm～13μm。
13.如权利要求1或2记载的半导体装置，
所述高杂质层在所述半导体衬底的平面方向上被截断，在该被截断的部位也形成有所述深层。
14.一种半导体装置的制造方法，制造权利要求1至12中任一项记载的半导体装置，其特征在于，包括以下工序：
准备所述半导体衬底；
在所述半导体衬底的表面侧形成具有所述第1导电型柱以及所述第2导电型柱的超结构造；
利用所述深层的预定形成区域开口的掩模将第2导电型杂质离子注入，从而在所述超结构造的表层部形成杂质注入层(23)；
在形成了所述杂质注入层的所述超结构造的表面使所述半导体层外延生长，并且通过热处理使所述杂质注入层内的杂质热扩散而形成所述深层。
15.一种半导体装置的制造方法，制造权利要求1至12中任一项记载的半导体装置，其特征在于，包括以下工序：
准备所述半导体衬底；
在所述半导体衬底的表面侧形成具有所述第1导电型柱以及所述第2导电型柱的超结构造；
在所述超结构造的表面形成所述半导体层；
利用所述深层的预定形成区域开口的掩模，从所述半导体层之上将第2导电型杂质进行高加速离子注入，从而形成所述深层。
16.一种半导体装置，其特征在于，具备：
第1导电型的半导体衬底(103)，具有表面及背面；
超结构造(104)，在所述半导体衬底的表面侧，具有第1导电型柱(104b)以及第2导电型柱(104a)在平行于所述半导体衬底的表面的一方向上重复的重复构造；
半导体层(105)，将所述半导体衬底的外周侧作为外周区域(102)，将所述外周区域的内侧作为形成纵型半导体元件的单元区域(101)，所述半导体层(105)在所述单元区域以及所述外周区域形成在所述超结构造之上；
第1导电型的源极区域(106)，在所述单元区域形成于所述半导体层的表层部；
沟槽(107)，将所述源极区域及所述半导体层贯通并到达所述第1导电型柱(104b)，以一方向为长度方向而从所述单元区域朝向所述外周区域延伸设置；
栅极绝缘膜(108)，形成于所述沟槽(107)的表面；
栅极电极(109)，在所述沟槽内形成于所述栅极绝缘膜的表面；
第2导电型的高杂质层(110)，在所述单元区域形成于所述半导体层，与所述超结构造相比杂质浓度高；
表面电极(112)，从所述单元区域进入所述外周区域而形成，构成与所述高杂质层及所述源极区域相接而形成的源极电极；
背面电极(113)，构成与所述半导体衬底的背面侧电连接的漏极电极；以及
第2导电型的深层(118)，与所述高杂质层相接，与所述超结构造相比杂质浓度高，将所述沟槽的长度方向的末端的至少角部覆盖，从衬底法线方向来看，与所述沟槽的末端相比向外周侧突出，
所述深层与所述半导体层分离，
所述深层中最内周侧的端部，相比于所述表面电极中的与所述高杂质层接触的接触部位中的最外周侧的第1端部(P1)，位于所述单元区域的内侧，从衬底法线方向来看，从所述第1端部起在所述内周方向上，所述表面电极中的与所述高杂质层接触的接触部位和所述深层相重叠，
所述深层分别与所述高杂质层、所述半导体层以及所述超结构造接触，
所述深层被所述高杂质层、所述半导体层以及所述超结构造包围，
所述深层与所述表面电极第1端部和所述高杂质层的外周侧的端部之间重叠而形成。
17.如权利要求16记载的半导体装置，
在所述单元区域排列形成有多条所述沟槽，多条所述沟槽的顶端沿所述表面电极的外缘配置，所述深层被布局成将所述表面电极的外缘部包围1周。
18.如权利要求16记载的半导体装置，
在所述单元区域排列形成有多条所述沟槽，在多条所述沟槽的各个顶端，呈点状形成有所述深层。
19.如权利要求16记载的半导体装置，
所述深层形成于比所述半导体层的表面更深的位置。
20.如权利要求16记载的半导体装置，
所述深层从所述半导体层的表面形成。
21.如权利要求16记载的半导体装置，
所述半导体层构成：
第2导电型的表面电场缓和层，在所述外周区域形成于所述超结构造之上；以及
第2导电型的基底层，在所述单元区域形成于所述超结构造之上。
22.一种半导体装置的制造方法，制造权利要求16至21中任一项记载的半导体装置，其特征在于，包含以下工序：
准备所述半导体衬底；
在所述半导体衬底的表面侧形成具有所述第1导电型柱以及所述第2导电型柱的超结构造；
利用所述深层的预定形成区域开口的掩模将第2导电型杂质进行离子注入，从而在所述超结构造的表层部形成杂质注入层(123)；
在形成了所述杂质注入层的所述超结构造的表面使所述半导体层外延生长，并且通过热处理使所述杂质注入层内的杂质热扩散而形成所述深层。
23.一种半导体装置的制造方法，制造权利要求16至21中任一项记载的半导体装置，其特征在于，包含以下工序：
准备所述半导体衬底；
在所述半导体衬底的表面侧形成具有所述第1导电型柱以及所述第2导电型柱的超结构造；
在所述超结构造的表面形成所述半导体层；
利用所述深层的预定形成区域开口的掩模，从所述半导体层之上将第2导电型杂质进行高加速离子注入，从而形成所述深层。
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