CN1933179A - 半导体装置 - Google Patents

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Abstract

在以往的半导体装置中，按照有源区域形成无源区域，由此存在难以在无源区域中得到所希望的耐压特性的问题。在本发明的半导体装置中，以椭圆形状配置有MOS晶体管(1)。椭圆形状的直线区域(L)用作有源区域，椭圆形状的曲线区域(R)用作无源区域。在无源区域中，按照曲线形状形成有P型的扩散层(3)。另外，在无源区域的一部分中，形成有P型的扩散层(4)。而且，P型的扩散层(3、4)形成为浮置扩散层，与绝缘层上的金属层进行电容结合，成为施加规定电位的状态。根据该结构，可以提高无源区域中的耐压特性，并且可以维持有源区域的电流能力。

Description

半导体装置
技术领域
本发明涉及一种提高无源区域中的耐压特性的高耐压的半导体装置。
背景技术
以往的半导体装置，例如N沟道型MOS晶体管形成为椭圆形状。在中心区域配置N型的漏区，依次包围N型的漏区地将N型的缓冲区、N型的漂移区配置成一环状。而且，包围N型的漂移区地配置P型的阱区，P型的阱区中在其直线区域中配置有N型的源区。通过该结构，实现设备的导通耐压特性的提高(例如，参照专利文献1。)。
以往的半导体装置，例如N沟道型的MOS晶体管，如上所述形成为椭圆形状。在P型的半导体基板上形成的半导体层中，形成P型的体区(ボデイ領域)，在P型的体区中形成N型的源区和P型的接触区。而且，在半导体层中形成漏区，在漏区和体区之间形成场氧化膜。在场氧化膜的下方，以环状配置有4个P型的浮置场环(フロ一テイング·フイ一ルドリング)(例如，参照专利文献2。)。
专利文献1：日本特开2000-156495号公报(第6-7页，图1)
专利文献2：日本特开2005-93696号公报(第6-7页，图1-2)
发明内容
如上所述，在以往的半导体装置中，N沟道型的MOS晶体管形成为椭圆形状。而且，用作有源区域的直线区域和用作无源区域的曲线区域中，形成有一环状的P型的阱区。特别地，由于无源区域是曲线形状，因此，在与直线区域相同的结构中，MOS晶体管截止时容易引起电场集中，存在难以得到所希望的耐压特性的问题。
另外，在以往的N沟道型的MOS晶体管中，为了提高曲线区域中的耐压特性，在漏区和体区之间以环状配置有4个P型的浮置场环。在该结构中，对于在漏-源区之间流动的自由载流子(电子)，P型的浮置场环成为势垒，导通电阻增大，存在难以得到所希望的电流特性的问题。
另外，在以往的半导体装置中，如上所述，在漏-源区之间形成场氧化膜，由此，对于在漏-源区之间流动的自由载流子(电子)，场氧化膜成为势垒，导通电阻值增大，存在难以得到所希望的电流特性的问题。
鉴于上述的各问题而完成的本发明的半导体装置，具有：半导体层；在前述半导体层上形成的背栅区、漏区以及源区；在前述半导体层上表面形成的栅氧化膜；在前述栅氧化膜上形成的栅电极；以及在前述半导体层上表面形成的绝缘层，该半导体装置的特征在于，在前述半导体层中形成成为电流路径的有源区域和不能成为电流路径的无源区域，在前述无源区域的前述半导体层中形成浮置状态的第一扩散层，在前述有源区域以及前述无源区域中，形成浮置状态的第二扩散层，在前述无源区域，前述第一扩散层和前述第二扩散层的形成区域重叠的区域，至少与在前述绝缘层上表面形成的金属层进行电容结合。因此，在本发明中，在无源区域形成第一及第二扩散层。根据该结构，可以与有源区域中的耐压特性相比提高无源区域中的耐压特性。
另外，在本发明的半导体装置中，其特征在于，前述第二扩散层的杂质浓度比前述第一扩散层低，并且，前述第二扩散层延伸到比前述第一扩散层靠外周侧的位置。因此，在本发明中，将杂质浓度低的第二扩散层配置在最外周。根据该结构，可以减小耗尽层在终端区域中的曲率变化，提高有源区域以及无源区域中的耐压特性。
另外，在本发明的半导体装置中，其特征在于，前述无源区域是曲线形状，按照前述曲线形状配置前述第一扩散层以及前述第二扩散层。因此，在本发明中，在无源区域的曲线形状部分中配置了第一及第二扩散层。根据该结构，可以提高无源区域中的耐压特性。
另外，在本发明的半导体装置中，其特征在于，在前述无源区域的半导体层中形成场氧化膜，在前述场氧化膜上配置的接触孔附近形成浮置状态的第三扩散层，在前述无源区域，前述第二扩散层和前述第三扩散层的形成区域重叠的区域，至少与在前述绝缘层上表面形成的金属层进行电容结合。因此，在本发明中，根据接触孔的配置，在场氧化膜的宽度变宽的区域中，配置有第三扩散层。根据该结构，可以提高无源区域中的耐压特性。
另外，在本发明的半导体装置中，其特征在于，前述第二扩散层的杂质浓度比前述第三扩散层低，并且，前述第二扩散层延伸到比前述第三扩散层靠外周侧的位置。因此，在本发明中，将杂质浓度低的第二扩散层配置在最外周。根据该结构，可以减小耗尽层的终端区域中的曲率变化，提高有源区域以及无源区域中的耐压特性。
另外，在本发明的半导体装置中，其特征在于，前述第三扩散层的扩散深度比前述第一扩散层深。因此，在本发明中，在场氧化膜宽度变宽的区域配置了第三扩散层。根据该结构，耗尽层在水平方向上扩展，可以提高无源区域中的耐压特性。
在本发明中，将N沟道型MOS晶体管配置为椭圆形状，将曲线区域用作无源区域。而且，在无源区域的外延层中形成有浮置状态的P型的扩散层。根据该结构，可以提高无源区域中的耐压特性，提高MOS晶体管的耐压特性。
另外，在本发明中，在最外周形成有杂质浓度低的P型的扩散层。根据该结构，可以减小耗尽层的终端区域中的曲率变化，提高MOS晶体管的耐压特性。
另外，在本发明中，杂质浓度低、扩散深度浅的P型的扩散层被形成为一环状。根据该结构，可以提高MOS晶体管的耐压特性。
另外，在本发明中，只在无源区域配置有LOCOS(LocalOxidation of Silicon：硅的局部氧化)氧化膜。而且，通过配置接触孔，在LOCOS氧化膜宽度变宽的区域中，形成扩散深度深的P型的扩散层。根据该结构，耗尽层在水平方向上扩展，可以提高MOS晶体管的耐压特性。
附图说明
图1是说明本发明的实施方式中的N沟道型的MOS晶体管的俯视图。
图2是说明本发明的实施方式中的N沟道型的MOS晶体管的截面图。
图3是说明本发明的实施方式中的N沟道型的MOS晶体管的截面图。
图4的(A)是说明本发明的实施方式中的N沟道型的MOS晶体管的反偏置状态的电位分布的图，图4的(B)是说明本发明的实施方式中的N沟道型的MOS晶体管的碰撞电离产生区域的图。
图5的(A)是说明本发明的实施方式中的N沟道型的MOS晶体管的反偏置状态的电位分布的图，图5的(B)是说明本发明的实施方式中的N沟道型的MOS晶体管的碰撞电离产生区域的图。
附图标记说明
1：N沟道型的MOS晶体管；2：P型的扩散层；3：P型的扩散层；4：P型的扩散层；5：P型的单晶硅基板；7：N型的外延层；27：LOCOS氧化膜；28：LOCOS氧化膜；29：接触孔；30：金属层；32：金属层。
具体实施方式
下面参照图1～图5详细说明作为本发明的一个实施方式的半导体装置。图1是用于说明作为本实施方式的N沟道型MOS晶体管的俯视图。图2是用于说明作为本实施方式的N沟道型MOS晶体管的图，是图1中示出的A-A线方向的截面图。图3是用于说明作为本实施方式的N沟道型MOS晶体管的图，是图1中示出的B-B线方向的截面图。图4的(A)与作为本实施方式的N沟道型MOS晶体管有关，是说明反偏置状态的电位分布的图。图4的(B)是说明作为本实施方式的N沟道型MOS晶体管中的碰撞电离产生区域的图。图5的(A)与作为本实施方式的N沟道型MOS晶体管有关，是说明反偏置状态的电位分布的图。图5的(B)是说明作为本实施方式的N沟道型MOS晶体管中的碰撞电离产生区域的图。
如图1所示，N沟道型的MOS晶体管1，例如形成为椭圆形状。在椭圆形状的直线区域L中，在中心区域配置源区，在其两侧配置有漏区。在直线区域L中，在作为漏-源区之间的X轴方向上流过电流，直线区域L用作流过电流的有源区域。另一方面，椭圆形状的曲线区域R用作不流过电流的无源区域。跨过有源区域以及无源区域的两个区域，以一个环状形成有P型的扩散层2。P型的扩散层2配置在用单点划线包围的区域上，在有源区域中配置在源区和漏区之间。而且，为了提高在无源区域中的耐压特性，在曲线区域R中形成有用双点划线表示的P型的扩散层3、用虚线表示的P型的扩散层4，这一点将在后面利用图4和图5进行详细说明。
此外，本实施方式中的P型的扩散层2对应于本发明的“第二扩散层”，本实施方式中的P型的扩散层3对应于本发明的“第一扩散层”，本实施方式中的P型的扩散层4对应于本发明的“第三扩散层”。另外，括号内表示的标记对应于图2以及图3中表示的标记。
如图2所示，A-A线方向的截面表示MOS晶体管1的有源区域的截面。而且，MOS晶体管1主要由P型的扩散层2、P型的单晶硅基板5、N型的埋入扩散层6、N型的外延层7、用作背栅区的P型的扩散层8、9、10、11、用作源区的N型的扩散层12、用作漏区的N型的扩散层13、14、15、以及栅电极16构成。
在外延层7上形成有P型的扩散层2。如上所述，P型的扩散层2包围用作背栅区的P型的扩散层8的周围地形成为一个环状。P型的扩散层2，例如通过其表面的杂质浓度为1.0×1015～1.0×1016(/cm2)左右、扩散深度为1～3(μm)左右的扩散条件而形成。而且，P型的扩散层2作为浮置扩散层形成，与P型的扩散层2上方的金属层25、26进行电容结合。根据该结构，在对MOS晶体管1施加反偏压时，成为对P型的扩散层2施加固定电位的状态，可以提高有源区域中的耐压特性。此外，在有源区域中形成P型的扩散层2时导通电阻值增大，因此，可考虑耐压特性和导通电阻值而设计P型的扩散层2的杂质浓度。
在P型的单晶硅基板5上形成有N型的外延层7。基板5和外延层7中形成有N型的埋入扩散层6。此外，本实施方式中的基板5以及外延层7对应于本发明的“半导体层”。而且，在本实施方式中，表示在基板5上形成有一层外延层7的情况，但是并不限于该情况。例如，作为本发明的“半导体层”，既可以是仅为基板的情况，也可以是在基板上表面层叠有多个外延层的情况。另外，基板也可以是N型的单晶硅基板、化合物半导体基板。
在外延层7上形成有P型的扩散层8。P型的扩散层8中与其形成区域重叠地形成有P型的扩散层9、10、11。而且，使P型的扩散层9与P型的扩散层8重叠而形成，由此降低背栅区中的电阻值，实现防止寄生NPN晶体管的动作。
P型的扩散层9上形成有N型的扩散层12。N型的扩散层12用作源区。N型的扩散层12和P型的扩散层11与源电极S连接，成为相同电位。而且，P型的扩散层10、11配置为被N型的扩散层12包围周围，用作背栅引出区域。P型的扩散层10、11可通过形成为高杂质浓度区，降低接触电阻。
在外延层7上形成有N型的扩散层13、14、15。N型的扩散层13、14、15用作漏区。如图1所示，N型的扩散层13跨过有源区域以及无源区域这两个区域，配置成一环状。N型的扩散层14、15配置在成为源区的N型的扩散层12的两侧的有源区域中。而且，位于栅电极16下方、位于N型的扩散层12和N型的扩散层15之间的P型的扩散层8、9，用作沟道区域。
在栅氧化膜17上表面形成有栅电极16。栅电极16例如由多晶硅膜和钨的硅化物膜的层叠膜即多晶硅-金属硅化物(polycide)膜构成，形成为所希望的膜厚。此外，栅电极16，既可以由多晶硅膜的单层膜构成，另外，也可以由各种单层膜、层叠膜等构成。
在外延层7上表面形成有绝缘层18。绝缘层18由BPSG(BoronPhospho Silicate Glass：硼磷硅玻璃)膜、SOG(Spin On Glass：旋转涂布玻璃)膜等形成。而且，使用公知的光刻法技术，例如，利用使用了CHF3+O2类的气体的干蚀刻，在绝缘层18上形成接触孔19、20、21。
接触孔19、20、21中埋设有金属层22、23、24。金属层22、23、24，例如是在势垒金属层上层叠了铝-硅(Al-Si)层、铝-铜(Al-Cu)层或者铝-硅-铜(Al-Si-Cu)层的结构。此外，前述金属层22、23、24也可以在接触孔19、20、21内的势垒金属层上埋设由钨(W)等的高熔点金属构成的金属层，在其上形成以铝为主体的金属层。
在绝缘层18上表面形成有金属层25、26，使得覆盖P型的扩散层2上方。虽然没有图示，金属层25、26是与源电极S连接的布线层。根据该结构，P型的扩散层2经过栅氧化膜17以及绝缘层18等与金属层25、26进行电容结合。而且，P型的扩散层2被施加与源电位相比稍微高电位的、所希望的电位。根据该结构，P型的扩散层2与N型的外延层7形成反偏置状态，提高MOS晶体管1的耐压特性。
如图3所示，B-B线方向的截面表示MOS晶体管1的无源区域的截面。此外，在图3中，省略椭圆形状的直线区域L即有源区域的截面，主要图示了椭圆形状的曲线区域R即无源区域的截面。而且，比省略部分靠右侧表示的截面，图示了图1所示的Y轴方向下侧的截面。比省略部分靠左侧表示的截面，图示了图1所示的Y轴方向上侧的截面。
在曲线区域R中，在P型的扩散层8和N型的扩散层13之间形成有LOCOS氧化膜27、28。LOCOS氧化膜27、28只在曲线区域R即无源区域中形成，没有形成在直线区域L即有源区域中。而且，在无源区域中，栅电极16的一端侧配置在LOCOS氧化膜27、28上。根据该结构，在有源区域中，LOCOS氧化膜27、28不会成为势垒而使电流路径迂回，电流特性不会恶化。另外，可以防止导通电阻值增大。另一方面，在无源区域中，由于LOCOS氧化膜27、28，栅电极16从外延层7表面离开，可以提高耐压特性。此外，本实施方式中的LOCOS氧化膜27、28对应于本发明的“场氧化膜”。
在LOCOS氧化膜27上，通过在绝缘层18中形成的接触孔29，金属层30与栅电极16连接。金属层30在绝缘层18上向分隔区域31侧延伸，使得覆盖P型的扩散层2上方。P型的扩散层2通过栅氧化膜17以及绝缘层18等与金属层30进行电容结合。另一方面，在LOCOS氧化膜28侧，形成有位于P型的扩散层2上方的金属层32。金属层32与源电极S连接，P型的扩散层2通过栅氧化膜17以及绝缘层18等与金属层32进行电容结合。
在此，如图1中以单点划线所示，在LOCOS氧化膜27侧，在LOCOS氧化膜27的端部以及其附近区域中，按照曲线区域R的形状形成有P型的扩散层3。P型的扩散层3与P型的扩散层2的形成区域重叠，形成为浮置扩散层。而且，如图1中以虚线所示，对应于接触孔29附近、LOCOS氧化膜27的宽度W1变宽的区域，形成有P型的扩散层4。在接触孔29附近，LOCOS氧化膜27的宽度W1形成为比LOCOS氧化膜28的宽度W2宽。如上所述，因为在LOCOS氧化膜27上方，需要用来使金属层30与栅电极16连接的平坦区域。此外，在LOCOS氧化膜27侧，也在接触孔29附近以外的区域中以宽度W2形成LOCOS氧化膜27的宽度。
P型的扩散层3、4与P型的扩散层2同样地，与绝缘层18上表面的金属层30进行电容结合。而且，P型的扩散层3，例如通过其表面的杂质浓度为1.0×1017～1.0×1018(/cm2)左右、扩散深度为2～4(μm)左右的扩散条件而形成。P型的扩散层4，例如通过其表面的杂质浓度为1.0×1016～1.0×1017(/cm2)左右、扩散深度为5～6(μm)左右的扩散条件而形成。
另一方面，在LOCOS氧化膜28侧，在LOCOS氧化膜28的端部以及其附近区域中，按照曲线区域R的形状形成有P型的扩散层3。P型的扩散层3与P型的扩散层2的形成区域重叠，形成为浮置扩散层。P型的扩散层3与P型的扩散层2同样，与绝缘层18上表面的金属层32进行电容结合。
根据该结构，在接触孔29附近的LOCOS氧化膜27侧，P型的扩散层8和P型的扩散层2的离开宽度变宽，但是至少不会使P型的扩散层2、3、4重叠的区域完全地耗尽，由此，可以提高耐压特性。另一方面，在接触孔29附近以外的LOCOS氧化膜27侧、LOCOS氧化膜28侧，至少不会使P型的扩散层2、3重叠的区域完全地耗尽，由此，可以提高耐压特性。如图1所示，在无源区域中，其形状为曲线形状，是容易集中电场的结构，但是通过配置P型的扩散层2、3、4，可以比有源区域提高耐压特性。
而且，P型的扩散层3、4只配置在无源区域中，没有配置在有源区域中。因为有源区域是直线区域，是比无源区域难以集中电场的结构。也就是说，在本实施方式中，采用如下结构，即在有源区域中只配置P型的扩散层2、根据有源区域的耐压特性决定MOS晶体管1的耐压特性。根据该结构，不会在有源区域中形成多余的P型的扩散层，可以防止多余的P型的扩散层成为势垒、MOS晶体管1的导通电阻值增大。另外，可以防止设备大小增大。
在图4的(A)中，图示了接触孔29附近的LOCOS氧化膜27侧、即形成有P型的扩散层4的区域。如图所示，粗的实线表示耗尽层的端部区域，虚线表示等电位线，单点划线表示359(V)的等电位线。如图所示，P型的扩散层2、3、4形成为浮置扩散层，但是存在施加有比栅电位稍微高的电位的区域。P型的扩散层2、3、4重叠的区域是高杂质浓度区域，如实线所示，存在没有被耗尽的区域。这是因为如上所述，没有被耗尽的P型的扩散层2、3、4与金属层30进行电容结合。
而且，P型的扩散层4扩散到与P型的扩散层8相同的深度。从P型的扩散层4和外延层7的边界扩展的耗尽层，与从P型的扩散层8和外延层7的边界扩展的耗尽层同样地，扩展到水平方向的宽广的区域。根据该结构，在接触孔29附近，LOCOS氧化膜27的宽度W1变宽，但是通过P型的扩散层4、8，可以防止由宽度W1引起的耐压劣化。也就是说，可以避免在LOCOS氧化膜27下方等电位线的间隔变窄、容易发生电场集中的状态。
而且，P型的扩散层2向分隔区域31侧延伸而形成。如上所述，只形成有P型的扩散层2的区域是低杂质浓度的区域，如图所示被耗尽。而且，在形成有P型的扩散层2的区域中，等电位线的间隔平缓地推移。也就是说，完全被耗尽的P型的扩散层2配置在从源电极S侧靠最外周的位置。根据该结构，如图所示，减小耗尽层的终端区域中的曲率变化，提高MOS晶体管1的耐压特性。
此外，如图4的(B)的阴影区域中所示，在位于分隔区域31侧的P型的扩散层2的端部附近产生碰撞电离。从该图也可以知道通过在接触孔29附近的LOCOS氧化膜27端部及其附近区域上形成P型的扩散层3、4，防止在宽度W1的LOCOS氧化膜27下方的耐压劣化。
在图5的(A)中，图示了没有形成P型的扩散层4的LOCOS氧化膜27侧或者LOCOS氧化膜28侧。如图所示，粗的实线表示耗尽层的端部区域，虚线表示等电位线，单点划线表示344(V)的等电位线。如图所示，P型的扩散层2、3形成为浮置扩散层，但是存在施加有比源电位稍微高的电位的区域。P型的扩散层2、3重叠的区域是高杂质浓度区域，如实线所示，存在没有被耗尽的区域。这是因为如上所述，没有被耗尽的P型的扩散层2、3与金属层32进行电容结合。
而且，在接触孔29附近区域以外，没有必要考虑与栅电极16连接的区域，可以将LOCOS氧化膜28的宽度W2设定为最小宽度。根据该结构，形成扩散深度比P型的扩散层2深、比P型的扩散层4浅的P型的扩散层3，由此可以防止由宽度W2引起的耐压劣化。也就是说，可以避免在LOCOS氧化膜28下方等电位线的间隔变窄、容易发生电场集中的状态。
并且，P型的扩散层2向分隔区域31侧延伸而形成。如上所述，只形成有P型的扩散层2的区域是低杂质浓度的区域，如图所示被耗尽。而且，在形成有P型的扩散层2的区域中，等电位线的间隔平缓地推移。也就是说，完全被耗尽的P型的扩散层2配置在从源电极S侧靠最外周的位置。根据该结构，如图所示，减小耗尽层的终端区域中的曲率变化，提高MOS晶体管1的耐压特性。
此外，如图5的(B)的阴影区域中所示，在位于分隔区域31侧的P型的扩散层2和P型的扩散层3交叉的区域附近产生碰撞电离。从该图也可以知道在没有形成有P型的扩散层4的LOCOS氧化膜27下方或者LOCOS氧化膜28下方，防止MOS晶体管1的耐压劣化。
最后，虽然在图3的截面图中没有图示，但是在形成有P型的扩散层4的一侧的设备区域和分离层之间，形成有与外延层7相同电位的导电板33(参照图1)。导电板33例如由与栅电极相同的材料、与金属层相同的材料构成。而且，在导电板33上方配置有通过绝缘层与源电极、栅电极连接的布线层等。根据该结构，导电板33遮蔽从设备区域延伸的耗尽层，对布线层具有屏蔽效果。而且，可以缓和位于布线层下方的分隔区域31的端部附近的电场集中，提高MOS晶体管1的耐压特性。
此外，在本实施方式中，说明了只在LOCOS氧化膜27的宽度为宽度W1的区域形成P型的扩散层4的情况，但是不限于该情况。例如，也可以是与P型的扩散层3同样，按照曲线区域R的形状进行配置。另外，形成为浮置扩散层的P型的扩散层2、3、4其杂质浓度、扩散深度等可以根据MOS晶体管1的耐压特性进行任意的设计变更。另外，在不脱离本发明的要旨的范围内，可以进行各种变更。

Claims (6)

1.一种半导体装置，具有：半导体层；在前述半导体层上形成的背栅区、漏区以及源区；在前述半导体层上表面形成的栅氧化膜；在前述栅氧化膜上形成的栅电极；以及在前述半导体层上表面形成的绝缘层，该半导体装置的特征在于，
在前述半导体层中形成成为电流路径的有源区域和不能成为电流路径的无源区域，在前述无源区域的前述半导体层中形成浮置状态的第一扩散层，
在前述有源区域以及前述无源区域中，形成浮置状态的第二扩散层，
在前述无源区域，前述第一扩散层和前述第二扩散层的形成区域重叠的区域，至少与在前述绝缘层上表面形成的金属层进行电容结合。
2.根据权利要求1所述的半导体装置，其特征在于，
前述第二扩散层的杂质浓度比前述第一扩散层低，并且，前述第二扩散层延伸到比前述第一扩散层靠外周侧的位置。
3.根据权利要求1或者权利要求2所述的半导体装置，其特征在于，
前述无源区域是曲线形状，按照前述曲线形状配置前述第一扩散层以及前述第二扩散层。
4.根据权利要求1所述的半导体装置，其特征在于，
在前述无源区域的半导体层中形成场氧化膜，在前述场氧化膜上配置的接触孔附近形成浮置状态的第三扩散层，
在前述无源区域，前述第二扩散层和前述第三扩散层的形成区域重叠的区域，至少与在前述绝缘层上表面形成的金属层进行电容结合。
5.根据权利要求4所述的半导体装置，其特征在于，
前述第二扩散层的杂质浓度比前述第三扩散层低，并且，前述第二扩散层延伸到比前述第三扩散层靠外周侧的位置。
6.根据权利要求4所述的半导体装置，其特征在于，
前述第三扩散层的扩散深度比前述第一扩散层深。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102637743A (zh) * 2012-05-02 2012-08-15 杭州士兰微电子股份有限公司 一种功率器件及其制造方法
CN104838500A (zh) * 2012-12-04 2015-08-12 株式会社电装 半导体装置及其制造方法

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4956351B2 (ja) * 2007-09-28 2012-06-20 オンセミコンダクター・トレーディング・リミテッド Ｄｍｏｓトランジスタの製造方法
KR101418396B1 (ko) * 2007-11-19 2014-07-10 페어차일드코리아반도체 주식회사 전력 반도체 소자
JP5329118B2 (ja) * 2008-04-21 2013-10-30 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー Ｄｍｏｓトランジスタ
JP2010278312A (ja) * 2009-05-29 2010-12-09 Sanyo Electric Co Ltd 半導体装置
KR101800371B1 (ko) 2011-05-27 2017-11-23 삼성전자주식회사 반도체 장치
JP2016092032A (ja) * 2014-10-29 2016-05-23 サンケン電気株式会社 半導体装置
AU2017388339B2 (en) * 2016-12-28 2024-02-29 Hiroshima University Repair agent for living tissue damage and method for producing said repair agent
US11049967B2 (en) * 2018-11-02 2021-06-29 Texas Instruments Incorporated DMOS transistor having thick gate oxide and STI and method of fabricating
KR102291317B1 (ko) * 2019-07-24 2021-08-18 주식회사 키 파운드리 채널 길이 조정이 용이한 반도체 소자 및 그 제조방법
KR102233049B1 (ko) 2019-07-24 2021-03-26 주식회사 키 파운드리 채널 길이 조정이 용이한 반도체 소자 및 그 제조방법

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4348600A (en) * 1978-02-14 1982-09-07 Motorola, Inc. Controlled current source for I2 L to analog interfaces
NL8204105A (nl) * 1982-10-25 1984-05-16 Philips Nv Halfgeleiderinrichting.
US5512774A (en) * 1988-02-08 1996-04-30 Kabushiki Kaisha Toshiba Dielectrically isolated substrate and semiconductor device using the same
JPH05121738A (ja) * 1991-10-24 1993-05-18 Fuji Electric Co Ltd Ｍｉｓｆｅｔを有する半導体装置
EP0571027A1 (en) 1992-05-21 1993-11-24 Koninklijke Philips Electronics N.V. Semiconductor device comprising a lateral DMOST with breakdown voltage raising zones and provisions for exchanging charge with the back gate region
JP3203858B2 (ja) * 1993-02-15 2001-08-27 富士電機株式会社 高耐圧ｍｉｓ電界効果トランジスタ
BE1007657A3 (nl) 1993-10-14 1995-09-05 Philips Electronics Nv Halfgeleiderinrichting met een snelle laterale dmost voorzien van een hoogspanningsaanvoerelektrode.
KR950021600A (ko) * 1993-12-09 1995-07-26 가나이 쯔또무 반도체 집적회로장치 및 그 제조방법
DE69427904T2 (de) * 1994-05-31 2002-04-04 St Microelectronics Srl Integrierte Halbleiterdiode
JP3356586B2 (ja) * 1995-06-01 2002-12-16 日本電気株式会社 高耐圧横型ｍｏｓｆｅｔ半導体装置
JPH09120995A (ja) * 1995-08-22 1997-05-06 Mitsubishi Electric Corp 半導体装置およびその製造方法
US5708287A (en) * 1995-11-29 1998-01-13 Kabushiki Kaisha Toshiba Power semiconductor device having an active layer
JPH1050985A (ja) * 1996-07-31 1998-02-20 Denso Corp Ｍｉｓ構造を有する半導体装置
JP3473460B2 (ja) * 1998-11-20 2003-12-02 富士電機株式会社 横型半導体装置
KR100332625B1 (ko) * 1999-11-10 2002-04-17 곽정소 에피층을 이용한 반도체 집적회로의 저항구조
KR100535062B1 (ko) * 2001-06-04 2005-12-07 마츠시타 덴끼 산교 가부시키가이샤 고내압 반도체장치
JP2003101017A (ja) * 2001-09-27 2003-04-04 Mitsubishi Electric Corp 半導体装置
JP2003303961A (ja) 2002-04-09 2003-10-24 Sanyo Electric Co Ltd Ｍｏｓ半導体装置
JP2005085975A (ja) * 2003-09-09 2005-03-31 Matsushita Electric Ind Co Ltd 半導体装置
JP2005093696A (ja) 2003-09-17 2005-04-07 Matsushita Electric Ind Co Ltd 横型ｍｏｓトランジスタ
US20050145922A1 (en) * 2003-12-30 2005-07-07 Joseph Farley EEPROM and flash EEPROM
JP4839578B2 (ja) * 2004-04-26 2011-12-21 富士電機株式会社 横形半導体装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102637743A (zh) * 2012-05-02 2012-08-15 杭州士兰微电子股份有限公司 一种功率器件及其制造方法
CN102637743B (zh) * 2012-05-02 2015-04-29 杭州士兰微电子股份有限公司 一种功率器件及其制造方法
CN104838500A (zh) * 2012-12-04 2015-08-12 株式会社电装 半导体装置及其制造方法
CN104838500B (zh) * 2012-12-04 2017-08-15 株式会社电装 半导体装置及其制造方法

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