JP2014132636A - 半導体装置およびその製造方法 - Google Patents
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
【解決手段】p型高不純物層10およびp型カラム4aに接触し、半導体装置の上方から見て端部P1からp型高不純物層10の端部の間とオーバーラップさせるようにp型ディープ層18を設ける。また、p型ディープ層18のp型不純物濃度をp型層5よりも高く、かつ、p型高不純物層10よりも低くする。このようなp型ディープ層18を備えることにより、リカバリ動作時における注入電荷の集中を緩和して素子の破壊を抑制することが可能となる。
【選択図】図2
Description
本発明の第1実施形態にかかる半導体装置について、図1〜図4を参照して説明する。図1〜図4に示す半導体装置は、四角形状のセル領域1に縦型半導体素子としてSJ構造の多数のMOSFETが形成されると共に、セル領域1を囲むように外周領域2が配置された構造とされている。
本発明の第2実施形態について説明する。本実施形態は、第1実施形態に対して半導体装置の製造方法を変更したものであり、その他については第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
本発明の第3実施形態について説明する。本実施形態は、第1実施形態に対してp型ディープ層18の上面レイアウトを変更したものであり、その他については第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
本発明の第4実施形態について説明する。本実施形態は、セル領域1にMOSFETではなくダイオードを形成する場合について説明する。なお、ダイオードを形成する場合であっても、半導体装置の基本構造は似ているため、第1実施形態に対して変更される部分についてのみ説明する。
本発明の第5実施形態について説明する。本実施形態は、セル領域1の中央部にゲートパッド17を配置したものであり、その他については第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
2 外周領域
3 n+型基板(半導体基板)
4 SJ構造
5 p型層
10 p型高不純物層
12 表面電極
13 裏面電極
15 ゲート配線層
18 p型ディープ層
Claims (15)
- 表面および裏面を有する第1導電型の半導体基板(3)と、
前記半導体基板の表面側に、第1導電型カラム(4b)および第2導電型カラム(4a)とが前記半導体基板の表面と平行に繰り返された繰り返し構造からなるスーパージャンクション構造(4)と、
前記半導体基板の外周側を外周領域(2)、該外周領域の内側を縦型半導体素子が形成されるセル領域(1)として、前記セル領域および前記外周領域において前記スーパージャンクション構造の上に形成された半導体層(5)と、
前記セル領域において前記スーパージャンクション構造の上の前記半導体層に形成され、前記半導体層よりも高不純物濃度とされた第2導電型の高不純物層(10)と、
前記セル領域から前記外周領域に入り込んで形成され、前記高不純物層に接して形成された表面電極(12)と、
前記半導体基板の裏面側に電気的に接続された裏面電極(13)と、
前記スーパージャンクション構造よりも高不純物濃度で、前記半導体層の表面から所定深さの位置から形成され、前記高不純物層と接すると共に前記スーパージャンクション構造と接し、基板法線方向から見て、前記表面電極における前記高不純物層と接している部分のうち最も外周側となる第1端部(P1)と前記高不純物層における外周側の端部との間とオーバーラップして形成された第2導電型のディープ層(18)と、を有していることを特徴とする半導体装置。 - 前記半導体層は、前記外周領域ではリサーフ層を構成している第2導電型層(5)であることを特徴とする請求項1に記載の半導体装置。
- 前記ディープ層は、前記表面電極の外縁部を1周囲んで形成されていることを特徴とする請求項1または2に記載の半導体装置。
- 前記ディープ層は、前記高不純物層よりも低不純物濃度であることを特徴とする請求項1ないし3のいずれか1つに記載の半導体装置。
- 前記ディープ層の第2導電型不純物濃度が1×1017cm-3以上であることを特徴とする請求項1ないし3のいずれか1つに記載の半導体装置。
- 前記ディープ層における前記半導体層の表面からの中心深さが2μm以上であることを特徴とする請求項1ないし4のいずれか1つに記載の半導体装置。
- 前記縦型半導体素子は、前記表面電極をソース電極、前記裏面電極をドレイン電極とするMOSFETであり、
第1導電型カラムおよび第2導電型カラムとが前記半導体基板の表面と平行な一方向に繰り返された繰り返し構造からなるスーパージャンクション構造と、
前記セル領域には、前記半導体基板の表面と平行な一方向を長手方向として延設されたゲート電極(9)が備えられていると共に、前記表面電極に接する第1導電型のソース領域(6)が前記ゲート電極と同方向を長手方向として形成され、
前記外周領域には、前記第1端部よりも外周側において、前記高不純物層および前記スーパージャンクション構造の上に前記ゲート電極に接続されるゲート配線層(15)が備えられていることを特徴とする請求項1ないし6のいずれか1つに記載の半導体装置。 - 前記ディープ層における外周側の端部は、前記表面電極のうち最も外周側の端部と前記ゲート配線層に接続されるゲートパッド(17)のうち最も外周側の端部とのうち、いずれか最も外周側に位置している方の端部よりも内側に配置されていることを特徴とする請求項6に記載の半導体装置。
- 前記表面電極と前記ゲートパッドとは所定間隔離間して配置されており、
前記ディープ層は、前記基板法線方向から見て、前記表面電極と前記ゲートパッドの境界に沿って形成されていることを特徴とする請求項8に記載の半導体装置。 - 前記ディープ層は、前記基板法線方向から見て、前記ゲートパッドの外縁部も囲んで形成されていることを特徴とする請求項8または9に記載の半導体装置。
- 前記縦型半導体素子は、前記表面電極をアノード電極、前記裏面電極をカソード電極とするダイオードであり、
前記セル領域には、前記高不純物層がアノードコンタクトとして形成されていることを特徴とする請求項1ないし6のいずれか1つに記載の半導体装置。 - 前記ディープ層における外周側の端部は、前記第1端部より4μ〜13μm内周側であることを特徴とする請求項1ないし11のいずれか1つに記載の半導体装置。
- 前記高不純物層が前記半導体基板の平面方向において分断されており、この分断された箇所にも前記ディープ層が形成されていることを特徴とする請求項1ないし12のいずれか1つに記載の半導体装置。
- 請求項1ないし12のいずれか1つに記載の半導体装置の製造方法であって、
前記半導体基板を用意する工程と、
前記半導体基板の表面側に前記第1導電型カラムおよび前記第2導電型カラムとを有するスーパージャンクション構造を形成する工程と、
前記ディープ層の形成予定領域が開口するマスクを用いて第2導電型不純物をイオン注入することにより、前記スーパージャンクション構造の表層部に不純物注入層(23)を形成する工程と、
前記不純物注入層を形成した前記スーパージャンクション構造の表面に前記第2導電型層をエピタキシャル成長させると共に、熱処理により前記不純物注入層内の不純物を熱拡散させて前記ディープ層を形成する工程と、を含んでいることを特徴とする半導体装置の製造方法。 - 請求項1ないし12のいずれか1つに記載の半導体装置の製造方法であって、
前記半導体基板を用意する工程と、
前記半導体基板の表面側に前記第1導電型カラムおよび前記第2導電型カラムとを有するスーパージャンクション構造を形成する工程と、
前記スーパージャンクション構造の表面に前記第2導電型層を形成する工程と、
前記ディープ層の形成予定領域が開口するマスクを用いて前記第2導電型層の上から第2導電型不純物を高加速イオン注入することにより前記ディープ層を形成する工程と、を含んでいることを特徴とする半導体装置の製造方法。
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