JP7396513B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP7396513B2
JP7396513B2 JP2022557495A JP2022557495A JP7396513B2 JP 7396513 B2 JP7396513 B2 JP 7396513B2 JP 2022557495 A JP2022557495 A JP 2022557495A JP 2022557495 A JP2022557495 A JP 2022557495A JP 7396513 B2 JP7396513 B2 JP 7396513B2
Authority
JP
Japan
Prior art keywords
region
trench
semiconductor device
well region
corner
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2022557495A
Other languages
English (en)
Other versions
JPWO2022080495A1 (ja
JPWO2022080495A5 (ja
Inventor
智幸 小幡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Publication of JPWO2022080495A1 publication Critical patent/JPWO2022080495A1/ja
Publication of JPWO2022080495A5 publication Critical patent/JPWO2022080495A5/ja
Application granted granted Critical
Publication of JP7396513B2 publication Critical patent/JP7396513B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8613—Mesa PN junction diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
    • H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
    • H01L27/0727—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with diodes, or capacitors or resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/30—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
    • H01L29/32—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being within the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

本発明は、半導体装置に関する。
従来、複数のトレンチ部を備える半導体装置であって、制御パッドの下方にウェル領域を設けた半導体装置が知られている。
［先行技術文献］
［特許文献］
［特許文献１］国際公開第２０１９／０７８１６６号
［特許文献２］特開２０２０－０７７６７４号公報
［特許文献３］特開２０１９－１８６５１０号公報
［特許文献４］国際公開第２０１８／１５４９６３号
 解決しようとする課題
半導体装置の破壊を回避することが好ましい。
一般的開示
本発明の第１の態様においては、半導体基板に設けられた活性部と、ゲート導電部を有し、活性部において、予め定められた延伸方向に延伸して設けられ、予め定められた配列方向に配列された複数のトレンチ部であって、延伸方向におけるトレンチ長さに対する、ゲート導電部の配列方向における幅の導電部形状比が１０００以上である複数のトレンチ部と、上面視において、半導体基板の予め定められた第１外周辺から半導体基板の内側に張り出して設けられた第１制御パッドと、第１制御パッドの下方に設けられ、上面視において第１制御パッドを覆って設けられた第１ウェル領域とを備え、上面視において、第１ウェル領域と、複数のトレンチ部の延伸方向における長さの中央であるトレンチ中央位置との間の最短距離が１０００μｍ以上である半導体装置を提供する。
最短距離は、１５００μｍ以上であってよい。
最短距離は、２０００μｍ以上であってよい。
複数のトレンチ部の導電部形状比は、３０００以上、１×１０６以下であってよい。
複数のトレンチ部は、ゲート電位に設定されたゲートトレンチ部を含んでよい。ゲートトレンチ部の導電部形状比は、５０００以上、３×１０５以下であってよい。
第１制御パッドは、アノードパッド、カソードパッドおよびセンスパッドを含んでよい。
第１ウェル領域は、上面視で矩形を有し、第１ウェル領域の３辺が活性部と対向して設けられてよい。
第１ウェル領域は、第１外周辺から張り出して設けられた角部を有してよい。最短距離は、第１ウェル領域の角部と、トレンチ中央位置との距離であってよい。
第１外周辺と直交し、第１外周辺の中央を通る中央仮想線から、第１ウェル領域の角部までの距離Ｌ１ａは、中央仮想線と直交する方向における中央仮想線から半導体基板の外周端までの長さの４０％以上であってよい。
第１ウェル領域は、第１外周辺と直交して第１外周辺の中央を通る中央仮想線に対して対称に設けられてよい。
第１ウェル領域は、第１外周辺と直交して第１外周辺の中央を通る中央仮想線に対して非対称に設けられてよい。
第１ウェル領域は、上面視において、角の一部が切り取られた切欠部を備えてよい。
上面視において、第１外周辺と対向する第２外周辺から半導体基板の内側に張り出して設けられた第２制御パッドと、第２制御パッドの下方に設けられ、上面視において第２制御パッドを覆って設けられた第２ウェル領域とを備えてよい。第２ウェル領域は、第２外周辺から張り出して設けられた角部を有してよい。距離Ｌ１ａは、延伸方向における中央仮想線から第２ウェル領域の角部までの距離Ｌ２ａより長くてよい。
第２制御パッドは、複数のトレンチ部をゲート電位に設定するためのゲートパッドを含んでよい。
活性部は、トランジスタ部およびダイオード部を備えてよい。第１ウェル領域の角部は、上面視において、トランジスタ部に位置してよい。
複数のトレンチ部がエミッタ電位に設定されたダミートレンチ領域を備えてよい。第１ウェル領域の角部は、上面視において、ダミートレンチ領域に位置してよい。
活性部は、トランジスタ部およびダイオード部を備えてよい。第１ウェル領域の角部は、上面視において、ダイオード部に位置してよい。
半導体装置は、半導体基板の上方に設けられた保護膜を備えてよい。ダイオード部は、半導体基板のおもて面側にライフタイム制御領域を有してよい。保護膜は、上面視において、ダイオード部を避けて設けられてよい。
延伸方向は、上面視において、第１外周辺と平行であってよい。
延伸方向は、上面視において、第１外周辺と直交してよい。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
実施例に係る半導体装置１００の上面図の一例を示す。 半導体装置１００の上面の拡大図を示す。 図１Ｂにおけるａ－ａ'断面の一例を示す図である。 半導体装置１００の上面のレイアウトを説明するための図である。 半導体装置１００の上面の拡大図を示す。 半導体装置１００の上面の拡大図を示す。 半導体装置１００の上面の拡大図を示す。 切欠部１１８を備える半導体装置１００の構成の一例を示す。 切欠部１１８を備える半導体装置１００の構成の一例を示す。 保護膜１８０が設けられた半導体装置１００の上面図の一例である。 実施例に係る半導体装置１００の上面図の一例である。 実施例に係る半導体装置１００の上面図の一例である。 オフ状態で、角部１１１近傍でアバランシェ降伏が生じるときの、電界強度Ｅ（Ｒ）を示す模式図である。 角部１１１の近傍における電界強度の最短距離Ｒ依存性を示す図である。 最短距離Ｒ１ａとターンオフ耐量の不良率（％）との関係を示すグラフである 定格電圧Ｖｒａｔｅと定格電流密度Ｊｒａｔｅとの関係を示すグラフである。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
本明細書においては半導体基板の深さ方向と平行な方向における一方の側を「上」、他方の側を「下」と称する。基板、層またはその他の部材の２つの主面のうち、一方の面を上面、他方の面を下面と称する。「上」、「下」の方向は、重力方向または半導体装置の実装時における方向に限定されない。
本明細書では、Ｘ軸、Ｙ軸およびＺ軸の直交座標軸を用いて技術的事項を説明する場合がある。直交座標軸は、構成要素の相対位置を特定するに過ぎず、特定の方向を限定するものではない。例えば、Ｚ軸は地面に対する高さ方向を限定して示すものではない。なお、＋Ｚ軸方向と－Ｚ軸方向とは互いに逆向きの方向である。正負を記載せず、Ｚ軸方向と記載した場合、＋Ｚ軸および－Ｚ軸に平行な方向を意味する。
本明細書では、半導体基板の上面および下面に平行な直交軸をＸ軸およびＹ軸とする。また、半導体基板の上面および下面と垂直な軸をＺ軸とする。本明細書では、Ｚ軸の方向を深さ方向と称する場合がある。また、本明細書では、Ｘ軸およびＹ軸を含めて、半導体基板の上面および下面に平行な方向を、水平方向と称する場合がある。
本明細書において「同一」または「等しい」のように称した場合、製造ばらつき等に起因する誤差を有する場合も含んでよい。当該誤差は、例えば１０％以内である。
本明細書においては、不純物がドーピングされたドーピング領域の導電型をＰ型またはＮ型として説明している。本明細書においては、不純物とは、特にＮ型のドナーまたはＰ型のアクセプタのいずれかを意味する場合があり、ドーパントと記載する場合がある。本明細書においては、ドーピングとは、半導体基板にドナーまたはアクセプタを導入し、Ｎ型の導電型を示す半導体またはＰ型の導電型を示す半導体とすることを意味する。
本明細書においては、ドーピング濃度とは、熱平衡状態におけるドナーの濃度またはアクセプタの濃度を意味する。本明細書においては、ネット・ドーピング濃度とは、ドナー濃度を正イオンの濃度とし、アクセプタ濃度を負イオンの濃度として、電荷の極性を含めて足し合わせた正味の濃度を意味する。一例として、ドナー濃度をＮＤ、アクセプタ濃度をＮＡとすると、任意の位置における正味のネット・ドーピング濃度はＮＤ－ＮＡとなる。本明細書では、ネット・ドーピング濃度を単にドーピング濃度と記載する場合がある。
ドナーは、半導体に電子を供給する機能を有している。アクセプタは、半導体から電子を受け取る機能を有している。ドナーおよびアクセプタは、不純物自体には限定されない。例えば、半導体中に存在する空孔（Ｖ）、酸素（Ｏ）および水素（Ｈ）が結合したＶＯＨ欠陥は、電子を供給するドナーとして機能する。本明細書では、ＶＯＨ欠陥を水素ドナーと称する場合がある。
本明細書においてＰ＋型またはＮ＋型と記載した場合、Ｐ型またはＮ型よりもドーピング濃度が高いことを意味し、Ｐ－型またはＮ－型と記載した場合、Ｐ型またはＮ型よりもドーピング濃度が低いことを意味する。また、本明細書においてＰ＋＋型またはＮ＋＋型と記載した場合には、Ｐ＋型またはＮ＋型よりもドーピング濃度が高いことを意味する。本明細書の単位系は、特に断りがなければＳＩ単位系である。長さの単位をｃｍあるいはμｍで表示することがあるが、諸計算はメートル（ｍ）に換算してから行ってよい。
図１Ａは、実施例に係る半導体装置１００の上面図の一例を示す。半導体装置１００は、トランジスタ部７０およびダイオード部８０を備える半導体チップである。半導体装置１００は、ＩＰＭ（Ｉｎｔｅｌｌｉｇｅｎｔ Ｐｏｗｅｒ Ｍｏｄｕｌｅ）等のモジュールに搭載されてよい。
トランジスタ部７０は、半導体装置１００においてトランジスタ動作をする領域である。トランジスタ部７０は、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）等のトランジスタを含む。ダイオード部８０は、半導体装置１００において、回路の電流を還流させる等のダイオード動作をする領域である。ダイオード部８０は、還流ダイオード（ＦＷＤ：Ｆｒｅｅ Ｗｈｅｅｌ Ｄｉｏｄｅ）等のダイオードを含む。本例の半導体装置１００は、トランジスタ部７０およびダイオード部８０を同一のチップに有する逆導通ＩＧＢＴ（ＲＣ－ＩＧＢＴ：Ｒｅｖｅｒｓｅ Ｃｏｎｄｕｃｔｉｎｇ ＩＧＢＴ）である。なお、各図面において、トランジスタ部７０の領域を記号Ｉ、ダイオード部８０の領域を記号Ｆで示す場合がある。
半導体基板１０は、シリコン基板であってよく、炭化シリコン基板であってよく、窒化ガリウム等の窒化物半導体基板等であってもよい。本例の半導体基板１０は、シリコン基板である。半導体基板１０は、活性部１０２および外周部１０４を有する。本明細書では、上面視における半導体基板１０の外周の端部を、外周端１５０とする。上面視とは、半導体基板１０のおもて面側から、当該おもて面と垂直な方向（Ｚ軸方向）に見た場合を指す。
トランジスタ部７０およびダイオード部８０は、ＸＹ平面内において交互に周期的に配列されてよい。トランジスタ部７０およびダイオード部８０の間の領域において、半導体基板１０の上方には、ゲート金属層５０が設けられてよい。なお、本例のトランジスタ部７０およびダイオード部８０は、Ｙ軸方向に延伸して、Ｘ軸方向に配列されたトレンチ部を有する。但し、トランジスタ部７０およびダイオード部８０は、Ｘ軸方向に延伸して、Ｙ軸方向に配列されたトレンチ部を有していてもよい。なお、トランジスタ部７０またはダイオード部８０に隣接する領域には、後述する境界部９０および境界部９２が設けられてよい。境界部９２は、活性部１０２のうち、上面視においてダイオード部８０とゲート金属層５０との間の領域であってよい。本例の境界部９２は、Ｙ軸方向において、ダイオード部８０とゲート金属層５０との間の領域に設けられており、Ｘ軸方向において、トランジスタ部７０の間に設けられている。境界部９２においては、半導体基板１０の裏面に後述するコレクタ領域２２が設けられてよい。
活性部１０２は、トランジスタ部７０およびダイオード部８０を有する。活性部１０２は、半導体装置１００をオン状態に制御した場合に、半導体基板１０のおもて面と裏面との間で主電流が流れる領域である。即ち、半導体基板１０のおもて面から裏面、または裏面からおもて面に、半導体基板１０の内部を深さ方向に電流が流れる領域である。本明細書では、トランジスタ部７０およびダイオード部８０をそれぞれ素子部または素子領域と称する。
なお、上面視において、２つの素子部に挟まれた領域も活性部１０２とする。本例では、素子部に挟まれてゲート金属層５０が設けられている領域も活性部１０２に含めている。
ゲート金属層５０は、金属を含む材料で形成される。例えば、ゲート金属層５０は、アルミニウム、アルミニウム‐シリコン合金、またはアルミニウム‐シリコン－銅合金で形成される。ゲート金属層５０は、トランジスタ部７０のゲート導電部と電気的に接続され、トランジスタ部７０にゲート電圧を供給する。ゲート金属層５０は、上面視で、活性部１０２の外周を囲うように設けられる。ゲート金属層５０は、外周部１０４に設けられるゲートパッド１２２と電気的に接続される。ゲート金属層５０は、半導体基板１０の外周端１５０に沿って設けられてよい。また、ゲート金属層５０は、上面視で、温度センス部１４０の周囲や、トランジスタ部７０およびダイオード部８０の間に設けられてよい。本例のゲート金属層５０は、太線で示されている。
外周部１０４は、上面視において、活性部１０２と半導体基板１０の外周端１５０との間の領域である。外周部１０４は、上面視において、活性部１０２を囲んで設けられる。外周部１０４には、半導体装置１００と外部の装置とをワイヤ等で接続するための１つ以上の金属のパッドが配置されてよい。なお、外周部１０４は、エッジ終端構造部を有してよい。エッジ終端構造部は、半導体基板１０のおもて面側の電界集中を緩和する。例えば、エッジ終端構造部は、ガードリング、フィールドプレート、リサーフおよびこれらを組み合わせた構造を有する。
おもて面電極は、半導体基板１０の上方に設けられる。おもて面電極は、後述するエミッタ電極５２を含む。おもて面電極は、第１制御パッド１１０および第２制御パッド１２０を含んでよい。おもて面電極は、ワイヤボンディング等によって、半導体装置１００の外部の電極と接続されてよい。なお、おもて面電極の個数および位置は、本例に限定されない。
第１制御パッド１１０は、上面視において、半導体基板１０の予め定められた第１外周辺１５１から半導体基板１０の内側に張り出して設けられている。第１制御パッド１１０が第１外周辺１５１から半導体基板１０の内側に張り出すとは、活性部１０２の内側に外周部１０４が延伸して設けられていることを指す。即ち、第１制御パッド１１０のＹ軸方向の正側または負側には、活性部１０２が設けられている。本例の第１制御パッド１１０は、アノードパッド１１２と、カソードパッド１１４と、センスパッド１１６とを備える。
第２制御パッド１２０は、上面視において、第２外周辺１５２から半導体基板１０の内側に張り出して設けられている。第２外周辺１５２は、第１外周辺１５１と対向する外周端１５０の辺である。なお、本例の第１外周辺１５１および第２外周辺１５２は、上面視において、トレンチ部の延伸方向（本例ではＹ軸方向）と平行である。本例の第２制御パッド１２０は、ゲートパッド１２２を備える。
ウェル領域１１５は、第１制御パッド１１０の下方に設けられ、上面視において第１制御パッド１１０を覆って設けられている。本例のウェル領域１１５は、上面視で矩形を有し、ウェル領域１１５の３辺が活性部１０２と対向して設けられている。ウェル領域１１５は、第１外周辺１５１から張り出して設けられた角部１１１を有する。
ウェル領域１２５は、第２制御パッド１２０の下方に設けられ、上面視において第２制御パッド１２０を覆って設けられている。本例のウェル領域１２５は、上面視で矩形を有し、ウェル領域１２５の３辺が活性部１０２と対向して設けられている。ウェル領域１２５は、第２外周辺１５２から張り出して設けられた角部１２１を有する。
ウェル領域１３５は、上面視においてゲート金属層５０を覆うように設けられている。本例のウェル領域１３５は、外周部１０４に沿って、ゲート金属層５０を覆って設けられている。ウェル領域１３５は、ウェル領域１１５と接続されてよい。
ウェル領域１４５は、上面視においてゲート金属層５０を覆うように設けられている。本例のウェル領域１４５は、温度センス部１４０および温度センス配線１４２をさらに覆って設けられてよい。ウェル領域１４５は、ウェル領域１１５およびウェル領域１２５に接続されてよい。
ウェル領域１１５、ウェル領域１２５、ウェル領域１３５およびウェル領域１４５は、半導体基板１０のおもて面側に設けられた第２導電型の領域である。ウェル領域１１５、ウェル領域１２５、ウェル領域１３５およびウェル領域１４５の導電型は、一例としてＰ＋型である。ウェル領域１１５、ウェル領域１２５、ウェル領域１３５およびウェル領域１４５を設けることにより、半導体基板１０内のホールを引き抜きやすくなり、ラッチアップしにくくなる。これにより半導体装置１００の耐量を向上することができる。
ゲートパッド１２２は、ゲート金属層５０と電気的に接続される。ゲートパッド１２２は、ゲート金属層５０を介してトランジスタ部７０のゲート導電部と電気的に接続される。ゲートパッド１２２は、ゲート電位に設定されている。本例のゲートパッド１２２は、上面視で矩形である。一例において、ゲートパッド１２２は、１０００μｍ以上、１５００μｍ以下の１辺を有してよいが、これに限定されない。
アノードパッド１１２は、温度センス部１４０のアノード領域と電気的に接続される。アノードパッド１１２は、温度センス配線１４２によって、温度センス部１４０のアノード領域と電気的に接続されている。本例のアノードパッド１１２は、上面視で矩形である。一例において、アノードパッド１１２は、５００μｍ以上、９００μｍ以下の短辺と、１０００μｍ以上、１５００μｍ以下の長辺とを有してよいが、これに限定されない。
カソードパッド１１４は、温度センス部１４０のカソード領域と電気的に接続される。カソードパッド１１４は、温度センス配線１４２によって、温度センス部１４０のカソード領域と電気的に接続されている。本例のカソードパッド１１４は、上面視で矩形である。カソードパッド１１４は、上面視において、アノードパッド１１２と同一の形状を有してもよい。
温度センス部１４０は、活性部１０２の上方に配置され、半導体基板１０の温度を検出する。本例の温度センス部１４０は、活性部１０２の温度を検知する。温度センス部１４０は、ポリシリコン等の半導体材料で形成されるダイオードを有してよい。温度センス部１４０は、半導体装置１００の温度を検出して、半導体チップを過熱から保護するために用いられる。温度センス部１４０は、Ｘ軸方向に長手を有し、Ｙ軸方向に短手を有するが、これに限られない。
本例の温度センス部１４０は、上面視で、活性部１０２の中央付近に設けられる。温度センス部１４０は、トランジスタ部７０およびダイオード部８０のいずれの領域に設けられてもよい。即ち、温度センス部１４０が設けられた半導体基板１０の裏面側には、第２導電型のコレクタ領域が設けられても第１導電型のカソード領域が設けられてもよい。
温度センス配線１４２は、アノードパッド１１２およびカソードパッド１１４を温度センス部１４０と電気的に接続する。温度センス配線１４２は、活性部１０２の上方において、温度センス部１４０から外周部１０４まで延伸して設けられる。温度センス配線１４２は、おもて面電極と同一の材料で構成されてもよい。上面視において、温度センス部１４０および温度センス配線１４２と重なる半導体基板１０の領域には、Ｐ＋型のウェル領域が配置されてよい。
図１Ｂは、半導体装置１００の上面の拡大図を示す。本例では、図１Ａの領域Ａの拡大図が示されている。
トランジスタ部７０は、半導体基板１０の裏面側に設けられたコレクタ領域２２を半導体基板１０のおもて面に投影した領域であってよい。コレクタ領域２２は、第２導電型を有する。本例のコレクタ領域２２は、一例としてＰ＋型である。トランジスタ部７０は、トランジスタ部７０とダイオード部８０の境界に位置する境界部９０を含む。
ダイオード部８０は、半導体基板１０の裏面側に設けられたカソード領域８２を半導体基板１０のおもて面に投影した領域であってよい。カソード領域８２は、第１導電型を有する。本例のカソード領域８２は、一例としてＮ＋型である。
本例の半導体装置１００は、半導体基板１０のおもて面において、ゲートトレンチ部４０と、ダミートレンチ部３０と、エミッタ領域１２と、ベース領域１４と、コンタクト領域１５と、ウェル領域１４５とを備える。また、本例の半導体装置１００は、半導体基板１０のおもて面の上方に設けられたエミッタ電極５２およびゲート金属層５０を備える。
エミッタ電極５２は、ゲートトレンチ部４０、ダミートレンチ部３０、エミッタ領域１２、ベース領域１４、コンタクト領域１５およびウェル領域１４５の上方に設けられている。また、ゲート金属層５０は、ゲートトレンチ部４０およびウェル領域１４５の上方に設けられている。
エミッタ電極５２およびゲート金属層５０は、金属を含む材料で形成される。例えば、エミッタ電極５２の少なくとも一部の領域は、アルミニウム、アルミニウム‐シリコン合金、またはアルミニウム‐シリコン－銅合金で形成されてよい。エミッタ電極５２は、アルミニウム等で形成された領域の下層にチタンやチタン化合物等で形成されたバリアメタルを有してよい。エミッタ電極５２およびゲート金属層５０は、互いに分離して設けられる。
エミッタ電極５２およびゲート金属層５０は、層間絶縁膜３８を挟んで、半導体基板１０の上方に設けられる。層間絶縁膜３８は、図１Ａでは省略されている。層間絶縁膜３８には、コンタクトホール５４、コンタクトホール５５およびコンタクトホール５６が貫通して設けられている。
コンタクトホール５５は、ゲート金属層５０とトランジスタ部７０内のゲート導電部とを接続する。コンタクトホール５５の内部には、タングステン等で形成されたプラグが形成されてもよい。コンタクトホール５６は、エミッタ電極５２とダミートレンチ部３０内のダミー導電部とを接続する。コンタクトホール５６の内部には、タングステン等で形成されたプラグが形成されてもよい。
接続部２５は、エミッタ電極５２またはゲート金属層５０等のおもて面電極と、トレンチ部の内部に形成された導電部とを電気的に接続する。一例において、接続部２５は、ゲート金属層５０とゲート導電部との間に設けられる。接続部２５は、エミッタ電極５２とダミー導電部との間にも設けられている。接続部２５は、不純物がドープされたポリシリコン等の導電性の材料を含む。本例の接続部２５は、Ｎ型の不純物がドープされたポリシリコン（Ｎ＋）である。接続部２５は、酸化膜等の絶縁膜等を介して、半導体基板１０のおもて面の上方に設けられる。
ゲートトレンチ部４０は、所定の配列方向（本例ではＸ軸方向）に沿って所定の間隔で配列される。本例のゲートトレンチ部４０は、半導体基板１０のおもて面に平行であって配列方向と垂直な延伸方向（本例ではＹ軸方向）に沿って延伸する２つの延伸部分４１と、２つの延伸部分４１を接続する接続部分４３を有してよい。ゲートトレンチ部４０は、ゲート電位に設定されている。
接続部分４３は、少なくとも一部が曲線状に形成されることが好ましい。ゲートトレンチ部４０の２つの延伸部分４１の端部を接続することで、延伸部分４１の端部における電界集中を緩和できる。ゲートトレンチ部４０の接続部分４３において、ゲート金属層５０がゲート導電部と接続されてよい。
ダミートレンチ部３０は、エミッタ電極５２と電気的に接続されたトレンチ部である。ダミートレンチ部３０は、ゲートトレンチ部４０と同様に、所定の配列方向（本例ではＸ軸方向）に沿って所定の間隔で配列される。本例のダミートレンチ部３０は、ゲートトレンチ部４０と同様に、半導体基板１０のおもて面においてＵ字形状を有してよい。即ち、ダミートレンチ部３０は、延伸方向に沿って延伸する２つの延伸部分３１と、２つの延伸部分３１を接続する接続部分３３を有してよい。
本例のトランジスタ部７０は、２つのゲートトレンチ部４０と３つのダミートレンチ部３０を繰り返し配列させた構造を有する。即ち、本例のトランジスタ部７０は、２：３の比率でゲートトレンチ部４０とダミートレンチ部３０を有している。例えば、トランジスタ部７０は、２本の延伸部分４１の間に１本の延伸部分３１を有する。また、トランジスタ部７０は、ゲートトレンチ部４０と隣接して、２本の延伸部分３１を有している。
但し、ゲートトレンチ部４０とダミートレンチ部３０の比率は本例に限定されない。ゲートトレンチ部４０とダミートレンチ部３０の比率は、１：１であってもよく、２：４であってもよい。また、トランジスタ部７０においてダミートレンチ部３０を設けず、全てゲートトレンチ部４０としたいわゆるフルゲートトレンチ構造（オールゲートトレンチ構造）としてもよい。
ウェル領域１４５は、後述するドリフト領域１８よりも半導体基板１０のおもて面側に設けられた第２導電型の領域である。ウェル領域１４５は、半導体装置１００のエッジ側に設けられるウェル領域の一例である。ウェル領域１４５は、一例としてＰ＋型である。ウェル領域１４５は、ゲート金属層５０が設けられる側の活性領域の端部から、予め定められた範囲で形成される。ウェル領域１４５の拡散深さは、ゲートトレンチ部４０およびダミートレンチ部３０の深さよりも深くてよい。ゲートトレンチ部４０およびダミートレンチ部３０の、ゲート金属層５０側の一部の領域は、ウェル領域１４５に形成される。ゲートトレンチ部４０およびダミートレンチ部３０の延伸方向の端の底は、ウェル領域１４５に覆われてよい。ウェル領域１４５は、ウェル領域１１５およびウェル領域１２５と同時に形成されてよい。ウェル領域１１５、ウェル領域１２５、ウェル領域１３５およびウェル領域１４５の拡散深さは同じ、または実質的に同じであってよい。ウェル領域１４５は、上面視でゲート金属層５０を覆うように設けられてよい。ウェル領域１４５は、トランジスタ部７０またはダイオード部８０よりも外周側の、外周部１０４に近い位置でエミッタ電極５２と電気的に接続してよい。
コンタクトホール５４は、層間絶縁膜３８を開口して半導体基板１０のおもて面２１を露出した部分である。コンタクトホール５４は、トランジスタ部７０において、エミッタ領域１２およびコンタクト領域１５の各領域の上方に形成される。コンタクトホール５４を介して、エミッタ領域１２またはコンタクト領域１５はエミッタ電極５２と接触し、電気的に接続する。
ダイオード部８０において、コンタクトホール５４はベース領域１４の上方に設けられる。ダイオード部８０におけるベース領域１４は、コンタクトホール５４を介してエミッタ電極５２と接してよい。コンタクトホール５４が形成されたおもて面２１において、ベース領域１４とエミッタ電極５２との間に、コンタクト抵抗を低減するために、ベース領域１４と同じ導電型の高濃度層を備えてもよい。
境界部９０において、コンタクトホール５４はコンタクト領域１５の上方に設けられる。コンタクトホール５４は、Ｙ軸方向両端に設けられたウェル領域１４５の上方には設けられていなくてよい。このように、層間絶縁膜３８には、１又は複数のコンタクトホール５４が形成されている。１又は複数のコンタクトホール５４は、延伸方向に延伸して設けられてよい。
境界部９０は、トランジスタ部７０に設けられ、ダイオード部８０と隣接する領域である。境界部９０は、コンタクト領域１５を有してよい。本例の境界部９０は、エミッタ領域１２を有さない。一例において、境界部９０のトレンチ部は、ダミートレンチ部３０である。本例の境界部９０は、Ｘ軸方向における両端がダミートレンチ部３０となるように配置されている。
メサ部７１、メサ部９１およびメサ部８１は、半導体基板１０のおもて面と平行な面内において、トレンチ部に隣接して設けられたメサ部である。メサ部とは、隣り合う２つのトレンチ部に挟まれた半導体基板１０の部分であって、半導体基板１０のおもて面から、各トレンチ部の最も深い底部の深さまでの部分であってよい。各トレンチ部の延伸部分を１つのトレンチ部としてよい。即ち、２つの延伸部分に挟まれる領域をメサ部としてよい。
メサ部７１は、トランジスタ部７０において、ダミートレンチ部３０またはゲートトレンチ部４０の少なくとも１つに隣接して設けられる。メサ部７１は、半導体基板１０のおもて面において、エミッタ領域１２と、ベース領域１４と、コンタクト領域１５と、ウェル領域１４５とを有してよい。メサ部７１では、エミッタ領域１２およびコンタクト領域１５が延伸方向において交互に設けられてよい。
メサ部９１は、境界部９０に設けられている。メサ部９１は、半導体基板１０のおもて面において、コンタクト領域１５またはウェル領域１４５を有してよい。
メサ部８１は、ダイオード部８０において、隣り合うダミートレンチ部３０に挟まれた領域に設けられる。メサ部８１は、半導体基板１０のおもて面において、ベース領域１４と、コンタクト領域１５または、ウェル領域１４５を有してよい。
ベース領域１４は、トランジスタ部７０およびダイオード部８０において、半導体基板１０のおもて面側に設けられた第２導電型の領域である。ベース領域１４は、一例としてＰ－型である。ベース領域１４は、半導体基板１０のおもて面において、メサ部７１およびメサ部９１のＹ軸方向における両端部に設けられてよい。なお、図１Ａは、当該ベース領域１４のＹ軸方向の一方の端部のみを示している。ベース領域１４は、ウェル領域１４５よりもドーピング濃度が低くてよい。
エミッタ領域１２は、ドリフト領域１８よりもドーピング濃度の高い第１導電型の領域である。本例のエミッタ領域１２は、一例としてＮ＋型である。エミッタ領域１２のドーパントの一例はヒ素（Ａｓ）である。エミッタ領域１２は、メサ部７１のおもて面において、ゲートトレンチ部４０と接して設けられる。エミッタ領域１２は、メサ部７１を挟んだ２本のトレンチ部の一方から他方まで、Ｘ軸方向に延伸して設けられてよい。エミッタ領域１２は、コンタクトホール５４の下方にも設けられている。
また、エミッタ領域１２は、ダミートレンチ部３０と接してもよいし、接しなくてもよい。本例のエミッタ領域１２は、ダミートレンチ部３０と接している。エミッタ領域１２は、境界部９０のメサ部９１には設けられなくてよい。
コンタクト領域１５は、ベース領域１４よりもドーピング濃度の高い第２導電型の領域である。本例のコンタクト領域１５は、一例としてＰ＋型である。コンタクト領域１５の深さ方向の厚さは、ベース領域１４の深さ方向の厚さよりも薄くてよい。本例のコンタクト領域１５は、メサ部７１およびメサ部９１のおもて面に設けられている。コンタクト領域１５は、メサ部７１またはメサ部９１を挟んだ２本のトレンチ部の一方から他方まで、Ｘ軸方向に設けられてよい。コンタクト領域１５は、ゲートトレンチ部４０と接してもよいし、接しなくてもよい。また、コンタクト領域１５は、ダミートレンチ部３０と接してもよいし、接しなくてもよい。本例においては、コンタクト領域１５が、ダミートレンチ部３０およびゲートトレンチ部４０と接する。コンタクト領域１５は、コンタクトホール５４の下方にも設けられている。なお、コンタクト領域１５は、メサ部８１にも設けられてよい。
トレンチ長さＬｔは、複数のトレンチ部の延伸方向における長さである。本例のトレンチ長さＬｔは、トレンチ部のＹ軸方向の正側に設けられたゲート金属層５０と、トレンチ部のＹ軸方向の負側に設けられたゲート金属層５０との間の距離に対応する。トレンチ長さＬｔは、２０００μｍ以上であってよく、３０００μｍ以上であってよく、４０００μｍ以上であってよく、４６００μｍ以上であってよく、６０００μｍ以上であってよい。また、トレンチ長さＬｔは、５００００μｍ以下であってよく、３００００μｍ以下であってよく、２００００μｍ以下であってよい。
図１Ｃは、図１Ｂにおけるａ－ａ'断面の一例を示す図である。ａ－ａ'断面は、トランジスタ部７０において、エミッタ領域１２を通過するＸＺ面である。本例の半導体装置１００は、ａ－ａ'断面において、半導体基板１０、層間絶縁膜３８、エミッタ電極５２およびコレクタ電極２４を有する。エミッタ電極５２は、半導体基板１０および層間絶縁膜３８の上方に形成される。
ドリフト領域１８は、半導体基板１０に設けられた第１導電型の領域である。本例のドリフト領域１８は、一例としてＮ－型である。ドリフト領域１８は、半導体基板１０において他のドーピング領域が形成されずに残存した領域であってよい。即ち、ドリフト領域１８のドーピング濃度は半導体基板１０のドーピング濃度であってよい。
バッファ領域２０は、ドリフト領域１８の下方に設けられた第１導電型の領域である。本例のバッファ領域２０は、一例としてＮ型である。バッファ領域２０のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。バッファ領域２０は、ベース領域１４の裏面側から広がる空乏層が、第２導電型のコレクタ領域２２および第１導電型のカソード領域８２に到達することを防ぐフィールドストップ層として機能してよい。
コレクタ領域２２は、トランジスタ部７０において、バッファ領域２０の下方に設けられる。カソード領域８２は、ダイオード部８０において、バッファ領域２０の下方に設けられる。コレクタ領域２２とカソード領域８２との境界は、トランジスタ部７０とダイオード部８０との境界としてよい。
コレクタ電極２４は、半導体基板１０の裏面２３に形成される。コレクタ電極２４は、金属等の導電材料で形成される。
ベース領域１４は、メサ部７１、メサ部９１およびメサ部８１において、ドリフト領域１８の上方に設けられる第２導電型の領域である。ベース領域１４は、ゲートトレンチ部４０に接して設けられてよい。ベース領域１４は、ダミートレンチ部３０に接して設けられてよい。
エミッタ領域１２は、メサ部７１において、ベース領域１４とおもて面２１との間に設けられる。エミッタ領域１２は、ゲートトレンチ部４０と接して設けられてよい。エミッタ領域１２は、ダミートレンチ部３０と接してもよいし、接しなくてもよい。なお、エミッタ領域１２は、メサ部９１に設けられなくてよい。
コンタクト領域１５は、メサ部９１において、ベース領域１４の上方に設けられる。コンタクト領域１５は、メサ部９１において、ダミートレンチ部３０に接して設けられる。他の断面において、コンタクト領域１５は、メサ部７１のおもて面２１に設けられてよい。
蓄積領域１６は、ドリフト領域１８よりも半導体基板１０のおもて面２１側に設けられる第１導電型の領域である。本例の蓄積領域１６は、一例としてＮ＋型である。蓄積領域１６のドナー濃度は、ドリフト領域１８のドナー濃度よりも大きい。蓄積領域１６は、トランジスタ部７０およびダイオード部８０に設けられる。本例の蓄積領域１６は、境界部９０にも設けられている。これにより、半導体装置１００は、蓄積領域１６のマスクずれを回避できる。
また、蓄積領域１６は、ゲートトレンチ部４０に接して設けられる。蓄積領域１６は、ダミートレンチ部３０に接してもよいし、接しなくてもよい。蓄積領域１６のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。蓄積領域１６を設けることで、キャリア注入促進効果（ＩＥ効果）を高めて、トランジスタ部７０のオン電圧を低減できる。
１つ以上のゲートトレンチ部４０および１つ以上のダミートレンチ部３０は、おもて面２１に設けられる。各トレンチ部は、おもて面２１からドリフト領域１８まで設けられる。エミッタ領域１２、ベース領域１４、コンタクト領域１５および蓄積領域１６の少なくともいずれかが設けられる領域においては、各トレンチ部はこれらの領域も貫通して、ドリフト領域１８に到達する。トレンチ部がドーピング領域を貫通するとは、ドーピング領域を形成してからトレンチ部を形成する順序で製造したものに限定されない。トレンチ部を形成した後に、トレンチ部の間にドーピング領域を形成したものも、トレンチ部がドーピング領域を貫通しているものに含まれる。
ゲートトレンチ部４０は、おもて面２１に形成されたゲートトレンチ、ゲート絶縁膜４２およびゲート導電部４４を有する。ゲート絶縁膜４２は、ゲートトレンチの内壁を覆って形成される。ゲート絶縁膜４２は、ゲートトレンチの内壁の半導体を酸化または窒化して形成してよい。ゲート導電部４４は、ゲートトレンチの内部においてゲート絶縁膜４２よりも内側に形成される。ゲート絶縁膜４２は、ゲート導電部４４と半導体基板１０とを絶縁する。ゲート導電部４４は、ポリシリコン等の導電材料で形成される。ゲートトレンチ部４０は、おもて面２１において層間絶縁膜３８により覆われる。
ゲート導電部４４は、半導体基板１０の深さ方向において、ゲート絶縁膜４２を挟んでメサ部７１側で隣接するベース領域１４と対向する領域を含む。ゲート導電部４４に所定の電圧が印加されると、ベース領域１４のうちゲートトレンチに接する界面の表層に、電子の反転層によるチャネルが形成される。
ゲートトレンチ部４０の幅は、０．５μｍより大きくてよく、２．０μｍより小さくてよい。本例のゲートトレンチ部４０の幅は、１．０μｍである。ゲート絶縁膜４２の厚さは、０．０５μｍより厚くてよく、０．２μｍより薄くてよい。本例のゲート絶縁膜４２の厚さは、０．１μｍである。
ゲート導電部４４の幅Ｗｇは、ゲートトレンチ部４０の幅からゲート絶縁膜４２の厚さ（即ち、ゲート絶縁膜４２の二層分）を引けばよい。ゲートトレンチ部４０の幅は、深さ方向に一定であってよく、増加してよく、減少してよい。ゲート導電部４４の幅Ｗｇは、ベース領域１４においてドーピング濃度がピークとなる深さと同じ深さ位置における、ゲート導電部４４の幅としてよい。または、ゲート導電部４４の幅Ｗｇは、ベース領域１４がエミッタ領域１２と接する深さ、即ちｐｎ接合深さにおけるゲート導電部４４の幅としてよい。
ダミートレンチ部３０は、ゲートトレンチ部４０と同一の構造を有してよい。ダミートレンチ部３０は、おもて面２１側に形成されたダミートレンチ、ダミー絶縁膜３２およびダミー導電部３４を有する。ダミー絶縁膜３２は、ダミートレンチの内壁を覆って形成される。ダミー導電部３４は、ダミートレンチの内部に形成され、且つ、ダミー絶縁膜３２よりも内側に形成される。ダミー絶縁膜３２は、ダミー導電部３４と半導体基板１０とを絶縁する。ダミートレンチ部３０は、おもて面２１において層間絶縁膜３８により覆われる。
層間絶縁膜３８は、おもて面２１に設けられている。層間絶縁膜３８の上方には、エミッタ電極５２が設けられている。層間絶縁膜３８には、エミッタ電極５２と半導体基板１０とを電気的に接続するための１又は複数のコンタクトホール５４が設けられている。コンタクトホール５５およびコンタクトホール５６も同様に、層間絶縁膜３８を貫通して設けられてよい。
ライフタイム制御領域１３０は、ダイオード部８０において半導体基板１０のおもて面２１側に設けられてよい。半導体基板１０のおもて面２１側とは、半導体基板１０の深さ方向における中央よりもおもて面２１側の領域を指してよい。また、半導体基板１０の異なる深さ位置にライフタイム制御領域が設けられている場合、最もおもて面２１側のライフタイム制御領域を、ライフタイム制御領域１３０としてもよい。
ライフタイム制御領域１３０は、半導体基板１０の内部に不純物を注入すること等により意図的にライフタイムキラーを導入した領域であってよい。意図的にライフタイムキラーを導入した領域の電子または正孔のキャリアのライフタイムの値は、意図的にライフタイムキラーを導入していない領域のキャリアのライフタイムよりも小さい。ライフタイムキラーは、キャリアの再結合中心であって、格子欠陥であってよく、空孔、複空孔、空孔等により形成されたダングリングボンド、これらと半導体基板１０を構成する元素との複合欠陥または転位であってよい。また、ライフタイムキラーは、ヘリウム、ネオンなどの希ガス元素または水素元素などでよく、白金または金などの遷移金属であってもよい。
ダイオード部８０にライフタイム制御領域１３０を設けることで、ダイオード部８０におけるキャリアライフタイムを調整して、逆回復時における損失を低減できる。なお、ライフタイム制御領域１３０は、電子線照射によって形成されてもよい。電子線照射の場合、透過力が強いため、半導体基板１０のおもて面２１から照射の場合も、裏面２３から照射の場合も、おもて面２１から裏面２３にわたってライフタイムキラーは略一様の分布となる。しかし、おもて面２１側の任意の位置をライフタイム制御領域１３０と考えれば、他のライフタイムキラーと同様の議論が成り立つ。
本例のライフタイム制御領域１３０は、境界部９０にも設けられる。これにより、ダイオード部８０の逆回復時に、トランジスタ部７０のベース領域１４から、ダイオード部８０のカソード領域８２に正孔が流れるのを抑制でき、逆回復損失を低減できる。なお、ライフタイム制御領域１３０は、境界部９０の途中で終端し、境界部９０の全体に設けられなくてもよい。
図１Ｄは、半導体装置１００の上面のレイアウトを説明するための図である。図１Ｄでは、半導体装置１００の構造を説明するために、一部の構成が省略されている。
中央仮想線ＶＬは、第１外周辺１５１と直交し、第１外周辺１５１の中央を通る。本例の中央仮想線ＶＬは、半導体基板１０のＹ軸方向の中央を通り、Ｘ軸方向に延伸する仮想線である。距離Ｈａは、中央仮想線ＶＬと直交する方向における半導体基板１０の長さであり、第１外周辺１５１および第２外周辺１５２の長さに対応する。距離Ｈｂは、中央仮想線ＶＬと平行な方向における半導体基板１０の長さである。本例の距離Ｈｂは、距離Ｈａよりも長いが、距離Ｈａと同じであってよく、距離Ｈａよりも短くてもよい。距離Ｈｃは、中央仮想線ＶＬと直交する方向における、中央仮想線ＶＬから半導体基板１０の外周端１５０までの距離である。即ち、距離Ｈｃは、距離Ｈａの半分の長さである。
ウェル領域１１５は、角部１１１ａおよび角部１１１ｂの２つの角部を含む。角部１１１ａおよび角部１１１ｂは、中央仮想線ＶＬを挟んで互いに反対の領域に設けられている。中央仮想線ＶＬから遠い方の角部を角部１１１ａとして、中央仮想線ＶＬから近い方の角部を角部１１１ｂとしている。
距離Ｌ１ａは、中央仮想線ＶＬから角部１１１ａまでの延伸方向における距離である。本例の距離Ｌ１ａは、非対称に設けられたウェル領域１１５において、中央仮想線ＶＬから離れた方の角部１１１ａまでの距離である。距離Ｌ１ｂは、中央仮想線ＶＬから角部１１１ｂまでの延伸方向における距離である。距離Ｌ１ａは、距離Ｌ１ｂと同一であってもよいし、異なっていてもよい。本例の距離Ｌ１ａは、距離Ｌ１ｂよりも大きい。即ち、本例のウェル領域１１５は、中央仮想線ＶＬに対して非対称に設けられている。距離Ｌ１ａは、距離Ｈｃの３０％以上であってもよく、４０％以上であってもよい。距離Ｌ１ａは、距離Ｈｃの９０％以下であってよく、８０％以下であってよい。
ウェル領域１２５は、角部１２１ａおよび角部１２１ｂの２つの角部を含む。延伸方向において、角部１１１ａが設けられた側の角部を角部１２１ａとして、角部１１１ｂが設けられた側の角部を角部１２１ｂとする。即ち、角部１２１ｂは、中央仮想線ＶＬを挟んで、角部１２１ａと反対側に設けられている。なお、図１Ｄでは角部１１１ａ、角部１１１ｂ、角部１２１ａおよび角部１２１ｂを直角に記載しているが、角部の先端は曲線状であってよい。あるいは、角部の先端の角を落として多角形状にしても構わない。これにより角部における電界強度の増加を抑えることができる。ウェル領域１２５の他の角部についても同様であってよい。本例以降の角部１１１についても、同様である。
距離Ｌ２ａは、中央仮想線ＶＬから角部１２１ａまでの延伸方向における距離である。距離Ｌ２ｂは、中央仮想線ＶＬから角部１２１ｂまでの延伸方向における距離である。本例の距離Ｌ２ａは、距離Ｌ２ｂと等しい。即ち、ウェル領域１２５は、中央仮想線ＶＬに対して対称に設けられている。距離Ｌ１ａは、距離Ｌ２ａより長くてよく、短くてもよい。
最短距離Ｒ１ａは、上面視における、ウェル領域１１５と、トレンチ中央位置ＴＰとの間の最短距離である。トレンチ中央位置ＴＰは、複数のトレンチ部のトレンチ長さＬｔの中央位置である。最短距離Ｒ１ａは、角部１１１ａとトレンチ中央位置ＴＰとの最短距離であってよい。距離Ｌ１ａを大きくすると、最短距離Ｒ１ａが短くなり、角部１１１ａがトレンチ中央位置ＴＰに近づく。最短距離Ｒ１ａは、１０００μｍ以上であってよく、１５００μｍ以上であってよく、２０００μｍ以上であってよい。
トレンチ長さＬｔを大きくすることにより、ゲートの遅延によってトレンチ中央位置ＴＰ付近でカレント・フィラメントが発生しやすくなる。一方、トレンチ長さＬｔが長くなる程、動作面積を大きくすることができ、大電流を制御できる。そこで、最短距離Ｒ１ａを適切な範囲に設定することにより、長いトレンチ長さＬｔでも素子破壊を回避することができる。
ゲート導電部の幅Ｗｇも考慮して、トレンチ長さＬｔを幅Ｗｇで割った比を、導電部形状比αとする。導電部形状比αが大きい程、動作面積を大きくすることができ、大電流を制御できる。導電部形状比αは、１０００以上であってよく、３０００以上であってよく、５０００以上であってよく、６０００以上であってよい。導電部形状比αは、１×１０６以下であってよく、３×１０５以下であってよく、１×１０５以下であってよく、５００００以下であってよい。これらの範囲の導電部形状比αであれば、トレンチ長さＬｔは上記範囲であってよく、範囲外であってもよい。配列方向におけるメサ幅はゲートトレンチ部４０の配列方向の幅より小さくてよい。なお、導電部形状比αは、電流特性に加えて、ゲートの充放電に生じる遅延時間を総合的に考慮して決定されてよい。本例の半導体装置１００では、最短距離Ｒ１ａを適切に設定することにより、長いトレンチ長さＬｔでも素子破壊を回避することができるので、より広い範囲の導電部形状比αを採用することができる。なお、導電部形状比αの値は、本例で開示される最短距離Ｒ１ａ、最短距離Ｒ１ｂ、最短距離Ｒ２ａおよび最短距離Ｒ２ｂのいずれの値とも組み合わせて用いられてもよい。
最短距離Ｒ１ｂは、ウェル領域１１５と、延伸方向においてウェル領域１１５と隣接する活性部１０２のトレンチ中央位置ＴＰとの間の最短距離である。本例の最短距離Ｒ１ｂは、最短距離Ｒ１ａよりも長い。最短距離Ｒ１ｂは、１０００μｍ以上であってよく、１５００μｍ以上であってよく、２０００μｍ以上であってよい。
最短距離Ｒ２ａは、上面視における、ウェル領域１２５と、延伸方向においてウェル領域１２５と隣接する活性部１０２のトレンチ中央位置ＴＰとの間の最短距離である。最短距離Ｒ２ａは、角部１２１ａとトレンチ中央位置ＴＰとの最短距離であってよい。最短距離Ｒ２ａは、１０００μｍ以上であってよく、１５００μｍ以上であってよく、２０００μｍ以上であってよい。
最短距離Ｒ２ｂは、ウェル領域１２５と、延伸方向においてウェル領域１２５と隣接する活性部１０２のトレンチ中央位置ＴＰとの間の最短距離である。本例の最短距離Ｒ２ｂは、最短距離Ｒ２ａよりも長い。最短距離Ｒ２ｂは、１０００μｍ以上であってよく、１５００μｍ以上であってよく、２０００μｍ以上であってよい。
Ｐ型のウェル領域の近傍において電流集中が発生すると、ウェル領域に電流が流れ込んで素子が破壊される場合がある。ターンオフ動作時にゲート信号のアンバランスが発生すると、トレンチの中央部に電流が集中してカレント・フィラメントが発生する。電界の強いＰ型のウェル領域にカレント・フィラメントが流れ込むと、酸化膜に電界がかかり、絶縁破壊が発生して、コレクタとエミッタとの間が短絡して素子が破壊される場合がある。
本例の半導体装置１００は、最短距離Ｒ１ａおよび最短距離Ｒ２ａを１５００μｍ以上とすることにより、Ｐ型のウェル領域へのカレント・フィラメントの流入を抑制することができる。これにより、Ｐ型のウェル領域の近傍の素子破壊を回避できるので、ターンオフ耐量を向上することができる。
図２Ａは、半導体装置１００の上面の拡大図を示す。本例では、図１Ａの領域Ｂの拡大図が示されている。本例の角部１１１は、上面視において、トランジスタ部７０に位置する。トランジスタ部７０に位置するとは、角部１１１がゲートトレンチ部４０で挟まれたメサ部７１に設けられていることを指してよい。ウェル領域１１５の上方には、ゲートトレンチ部４０が設けられてよい。本例の角部１１１は、トランジスタ部７０のベース領域１４と隣接している。ゲートトレンチ部４０は、ゲート金属層５０まで延伸して設けられる。ゲート金属層５０は、ウェル領域１１５の外周に沿って設けられているが、これに限定されない。
図２Ｂは、半導体装置１００の上面の拡大図を示す。本例の半導体装置１００は、角部１１１がダミートレンチ領域１７２に設けられる場合の一例である。
ダミートレンチ領域１７２は、複数のトレンチ部がエミッタ電位に設定された領域である。本例のダミートレンチ領域１７２は、エミッタ電位に設定されたダミートレンチ部３０を備える。本例のダミートレンチ領域１７２は、エミッタ領域１２とコンタクト領域１５が交互に配列されたメサ部７１を備える。ダミートレンチ領域１７２には、エミッタ領域１２が設けられてもよいし、エミッタ領域１２が設けられなくてもよい。ダミートレンチ領域１７２は、ゲートトレンチ部４０によって電流をオンオフしないので、主電流が流れない。よって、ダミートレンチ領域１７２は、おもて面２１における主電流の集中が少ない。
角部１１１は、上面視において、ダミートレンチ領域１７２に位置する。角部１１１がダミートレンチ領域１７２に位置するとは、角部１１１に最も近いトレンチ部がダミートレンチ部３０であることを指してよい。また、角部１１１がダミートレンチ領域１７２に位置するとは、角部１１１とゲートトレンチ部４０との間に、少なくとも１つのダミートレンチ部３０が設けられていることを指してもよい。本例の角部１１１は、隣接する２本のダミートレンチ部３０の間において、ベース領域１４と隣接して設けられる。
本例の半導体装置１００は、角部１１１の近傍をダミートレンチ領域１７２で覆うことにより、角部１１１の近傍における電流集中を抑制できる。
図２Ｃは、半導体装置１００の上面の拡大図を示す。本例の半導体装置１００は、角部１１１がダイオード部８０に設けられる場合の一例である。ダミートレンチ部３０は、ウェル領域１１５の内側まで延伸して設けられる。即ち、ダミートレンチ部３０のＹ軸方向の負側の端部は、ウェル領域１１５内に位置している。
角部１１１は、上面視において、ダイオード部８０に位置している。本例の角部１１１は、隣接する２本のダミートレンチ部３０の間において、ベース領域１４と隣接して設けられる。本例の半導体装置１００は、角部１１１の近傍をダイオード部８０で覆うことにより、角部１１１の近傍における電流集中を抑制できる。
図２Ｄは、切欠部１１８を備える半導体装置１００の構成の一例を示す。本例の切欠部１１８は、ウェル領域１１５に設けられている。本例の角部１１１は、上面視において、トランジスタ部７０に位置する。
切欠部１１８は、上面視において、ウェル領域１１５の角の一部が切り取られた領域である。本例の切欠部１１８は、ウェル領域１１５の角が円弧上に切り取られた形状を有するが、切欠部１１８の形状は本例に限られない。ウェル領域１１５が切欠部１１８を有する場合、切欠部１１８の円弧上の最も外側に張り出した位置を角部１１１としてよい。切欠部１１８を設けることにより、ウェル領域１１５とトレンチ中央位置ＴＰとの距離を大きくすることができる。これにより、半導体装置１００の破壊をさらに回避しやすくなる。
切り欠き長さＮ１は、ウェル領域１１５において切欠部１１８が形成された領域の端部を結んだ距離である。切り欠き長さＮ１は、１０μｍ以上でよく、３０μｍ以上でよく、５０μｍ以上でよく、１００μｍ以上であってよい。切り欠き長さＮ１は、１０００μｍ以下でよく、５００μｍ以下であってよく、２００μｍ以下であってよい。一例において、切り欠き長さＮ１は、１００μｍである。切り欠き長さＮ１を大きくすることにより、角部１１１近傍の電界強度の増加を抑える。これにより、カレント・フィラメントによるアバランシェ降伏の増強を抑えることができる。切欠部１１８の曲率半径は、１０μｍ以上でよく、２０μｍ以上でよく、５０μｍ以上でよく、１００μｍ以上であってよい。切欠部１１８の曲率半径は、１０００μｍ以下でよく、５００μｍ以下でよく、２００μｍ以下であってよい。
図２Ｅは、切欠部１１８を備える半導体装置１００の構成の一例を示す。本例の切欠部１１８は、ウェル領域１１５に設けられている。本例の角部１１１は、上面視において、ダイオード部８０に位置する。切欠部１１８の形状は、図２Ｄの実施例と同様であってよい。本例の切欠部１１８は、ダイオード部８０に位置するので、さらにウェル領域１１５とトレンチ中央位置ＴＰとの距離を大きくしやすくなり、半導体装置１００の破壊を回避しやすくなる。
なお、図２Ａ～図２Ｅにおいては、ウェル領域１１５の角部１１１の近傍の構造について説明したが、ウェル領域１２５の角部１２１についても同様の構造が設けられてよい。即ち、角部１２１は、トランジスタ部７０に位置してもよいし、ダミートレンチ領域１７２に位置してもよいし、ダイオード部８０に位置してもよい。また、図２Ａ～図２Ｅの角部１１１は、角部１１１ａと角部１１１ｂのいずれであってもよい。
図３は、保護膜１８０が設けられた半導体装置１００の上面図の一例である。本例の半導体装置１００は、無効領域１７０を備える。
無効領域１７０は、トランジスタ部７０として機能しない領域である。無効領域１７０は、ダミートレンチ領域１７２またはダイオード部８０であってよい。無効領域１７０を角部１１１の周囲に設けることにより、ウェル領域１１５へのカレント・フィラメントの流入を抑制することができる。本例の無効領域１７０は、角部１２１の周囲にも設けられ、ウェル領域１２５へのカレント・フィラメントの流入を抑制することができる。
保護膜１８０は、半導体基板１０の上方に設けられる。例えば、保護膜１８０は、ポリイミドなどの絶縁性の保護膜である。保護膜１８０は、パッド上のはんだが他のパッド等に流れるのを防止する。保護膜１８０は、上面視において、トランジスタ部７０が形成された領域に設けられる。言い換えると、保護膜１８０は、無効領域１７０を避けて設けられてよい。例えば、保護膜１８０は、上面視において、ダイオード部８０を避けて設けられる。本例では、保護膜１８０が設けられた領域をハッチングで示している。
非保護領域１８５は、上面視において、保護膜１８０が設けられていない領域である。非保護領域１８５においては、エミッタ電極５２などのおもて面電極が露出していてよい。非保護領域１８５には、トランジスタ部７０、ダイオード部８０またはダミートレンチ領域１７２の少なくとも１つが形成されてよい。なお、非保護領域１８５には、ハッチングが付されていない。
ここで、ダイオード部８０のライフタイム制御領域１３０は、保護膜１８０を形成した後に形成される場合がある。しかしながら、ダイオード部８０の上方に保護膜１８０が設けられていると、保護膜１８０によってライフタイム制御領域１３０の深さ方向の位置を制御することが困難になる場合がある。本例の保護膜１８０は、ダイオード部８０を避けて設けられることにより、ライフタイム制御領域１３０の深さ方向の位置を正確に制御することができる。
図４Ａは、実施例に係る半導体装置１００の上面図の一例である。本例の半導体装置１００は、中央仮想線ＶＬに対して対称に設けられたウェル領域１１５を備える点で図１Ａの半導体装置１００と相違する。ウェル領域１１５は、延伸方向において、中央仮想線ＶＬに対して対称に設けられている。これにより、ウェル領域１１５とトレンチ中央位置ＴＰとの最短距離Ｒ１を大きくとることができる。
図４Ｂは、実施例に係る半導体装置１００の上面図の一例である。本例の半導体装置１００は、制御パッドが設けられる位置と、トレンチ部の延伸方向との位置関係が図１Ａの実施例と相違する。
第１制御パッド１１０は、Ｘ軸方向に延伸する第１外周辺１５１から、半導体基板１０の内側に張り出して設けられる。第２制御パッド１２０は、Ｘ軸方向に延伸する第２外周辺１５２から、半導体基板１０の内側に張り出して設けられる。
複数のトレンチ部は、上面視において、延伸方向（Ｙ軸方向）に延伸している。即ち、本例の延伸方向は、上面視において、第１外周辺１５１と直交する。よって、複数のトレンチ部は、第１制御パッド１１０および第２制御パッド１２０の張り出し方向（Ｙ軸方向）と同じ方向に延伸方向を有する。この場合も、角部１１１とトレンチ中央位置ＴＰとの間の最短距離Ｒ１ａが他の実施例と同様の条件を満たすことにより、角部１１１における電流集中を回避することができる。同様に、角部１２１とトレンチ中央位置ＴＰとの間の最短距離Ｒ２ａが他の実施例と同様の条件を満たすことにより、角部１２１における電流集中を回避することができる。
図５は、オフ状態で、角部１１１近傍でアバランシェ降伏が生じるときの、電界強度Ｅ（Ｒ）を示す模式図である。Ｅ（Ｒ）は、角部１１１から距離Ｒ離れた位置における電界強度を示す。Ｒは、図５に記載の方向に限らず、上面視の平面（図のｘ－ｙ平面）における任意の方位であってよい。本例のＲは、トレンチ延伸方向における角部１１１からの距離を示している。角部１１１から十分離れたところでは、電界強度Ｅ（Ｒ）は、ウェル領域の角部１１１の影響によらず、平面接合近似で算出される最大電界強度Ｅｍに収束する。距離Ｒが角部１１１に近づくと、ウェル領域１１５の角部１１１の影響により、式（１）に表すポアソンの式に従い、電界強度は増加する。
Figure 0007396513000001
・・・（１）
ここでｑは電荷素量、ε０は真空の誘電率、εｒは比誘電率、ｐは正孔濃度、ＮＤはドナー濃度である。
Figure 0007396513000002
は電界（ベクトル）で、
Figure 0007396513000003
である。ターンオフの場合、ドリフト領域１８の空乏層内部における電子濃度とアクセプタ濃度は十分小さいため、無視している。即ち、角部１１１の近傍において、上面のｘ－ｙ平面の電界の湾曲により、電界強度Ｅの傾き（ｄｉｖＥ）が増加する。そのため、電界強度Ｅそのものも増加する。よって、Ｅ（Ｒ）は、角部１１１に近づくほど、Ｅｍから増加する。
以上により、電界強度Ｅ（Ｒ）はＲの指数関数に従うと考えられる。角部１１１でピーク電界強度Ｅｐに達すると、電界強度Ｅ（Ｒ）は次式で示される。
Ｅ（Ｒ）＝Ｅｐ×ｅｘｐ（－Ｒ／ΔＲ）＋Ｅｍ ・・・式（２）
Ｅｐは角部１１１におけるピーク電界強度、ΔＲは電界強度が減衰する特徴的長さである。Ｅｐは、一例として臨界電界強度であってよい。本例では、Ｅｐを６Ｅ５（Ｖ／ｃｍ）としている。ΔＲは、一例として２００μｍ～４００μｍ程度である。本例のΔＲは、３００μｍである。ただし、ΔＲはこの範囲に限られない。
ｘ－ｙ平面の電界のゆがみが無い場合、Ｅ（Ｒ）は平面接合近似の値Ｅｍとなる。Ｅｍは、ドリフト層の平均的なドナー濃度をＮ Ｄ０ 、印加電圧をＶとして、ポアソンの式からＥｍが次式で示される。
Ｅｍ＝｛２Ｖ（ｑ／（ε０εｒ）（ｐ＋ＮＤ０）｝０．５ ・・・式（３）
正孔濃度ｐについては、例えばトランジスタ部７０がターンオフする場合を想定し、ここでは定格電流Ｊｒａｔｅ程度の電流が流れている場合を想定している。ターンオフでは電圧が印加されているので、空乏層（即ち、空間電荷領域）内の正孔の速度はｖｓａｔで飽和しているとしてよく、正孔濃度ｐが次の式（４）を満たす。
ｐ＝Ｊｒａｔｅ／（ｑｖｓａｔ） ・・・式（４）
ｖｓａｔは、例えばシリコン中の正孔では８×１０６（ｃｍ／ｓ）である。本例では、ＮＤ０＝５Ｅ１３／ｃｍ３、印加電圧Ｖ＝６００Ｖ、定格電流密度Ｊｒａｔｅ＝５００Ａ／ｃｍ２とし、Ｅｍは２．８３Ｅ５（Ｖ／ｃｍ）である。
図６Ａは、角部１１１から距離Ｒ離れた位置における電界強度Ｅ（Ｒ）の距離Ｒ依存性を示す図である。縦軸は電界強度Ｅ（Ｒ）（Ｖ／ｃｍ）および最大電界強度Ｅｍで規格化した比Ｅ（Ｒ）／Ｅｍを示し、横軸は角部１１１からの距離Ｒ（μｍ）を示す。
電界強度Ｅ（Ｒ）は、距離Ｒが１５００μｍ以上の範囲では、最大電界強度Ｅｍ程度の電界強度を示す。一方、電解強度Ｅ（Ｒ）は、距離Ｒが１５００μｍよりも短くなるにつれて急激に上昇する。距離Ｒが１５００μｍよりも短くなると、電界強度の比Ｅ（Ｒ）／Ｅｍが、１．１以上となる。アバランシェ降伏は臨界的な現象であり、インパクト・イオン化係数は電界強度に強く依存する。そのため、電界強度比Ｅ（Ｒ）／Ｅｍが１．１倍以上になると、インパクト・イオン化係数は２倍以上になり、インパクト・イオン化率が上昇し、アバランシェ降伏が強く発生する。電界強度比Ｅ（Ｒ）／Ｅｍは、距離Ｒが１０００μｍよりも小さい場合に１．１以上となる。即ち、距離Ｒが１０００μｍよりも短い領域では、１０００μｍ以上の領域よりも、アバランシェ降伏が起きやすいといえる。さらに、距離Ｒが１５００μｍ以上の場合に、電界強度比Ｅ（Ｒ）／Ｅｍが１．０１以下となる。即ち、距離Ｒが１５００μｍ以上の領域では、電界の空間的歪み（湾曲）による電界強度の増加は十分小さいといえる。以上により、アバランシェ降伏のインパクト・イオン化率は、距離Ｒが１０００μｍよりも短い領域で高くなる。本例では、角部１１１（Ｒ＝０）で最も高いとしている。
ここで、距離Ｒを、角部１１１からトレンチ中央位置ＴＰまでの最短距離Ｒ１ａに置き換えてよい。即ち、角部１１１からトレンチ中央位置ＴＰまでの最短距離Ｒ１ａは、１０００μｍ以上であってよく、１５００μｍ以上であってよい。なお、本例では、距離Ｒを最短距離Ｒ１ａに置き換えて説明するが、最短距離Ｒ１ｂ、最短距離Ｒ２ａまたは最短距離Ｒ２ｂについても置き換えて説明することもできる。
ターンオフ時にゲート電圧が＋から－にオフすると、電位はゲート金属層５０からゲート導電部４４に伝わる。ゲート導電部４４がポリシリコンの場合、アルミニウム合金等に比べて抵抗率が高い。一方、ＭＯＳゲートの反転層消滅（または生成）には、ＭＯＳキャパシタの充放電が必要である。ＭＯＳキャパシタの充放電には、ゲート絶縁膜４２の厚さで決まる静電容量とゲート導電部４４の抵抗により、遅延時間が生じる。ゲート金属層５０の位置からトレンチ中央位置ＴＰまでの長さが長い程、ゲート導電部４４の抵抗が大きくなる。このため、トレンチ中央位置ＴＰのＭＯＳキャパシタの充電に必要な遅延時間が長くなる。この遅延時間の増加により、トレンチ中央位置ＴＰ近傍のゲートをオフするのが遅くなり、トレンチ中央位置ＴＰにキャリアが集中して、カレント・フィラメントが発生する。一方、ターンオフのときにはドリフト領域１８に空乏層が広がっており、カレント・フィラメントは空乏層の中に存在する。カレント・フィラメントにはキャリア（正孔）が多く残留しているので、空乏層の電界強度の傾きが増加し、電界強度が増加する。さらに、電流密度（特に正孔電流）が大きいので、インパクト・イオン化率も増加させ、アバランシェ降伏が増強される。
トレンチ中央位置ＴＰが角部１１１から１０００μｍよりも短い領域に位置すると、最短距離Ｒ１ａが１０００μｍよりも短くなる。この場合、ターンオフにおいて、トレンチ中央位置ＴＰにおける電界強度Ｅ（Ｒ１ａ）はＥｍの１．１倍よりも高くなる。このため、トレンチ中央位置ＴＰではカレント・フィラメントだけでなく、電界の空間的歪みによっても電界強度が増加する。すると、角部１１１の近傍だけでなく、トレンチ中央位置ＴＰにおいてもインパクト・イオン化率が上昇し、アバランシェ降伏が生じ易くなる。その結果、角部１１１およびトレンチ中央位置ＴＰを含む領域で電流が正帰還を起こし、破壊に至る可能性が高くなる。よって、最短距離Ｒ１ａを１０００μｍよりも長くすることで、トレンチ中央位置ＴＰにおける角部１１１からの距離Ｒを１０００μｍ以上とする。これにより、電界強度Ｅ（Ｒ１ａ）をＥｍの１．１倍よりも小さくし、角部１１１およびトレンチ中央位置ＴＰにおけるアバランシェ降伏の増強を抑えることができ、ターンオフ時の破壊を防ぐことができる。さらに、最短距離Ｒ１ａを１５００μｍ以上としてよい。
また、導電部形状比αが大きいほど、ゲート導電部４４の幅Ｗｇは小さく、トレンチ長さＬｔが長くなるため、ゲート金属層５０の位置からトレンチ中央位置ＴＰまでのゲート導電部４４の抵抗が大きくなる。即ち、トレンチ中央位置ＴＰ近傍におけるゲート導電部４４の充放電に遅延時間が生じ、カレント・フィラメントが発生しやすくなる。よって、上述の導電部形状比αの範囲であって、最短距離Ｒ１ａを１０００μｍ以上とする。これにより、角部１１１およびトレンチ中央位置ＴＰにおけるアバランシェ降伏の増強を抑えることができ、ターンオフ時の破壊を防ぐことができる。最短距離Ｒ１ａは、１５００μｍ以上であってよく、２０００μｍ以上であってよく、３０００μｍ以上であってよく、５０００μｍ以上であってよい。最短距離Ｒ１ａは、２００００μｍ以下であってよく、１５０００μｍ以下であってよく、１００００μｍ以下であってよい。
図６Ｂは、最短距離Ｒ１ａとターンオフ耐量の不良率（％）との関係を示すグラフである。ターンオフ耐量の不良率とは、ターンオフにより半導体装置が破壊する割合である。ターンオフの電流密度および印加電圧はさまざまでよく、一例として上述の条件であってよい。本例では、導電部形状比αが６２５０の場合と、導電部形状比αが８７５０の場合のターンオフ耐量の不良率を示している。
導電部形状比αが６２５０の場合、トレンチ長さＬｔは５０００μｍであり、ゲート導電部４４の幅Ｗｇが０．８μｍである。最短距離Ｒ１ａが５００μｍの場合、ターンオフ耐量の不良率は５０％である。不良率は、最短距離Ｒ１ａが１０００μｍで１４％へ減少し、最短距離Ｒ１ａが１５００μｍで５％、最短距離Ｒ１ａが２０００μｍで２％である。
導電部形状比αが８７５０の場合、トレンチ長さＬｔが７０００μｍであり、ゲート導電部４４の幅Ｗｇが０．８μｍである。最短距離Ｒ１ａが５００μｍの場合にターンオフ耐量の不良率は６２％で、最短距離Ｒ１ａが１０００μｍで２１％へ減少する。さらに最短距離Ｒ１ａが１５００μｍ以上で８％以下まで不良率が大きく減少する。ターンオフ耐量の不良率を３０％より低くできることから、最短距離Ｒ１ａは１０００μｍ以上かそれよりも長くてよく、１５００μｍ以上であってよく、２０００μｍ以上であってよく、３０００μｍ以上であってよく、５０００μｍ以上であってよい。なお、本例では、最短距離Ｒ１ａについて説明したが、最短距離Ｒ１ｂ、最短距離Ｒ２ａまたは最短距離Ｒ２ｂについても同様に説明することができる。
図６Ｃは、定格電圧Ｖｒａｔｅと定格電流密度Ｊｒａｔｅとの関係を示すグラフである。縦軸は定格電流密度Ｊｒａｔｅ（Ａ／ｃｍ２）を示し、横軸は定格電圧（Ｖ）を示す。一例において、半導体装置１００は、図６Ｃの上限Ｐ１および下限Ｐ２で挟まれた領域の定格電圧Ｖｒａｔｅおよび定格電流密度Ｊｒａｔｅを満たすように設計されてよい。
例えば、半導体装置１００は、定格電圧６００（Ｖ）において、４００（Ａ／ｃｍ２）以上、８００（Ａ／ｃｍ２）以下の定格電流密度を満たすように設計されてよい。また、半導体装置１００は、定格電圧１２００（Ｖ）において、３００（Ａ／ｃｍ２）以上、６００（Ａ／ｃｍ２）以下の定格電流密度を満たすように設計されてよい。半導体装置１００は、定格電圧１７００（Ｖ）において、２００（Ａ／ｃｍ２）以上、４００（Ａ／ｃｍ２）以下の定格電流密度を満たすように設計されてよい。
本例の半導体装置１００は、このような特性を実現するためにトレンチ長さＬｔを２０００μｍ以上としたような場合であっても、Ｐ型のウェル領域とトレンチ中央位置ＴＰとの距離を適切に設定することにより、Ｐ型のウェル領域へのカレント・フィラメントの流入による素子破壊を回避することができる。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
請求の範囲、明細書、および図面中において示した装置、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
１０・・・半導体基板、１２・・・エミッタ領域、１４・・・ベース領域、１５・・・コンタクト領域、１６・・・蓄積領域、１８・・・ドリフト領域、２０・・・バッファ領域、２１・・・おもて面、２２・・・コレクタ領域、２３・・・裏面、２４・・・コレクタ電極、２５・・・接続部、３０・・・ダミートレンチ部、３１・・・延伸部分、３２・・・ダミー絶縁膜、３３・・・接続部分、３４・・・ダミー導電部、３８・・・層間絶縁膜、４０・・・ゲートトレンチ部、４１・・・延伸部分、４２・・・ゲート絶縁膜、４３・・・接続部分、４４・・・ゲート導電部、５０・・・ゲート金属層、５２・・・エミッタ電極、５４・・・コンタクトホール、５５・・・コンタクトホール、５６・・・コンタクトホール、７０・・・トランジスタ部、７１・・・メサ部、８０・・・ダイオード部、８１・・・メサ部、８２・・・カソード領域、９０・・・境界部、９１・・・メサ部、９２・・・境界部、１００・・・半導体装置、１０２・・・活性部、１０４・・・外周部、１１０・・・第１制御パッド、１１１・・・角部、１１２・・・アノードパッド、１１４・・・カソードパッド、１１５・・・ウェル領域、１１６・・・センスパッド、１１８・・・切欠部、１２０・・・第２制御パッド、１２１・・・角部、１２２・・・ゲートパッド、１２５・・・ウェル領域、１３０・・・ライフタイム制御領域、１３５・・・ウェル領域、１４０・・・温度センス部、１４２・・・温度センス配線、１４５・・・ウェル領域、１５０・・・外周端、１５１・・・第１外周辺、１５２・・・第２外周辺、１７０・・・無効領域、１７２・・・ダミートレンチ領域、１８０・・・保護膜、１８５・・・非保護領域

Claims (20)

  1. 半導体基板に設けられた活性部と、
    ゲート導電部を有し、前記活性部において、予め定められた延伸方向に延伸して設けられ、予め定められた配列方向に配列された複数のトレンチ部であって、前記延伸方向におけるトレンチ長さに対する、前記ゲート導電部の前記配列方向における幅の導電部形状比が１０００以上である複数のトレンチ部と、
    上面視において、前記半導体基板の予め定められた第１外周辺から前記半導体基板の内側に張り出して設けられた第１制御パッドと、
    前記第１制御パッドの下方に設けられ、上面視において前記第１制御パッドを覆って設けられた第１ウェル領域と
    を備え、
    上面視において、前記第１ウェル領域と、前記複数のトレンチ部の前記延伸方向における長さの中央であるトレンチ中央位置との間の最短距離が１０００μｍ以上、２００００μｍ以下である
    半導体装置。
  2. 前記最短距離は、１５００μｍ以上、２００００μｍ以下である
    請求項１に記載の半導体装置。
  3. 前記最短距離は、２０００μｍ以上、２００００μｍ以下である
    請求項１または２に記載の半導体装置。
  4. 前記複数のトレンチ部の前記導電部形状比は、３０００以上、１×１０６以下である
    請求項１から３のいずれか一項に記載の半導体装置。
  5. 前記複数のトレンチ部は、ゲート電位に設定されたゲートトレンチ部を含み、
    前記ゲートトレンチ部の前記導電部形状比は、５０００以上、３×１０５以下である
    請求項１から４のいずれか一項に記載の半導体装置。
  6. 前記第１制御パッドは、アノードパッド、カソードパッドおよびセンスパッドを含む
    請求項１から４のいずれか一項に記載の半導体装置。
  7. 前記第１ウェル領域は、上面視で矩形を有し、前記第１ウェル領域の３辺が前記活性部と対向して設けられる
    請求項１から６のいずれか一項に記載の半導体装置。
  8. 前記第１ウェル領域は、前記第１外周辺から張り出して設けられた角部を有し、
    前記最短距離は、前記第１ウェル領域の前記角部と、前記トレンチ中央位置との距離である
    請求項１から７のいずれか一項に記載の半導体装置。
  9. 前記第１外周辺と直交し、前記第１外周辺の中央を通る中央仮想線から、前記第１ウェル領域の前記角部までの距離Ｌ１ａは、前記中央仮想線と直交する方向における前記中央仮想線から前記半導体基板の外周端までの長さの４０％以上、９０％以下である
    請求項８に記載の半導体装置。
  10. 前記第１ウェル領域は、前記第１外周辺と直交して前記第１外周辺の中央を通る中央仮想線に対して対称に設けられる
    請求項１から９のいずれか一項に記載の半導体装置。
  11. 前記第１ウェル領域は、前記第１外周辺と直交して前記第１外周辺の中央を通る中央仮想線に対して非対称に設けられる
    請求項１から９のいずれか一項に記載の半導体装置。
  12. 前記第１ウェル領域は、上面視において、角の一部が切り取られた切欠部を備える
    請求項１から１１のいずれか一項に記載の半導体装置。
  13. 上面視において、前記第１外周辺と対向する第２外周辺から前記半導体基板の内側に張り出して設けられた第２制御パッドと、
    前記第２制御パッドの下方に設けられ、上面視において前記第２制御パッドを覆って設けられた第２ウェル領域と
    を備え、
    前記第２ウェル領域は、前記第２外周辺から張り出して設けられた角部を有し、
    前記距離Ｌ１ａは、前記延伸方向における前記中央仮想線から前記第２ウェル領域の角部までの距離Ｌ２ａより長い
    請求項９に記載の半導体装置。
  14. 前記第２制御パッドは、前記複数のトレンチ部をゲート電位に設定するためのゲートパッドを含む
    請求項１３に記載の半導体装置。
  15. 前記活性部は、トランジスタ部およびダイオード部を備え、
    前記第１ウェル領域の角部は、上面視において、前記トランジスタ部に位置する
    請求項１から１４のいずれか一項に記載の半導体装置。
  16. 前記複数のトレンチ部がエミッタ電位に設定されたダミートレンチ領域を備え、
    前記第１ウェル領域の角部は、上面視において、前記ダミートレンチ領域に位置する
    請求項１から１４のいずれか一項に記載の半導体装置。
  17. 前記活性部は、トランジスタ部およびダイオード部を備え、
    前記第１ウェル領域の角部は、上面視において、前記ダイオード部に位置する
    請求項１から１４のいずれか一項に記載の半導体装置。
  18. 前記半導体基板の上方に設けられた保護膜を備え、
    前記ダイオード部は、前記半導体基板のおもて面側にライフタイム制御領域を有し、
    前記保護膜は、上面視において、前記ダイオード部を避けて設けられる
    請求項１７に記載の半導体装置。
  19. 前記延伸方向は、上面視において、前記第１外周辺と平行である
    請求項１から１８のいずれか一項に記載の半導体装置。
  20. 前記延伸方向は、上面視において、前記第１外周辺と直交する
    請求項１から１８のいずれか一項に記載の半導体装置。
JP2022557495A 2020-10-16 2021-10-15 半導体装置 Active JP7396513B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2020174399 2020-10-16
JP2020174399 2020-10-16
PCT/JP2021/038317 WO2022080495A1 (ja) 2020-10-16 2021-10-15 半導体装置

Publications (3)

Publication Number Publication Date
JPWO2022080495A1 JPWO2022080495A1 (ja) 2022-04-21
JPWO2022080495A5 JPWO2022080495A5 (ja) 2022-12-19
JP7396513B2 true JP7396513B2 (ja) 2023-12-12

Family

ID=81208148

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2022557495A Active JP7396513B2 (ja) 2020-10-16 2021-10-15 半導体装置

Country Status (5)

Country Link
US (1) US20230019632A1 (ja)
JP (1) JP7396513B2 (ja)
CN (1) CN115398645A (ja)
DE (1) DE112021000878T5 (ja)
WO (1) WO2022080495A1 (ja)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019161199A (ja) 2017-05-17 2019-09-19 ローム株式会社 半導体装置
JP2019186309A (ja) 2018-04-04 2019-10-24 富士電機株式会社 半導体装置
WO2020162013A1 (ja) 2019-02-07 2020-08-13 富士電機株式会社 半導体装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7206652B2 (ja) 2018-03-30 2023-01-18 富士電機株式会社 半導体装置、半導体パッケージ、半導体モジュール、および半導体回路装置
JP7268330B2 (ja) 2018-11-05 2023-05-08 富士電機株式会社 半導体装置および製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019161199A (ja) 2017-05-17 2019-09-19 ローム株式会社 半導体装置
JP2019186309A (ja) 2018-04-04 2019-10-24 富士電機株式会社 半導体装置
WO2020162013A1 (ja) 2019-02-07 2020-08-13 富士電機株式会社 半導体装置

Also Published As

Publication number Publication date
WO2022080495A1 (ja) 2022-04-21
JPWO2022080495A1 (ja) 2022-04-21
DE112021000878T5 (de) 2022-11-24
CN115398645A (zh) 2022-11-25
US20230019632A1 (en) 2023-01-19

Similar Documents

Publication Publication Date Title
JP6061023B2 (ja) 半導体装置および半導体装置の製造方法
JP7230969B2 (ja) 半導体装置
US11532738B2 (en) Semiconductor device
US20200035817A1 (en) Semiconductor device
JPWO2019111572A1 (ja) 半導体装置
JP7456520B2 (ja) 半導体装置
CN111146197A (zh) 半导体装置及制造方法
JPWO2019098271A1 (ja) 半導体装置
US20200335497A1 (en) Semiconductor device
JP7497744B2 (ja) 半導体装置
JPWO2019116748A1 (ja) 半導体装置およびその製造方法
JP2024019464A (ja) 半導体装置
JP6733829B2 (ja) 半導体装置
JP7384287B2 (ja) 半導体装置
JP7327672B2 (ja) 半導体装置
US20210265340A1 (en) Semiconductor device and method for fabricating semiconductor device
JP7456113B2 (ja) 半導体装置
US20230261095A1 (en) Semiconductor device
WO2022239284A1 (ja) 半導体装置
JP7231065B2 (ja) 半導体装置
JP7396513B2 (ja) 半導体装置
JP7488778B2 (ja) 半導体装置
JP7231064B2 (ja) 半導体装置
US20220328668A1 (en) Semiconductor device
US20220375933A1 (en) Semiconductor device

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220930

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220930

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230606

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230802

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20231031

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20231113

R150 Certificate of patent or registration of utility model

Ref document number: 7396513

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150