JP2022049656A - 半導体装置 - Google Patents

Abstract

【課題】寄生トランジスタの動作を抑制しつつオン抵抗への影響を抑えることができる半導体装置を提供すること。
【解決手段】半導体装置は、終端と、第１領域と、第１領域と終端との間に位置する第２領域とを有する半導体部であって、第１導電型の第１半導体層と、第２導電型の第２半導体層と、第１導電型の第３半導体層と、第２半導体層よりも第２導電型不純物濃度が高い第２導電型の第４半導体層とを有する半導体部と、半導体部内に設けられ、第２半導体層に対向する側面を有するゲート電極と、半導体部上に設けられ、第３半導体層および第４半導体層に接する上部電極とを備える。第２領域における第３半導体層の面積に対する第４半導体層の面積の比率は、第１領域における第３半導体層の面積に対する第４半導体層の面積の比率よりも大きい。
【選択図】図４

Description

実施形態は、半導体装置に関する。

トレンチゲートによりオンオフ動作を制御する縦型構造の半導体装置において、ターンオフ時の寄生トランジスタの動作により、特に装置終端（コーナー部を含む）に近い領域に電流が集中しやすく破壊耐量が低くなりやすい問題がある。トランジスタのベース層と同極性の高濃度のコンタクト層を設けてキャリア排出抵抗を低減させる層を設ける(以降、キャリア抜き(層)と定義する)ことで寄生トランジスタの動作抑制を行うことは有効な抑制手段の一つである。しかし、キャリア抜き領域の比率を高くし過ぎるとオン抵抗の増大を引き起こす。

特許第６６０４５８５号公報

実施形態は、寄生トランジスタの動作を抑制しつつオン抵抗の増大を抑えることができる半導体装置を提供する。

実施形態によれば、半導体装置は、終端と、第１領域と、前記第１領域と前記終端との間に位置する第２領域とを有する半導体部であって、第１導電型の第１半導体層と、前記第１半導体層上に設けられた第２導電型の第２半導体層と、前記第２半導体層上に設けられた第１導電型の第３半導体層と、前記第２半導体層上に設けられ、前記第２半導体層よりも第２導電型不純物濃度が高い第２導電型の第４半導体層とを有する半導体部と、前記半導体部内に設けられ、前記第２半導体層に対向する側面を有するゲート電極と、前記ゲート電極の前記側面と、前記半導体部との間に設けられた絶縁膜と、前記半導体部上に設けられ、前記第３半導体層および前記第４半導体層に接する上部電極と、を備える。前記第２領域における前記第３半導体層の面積に対する前記第４半導体層の面積の比率は、前記第１領域における前記第３半導体層の面積に対する前記第４半導体層の面積の比率よりも大きい。
また、実施形態によれば、半導体装置は、上部電極と、下部電極と、終端と、第１領域と、前記第１領域と前記終端との間に位置する第２領域に設けられ、前記上部電極と前記下部電極との間に位置する第１導電型の第１半導体層と、前記上部電極と前記第１半導体層との間に設けられた第２導電型の第２半導体層と、前記上部電極と前記第２半導体層との間において前記上部電極と接するように設けられ、前記下部電極から前記上部電極へ向かう第１方向と交わる第２方向において複数設けられた前記第１導電型の第３半導体層と、前記上部電極と前記第２半導体層との間において前記上部電極と接するように設けられ、前記第２方向において複数設けられ、且つ前記第２領域における前記第２方向の幅が、前記第１領域における前記第２方向の幅よりも大きくなるように設けられた前記第２導電型の第４半導体層と、前記第２半導体層に対向する側面を有するゲート電極と、前記ゲート電極の前記側面と、前記第２半導体層、前記第３半導体層、前記第４半導体層との間に設けられた絶縁膜と、を備える。

実施形態の半導体装置の一つの構成例を示した模式平面図である。 実施形態の半導体装置の模式断面斜視図である。 実施形態の半導体装置の一つの構成例を示した模式平面図である。 実施形態の半導体装置のコーナー部の近傍における一つの構成例を示した模式平面図である。 実施形態の半導体装置のコーナー部の近傍における一つの構成例を示した模式平面図である。 配線基板上に実装された実施形態の半導体装置の模式断面図である。 半導体装置のオン抵抗及び二次降伏耐量の測定結果を示すグラフである。 実施形態の半導体装置における第１領域及び第２領域の配置例を示す模式平面図である。

以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ構成には同じ符号を付している。

図１は、半導体装置１の一つの構成例を示した模式平面図である。
図２は、半導体装置１の模式断面斜視図である。

半導体装置１は、半導体部１０と、半導体部１０の上面に設けられた上部電極６２と、半導体部１０の下面に設けられた共通電極（または下部電極）６１とを有する。

半導体部１０の上面または下面に平行な面内において互いに直交する２方向をＸ方向およびＹ方向とする。それらＸ方向およびＹ方向に直交する方向をＺ方向とする。

半導体装置１は、半導体部１０における上部電極６２と共通電極６１とを結ぶ縦方向（Ｚ方向）に電流が流れる縦型半導体装置である。また、半導体装置１は、電流のオンオフ動作を制御するためのトレンチゲート構造のゲート電極２０を有する。

半導体装置１は、共通電極６１を共有する第１トランジスタＱ１と第２トランジスタＱ２を有する。第１トランジスタＱ１と第２トランジスタＱ２は、Ｘ方向において隣接している。第１トランジスタＱ１と第２トランジスタＱ２は、同じ構造を有し、例えばＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）である。図２に示す構成は、第１トランジスタＱ１と第２トランジスタＱ２に共通の構成である。

図１に示すように、半導体部１０は、終端１００と、第１領域１０１と、第１領域１０１と終端１００との間に位置する第２領域１０２とを有する。終端１００は、半導体部１０の最外周側面およびコーナー部を含む。第１領域１０１と第２領域１０２との境界を模式的に２点鎖線で表す。第２領域１０２は、終端１００に沿うように形成されている。また、第２領域１０２は、第１トランジスタＱ１が形成された第１トランジスタ領域と、第２トランジスタＱ２が形成された第２トランジスタ領域との間にも配置されている。１つの半導体装置１において、第１領域１０１は第２領域１０２よりも広い。

半導体部１０の材料は例えばシリコンである。または、半導体部１０の材料は、例えば、炭化シリコン、窒化ガリウムなどであってもよい。

以下の説明では第１導電型をｎ型、第２導電型をｐ型として説明するが、第１導電型をｐ型、第２導電型をｎ型としてもよい。

図２に示すように、半導体部１０は、ｎ型のドレイン層（または半導体基板）１１と、ドレイン層１１上に設けられたｎ型のドリフト層（第１半導体層）１２と、ドリフト層１２上に設けられたｐ型のベース層（第２半導体層）１３と、ベース層１３上に設けられたｎ型のソース層（第３半導体層）１４と、ベース層１３上に設けられたｐ型のキャリア抜き層（第４半導体層）１５とを有する。

ドリフト層１２のｎ型不純物濃度は、ドレイン層１１のｎ型不純物濃度およびソース層１４のｎ型不純物濃度よりも低い。キャリア抜き層１５のｐ型不純物濃度は、ベース層１３のｐ型不純物濃度よりも高い。

半導体部１０内に、複数のゲート電極２０が設けられている。ゲート電極２０は、半導体部１０内をＸ方向に延びている。ゲート電極２０と半導体部１０との間に絶縁膜３１が設けられている。ゲート電極２０の側面とベース層１３との間に絶縁膜３１が設けられている。ゲート電極２０の側面は、絶縁膜３１を介してベース層１３に対向している。

半導体部１０は、ゲート電極２０によってＹ方向に分断され、Ｘ方向に延びるメサ部７０を有する。そのメサ部７０にベース層１３、ソース層１４、およびキャリア抜き層１５が設けられている。言い換えると、ベース層１３、ソース層１４、およびキャリア抜き層１５は、Ｙ方向において隣接するゲート電極２０間に設けられている。ソース層１４とキャリア抜き層１５は、Ｘ方向に沿って交互に配置されている。

半導体部１０の上面に上部電極（ソース電極）６２が設けられている。上部電極６２は、ソース層１４およびキャリア抜き層１５に接している。上部電極６２とゲート電極２０との間に絶縁膜３２が設けられている。半導体部１０の下面に共通電極（ドレイン電極）６１が設けられている。

上部電極６２は、半導体部１０上で２つに分離している。図１において破線で表すように、第１トランジスタＱ１が形成された第１トランジスタ領域に第１ソース電極６２ａが形成され、第２トランジスタＱ２が形成された第２トランジスタ領域に第２ソース電極６２ｂが形成されている。

第１ソース電極６２ａ上に例えば２つの第１ソースパッドＳ１が配置されている。第１ソースパッドＳ１は、第１ソース電極６２ａと電気的に接続されている。第２ソース電極６２ｂ上に例えば２つの第２ソースパッドＳ２が配置されている。第２ソースパッドＳ２は、第２ソース電極６２ｂと電気的に接続されている。

共通電極６１は、１つの半導体装置１内で分離されず、第１トランジスタＱ１と第２トランジスタＱ２に共通に設けられている。

第１トランジスタ領域の半導体部１０上に、例えば１つの第１ゲートパッドＧ１が配置されている。第２トランジスタ領域の半導体部１０上に、例えば１つの第２ゲートパッドＧ２が配置されている。

図３は、半導体装置１における、ゲート電極２０、ゲート配線２１ａ、２１ｂ、ゲートパッドＧ１、Ｇ２、ソース層１４、およびキャリア抜き層１５の配置関係を示す模式平面図である。

第１トランジスタＱ１の複数のゲート電極２０はＸ方向に延びている。第１トランジスタＱ１の複数のゲート電極２０は、それらゲート電極２０が配置された領域を囲むように形成された第１ゲート配線２１ａと電気的に接続されている。第１ゲート配線２１ａは第１ゲートパッドＧ１と電気的に接続されている。第１ゲート配線２１ａは、終端１００側の第２領域１０２に配置されている。

第２トランジスタＱ２の複数のゲート電極２０はＸ方向に延びている。第２トランジスタＱ２の複数のゲート電極２０は、それらゲート電極２０が配置された領域を囲むように形成された第２ゲート配線２１ｂと電気的に接続されている。第２ゲート配線２１ｂは第２ゲートパッドＧ２と電気的に接続されている。第２ゲート配線２１ｂは、終端１００側の第２領域１０２に配置されている。

ゲート電極２０にしきい値電圧以上の電圧を印加すると、ベース層１３におけるゲート電極２０に対向する領域にチャネルが形成される。第１トランジスタＱ１のゲート電極２０と、第２トランジスタＱ２のゲート電極２０とは、互いに電気的に独立して制御可能である。

図６は、半導体装置１が配線基板２００上に実装された状態の模式断面図である。

半導体装置１は、共通電極６１を上に向けた状態で、配線基板２００上に実装される。半導体装置１の第１ソースパッドＳ１、第２ソースパッドＳ２、第１ゲートパッドＧ１、および第２ゲートパッドＧ２が、接合部材（例えば、はんだ）９０を介して、配線基板２００の導体部２０１に接合される。

実施形態の半導体装置１は、例えば充放電回路に組み込まれ、充放電の双方向の電流の導通を制御するスイッチとして使用することができる。第１トランジスタＱ１と第２トランジスタＱ２はドレイン部（ドレイン層１１および共通電極６１）を共有し、第１トランジスタＱ１の第１ソース電極６２ａと、第２トランジスタＱ２の第２ソース電極６２ｂはそれぞれ電気的に独立した（異なる電位が与えられる）端子に接続される。共通電極６１を介して、第１トランジスタＱ１と第２トランジスタＱ２との間を電流が流れる。

ゲート電極２０へのしきい値電圧以上の電圧の印加を停止するターンオフ時に、図２に示す寄生トランジスタＴｒが動作する場合がある。寄生トランジスタＴｒは、ドリフト層１２をコレクタ、ソース層１４をエミッタ、ベース層１３をベースとするｎｐｎ型のトランジスタである。

ターンオフ時にドレインソース間の急峻な電圧変化（dv/dt）が発生し、ベース層１３とドリフト層１２との間の容量を経由して寄生トランジスタＴｒのベース電流ＩＢが流れ、ベースエミッタ間電位ＶＢＥが発生し、寄生トランジスタＴｒがオンする。寄生トランジスタＴｒがオンすると、ゲート電極２０によって制御されるＭＯＳＦＥＴの本来の電流経路とは別の電流経路が形成され、破壊の原因になり得る。

ターンオフ時にキャリア抜き層１５を通じてベース層１３に蓄積する正孔が上部電極（ソース電極）６２に抜けにくいと、少ないベース電流ＩＢでも寄生トランジスタＴｒをオンするのに十分なベースエミッタ間電位ＶＢＥが発生してしまう。

寄生トランジスタＴｒをオンさせるベースエミッタ間電位ＶＢＥの発生を抑制するために、キャリア抜き層１５の面積を増やすことが対策の一つとして挙げられる。しかし、キャリア抜き層１５の面積を増やすと、相対的にソース層１４の面積が少なくなりオン抵抗が上がってしまうトレードオフの関係がある。

半導体部１０の中でも、コーナー部も含む終端１００に近い領域に大きな電界がかかり、電流が集中しやすく、特に終端１００に近い領域で破壊しやすい傾向がある。

そこで、本実施形態では、終端１００に近い第２領域１０２におけるソース層１４の面積に対するキャリア抜き層１５の面積の比率Ｍを、第２領域１０２よりも内側の第１領域１０１におけるソース層１４の面積に対するキャリア抜き層１５の面積の比率Ｎよりも大きくしている。第２領域１０２における単位面積当たりの比率Ｍは、第１領域１０１における単位面積当たりの比率Ｎよりも大きい。

例えば、図３に示すように、キャリア抜き層１５は、第１領域１０１に配置された第１部分５１と、第２領域１０２に配置された第２部分５２とを有する。第２部分５２は、ゲート配線２１ａ、２１ｂの近傍でゲート配線２１ａ、２１ｂに沿って形成されている。ゲート配線２１ａ、２１ｂは、第２部分５２と終端１００との間に配置されている。なお、第１部分５１は図３においてＹ方向に太い実線で示される。すなわち、第１部分５１のＸ方向における幅は太い実線の幅となる。

第１領域１０１において第１部分５１は、ゲート電極２０によって分断された破線状にＹ方向に延びている（並んでいる）。第２部分５２も、ゲート電極２０によって分断された破線状にＹ方向に延びている（並んでいる）。第２部分５２において、Ｙ方向に延びる部分のＸ方向の幅は、第１部分５１のＸ方向の幅よりも大きい。第２部分５２において、ゲート電極２０が延びる方向であるＸ方向に延びる部分は、分断されず連続している。その第２部分５２のＸ方向に連続して延びる部分のＹ方向の幅は、第１部分５１のＸ方向の幅よりも大きい。

第２領域１０２に配置された第２部分５２の幅を、第１領域１０１に配置された第１部分５１の幅よりも大きくすることで、第２領域１０２におけるベース層１３の正孔は、キャリア抜き層１５を通じて上部電極６２に抜けやすくなる。これにより、ターンオフ時に、終端１００に近い領域で起こりやすい寄生トランジスタＴｒの動作を抑制し、破壊耐量を向上させることができる。第２領域１０２よりも広く、半導体装置１におけるチャネルが形成される領域の大部分を占める第１領域１０１に配置された第１部分５１の幅は、第２部分５２の幅よりも小さくすることで、第１領域１０１においては相対的にソース層１４の単位面積当たりの比率を第２領域１０２よりも高くして、オン抵抗の上昇を抑えることができる。

図４は、半導体部１０のコーナー部１１０の近傍における一つの構成例を示した模式平面図である。

キャリア抜き層１５は、第１領域１０１に配置された前述した第１部分５１と、第２領域１０２に配置された前述した第２部分５２に加えて、さらに、第２領域１０２におけるコーナー部１１０の近くに配置され、第１部分５１と第２部分５２とをつなぐ第３部分５３を有する。複数のゲート電極２０と複数の第３部分５３が、ゲート電極２０が延びるＸ方向に交差（例えば直交）するＹ方向に交互に並んでいる。

第２部分５２のＸ方向の幅および第３部分５３のＸ方向の幅は、第１部分５１のＸ方向の幅よりも大きい。複数の第３部分５３がゲート電極２０を介してＹ方向に並ぶ領域５５のＹ方向の長さは、コーナー部１１０に近い領域ほど長い。領域５５は、Ｘ方向においてコーナー部１１０に近づくほどＹ方向の長さが段階的に長くなっている。

このような構成により、特にコーナー部１１０に近い領域で起こりやすい寄生トランジスタＴｒの動作を抑制し、破壊耐量を向上させることができる。

また、図５に示すように、コーナー部１１０の近くに配置された複数の領域５５のＹ方向の長さは同じにしてもよい。

図７は、半導体装置のオン抵抗及び二次降伏耐量の測定結果を示すグラフである。

図７のグラフにおいて白丸は、比較例の半導体装置における測定値を示す。ソース層１４の面積Ｎと、キャリア抜き層１５の面積Ｐとの比をＮ：Ｐとする。比較例の半導体装置では、第２領域１０２における比Ｎ：Ｐを、第１領域１０１における比Ｎ：Ｐと同じにしている。比較例においては、比Ｎ：Ｐが５：１のときの測定値と、比Ｎ：Ｐが４：１のときの測定値と、比Ｎ：Ｐが３：１のときの測定値を測定した。

比較例における比Ｎ：Ｐが５：１のときの二次降伏耐量の測定値を基準値（１．００）とし、図７のグラフの横軸の二次降伏耐量は、基準値に対する比を表す。また、比較例における比Ｎ：Ｐが５：１のときのオン抵抗の測定値を基準値（１．００）とし、図７のグラフの縦軸のオン抵抗は、基準値に対する比を表す。

比較例においては、キャリア抜き層１５の面積Ｐに対するソース層１４の面積Ｎの比の増減にともない、オン抵抗及び二次降伏耐量は、図７に示す破線に沿うように変化する。すなわち、比較例において、キャリア抜き層１５の面積Ｐに対するソース層１４の面積Ｎの比が低くなれば、二次降伏耐量は高くなるが、オン抵抗も高くなる。比較例において、キャリア抜き層１５の面積Ｐに対するソース層１４の面積Ｎの比が高くなれば、オン抵抗は低くなるが、二次降伏耐量も低くなる。

図７のグラフにおいて黒丸は、実施形態の半導体装置におけるオン抵抗及び二次降伏耐量の測定値を示す。この測定値を測定した半導体装置における第１領域１０１及び第２領域１０２の配置例を図８に示す。

第１トランジスタＱ１と第２トランジスタＱ２とがＸ方向に並んでいる。第１トランジスタＱ１をＸ方向において３つの領域（第１領域１０１と、終端１００側の第２領域１０２ａと、第１トランジスタＱ１と第２トランジスタＱ２との境界側の第２領域１０２ｂ）に分けた。第２トランジスタＱ２もＸ方向において３つの領域（第１領域１０１と、終端１００側の第２領域１０２ａと、第１トランジスタＱ１と第２トランジスタＱ２との境界側の第２領域１０２ｂ）に分けた。

第１トランジスタＱ１及び第２トランジスタＱ２のそれぞれにおいて、第２領域１０２ａのＸ方向の長さａ、第２領域１０２ｂのＸ方向の長さｂ、及び第１領域１０１のＸ方向の長さｃの比は、１：１：７である。また、第１領域１０１の面積は、第２領域１０２ａの面積の５．５倍であり、第２領域１０２ｂの面積の５．５倍である。

この実施形態の半導体装置において、第１領域１０１における比Ｎ：Ｐは５：１であり、第２領域１０２ａ及び第２領域１０２ｂにおける比Ｎ：Ｐは２．５：１である。すなわち、実施形態の半導体装置においては、第２領域１０２におけるソース層１４の面積Ｎに対するキャリア抜き層１５の面積Ｐの比を、第１領域１０１におけるソース層１４の面積Ｎに対するキャリア抜き層１５の面積Ｐの比よりも大きくしている。

図７の結果より、実施形態の半導体装置では、第１領域１０１と第２領域１０２で比Ｎ：Ｐを同じにする比較例に比べて、オン抵抗の低減と、二次降伏耐量を高くすることとの両立が可能となる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…半導体装置、１０…半導体部、１１…ドレイン層、１２…ドリフト層（第１半導体層）、１３…ベース層（第２半導体層）、１４…ソース層（第３半導体層）、１５…キャリア抜き層（第４半導体層）、２０…ゲート電極、２１…ゲート配線、３１…絶縁膜、５１…第１部分、５２…第２部分、５３…第３部分、６１…共通電極、６２…上部電極、６２ａ…第１ソース電極、６２ｂ…第２ソース電極、１００…終端、１０１…第１領域、１０２…第２領域、１１０…コーナー部、２００…配線基板、Ｑ１…第１トランジスタ、Ｑ２…第２トランジスタ、Ｔｒ…寄生トランジスタ

Claims (8)

1. 終端と、第１領域と、前記第１領域と前記終端との間に位置する第２領域とを有する半導体部であって、第１導電型の第１半導体層と、前記第１半導体層上に設けられた第２導電型の第２半導体層と、前記第２半導体層上に設けられた第１導電型の第３半導体層と、前記第２半導体層上に設けられ、前記第２半導体層よりも第２導電型不純物濃度が高い第２導電型の第４半導体層とを有し、前記第２領域における前記第３半導体層の面積に対する前記第４半導体層の面積の比率は、前記第１領域における前記第３半導体層の面積に対する前記第４半導体層の面積の比率よりも大きい、半導体部と、
   前記半導体部内に設けられ、前記第２半導体層に対向する側面を有するゲート電極と、
   前記ゲート電極の前記側面と、前記半導体部との間に設けられた絶縁膜と、
   前記半導体部上に設けられ、前記第３半導体層および前記第４半導体層に接する上部電極と、
   を備えた半導体装置。
2. 前記第４半導体層は、前記第１領域に配置された第１部分と、前記第２領域に配置された第２部分とを有し、
   前記第２部分の幅は、前記第１部分の幅よりも大きい請求項１記載の半導体装置。
3. 前記第４半導体層は、前記第１領域に配置された第１部分と、前記第２領域に配置された第２部分と、前記第２領域に配置され、前記第１部分と前記第２部分とをつなぐ第３部分とを有し、
   前記第２部分の幅および前記第３部分の幅は、前記第１部分の幅よりも大きい請求項１記載の半導体装置。
4. 複数の前記ゲート電極と複数の前記第３部分が、前記ゲート電極が延びる第１方向に交差する第２方向に交互に並び、
   複数の前記第３部分が前記ゲート電極を介して前記第２方向に並ぶ領域の前記第２方向の長さは、前記半導体部のコーナー部に近い領域ほど長い請求項３記載の半導体装置。
5. 前記第１領域は、前記第２領域よりも広い請求項１～４のいずれか１つに記載の半導体装置。
6. 共通電極と、第１ゲートパッドと、第２ゲートパッドとをさらに備え、
   前記上部電極は、互いに分離して前記半導体部上に配置された第１ソース電極と第２ソース電極とを有し、
   前記第１ゲートパッドは、前記第１ソース電極が配置された第１トランジスタ領域の前記ゲート電極と接続され、
   前記第２ゲートパッドは、前記第２ソース電極が配置された第２トランジスタ領域の前記ゲート電極と接続され、
   前記共通電極は、前記第１トランジスタ領域と前記第２トランジスタ領域の両方に共通に前記半導体部の下面に設けられている請求項１～５のいずれか１つに記載の半導体装置。
7. 上部電極と、
   下部電極と、
   終端と、第１領域と、前記第１領域と前記終端との間に位置する第２領域に設けられ、前記上部電極と前記下部電極との間に位置する第１導電型の第１半導体層と、
   前記上部電極と前記第１半導体層との間に設けられた第２導電型の第２半導体層と、
   前記上部電極と前記第２半導体層との間において前記上部電極と接するように設けられ、前記下部電極から前記上部電極へ向かう第１方向と交わる第２方向において複数設けられた前記第１導電型の第３半導体層と、
   前記上部電極と前記第２半導体層との間において前記上部電極と接するように設けられ、前記第２方向において複数設けられ、且つ前記第２領域における前記第２方向の幅が、前記第１領域における前記第２方向の幅よりも大きくなるように設けられた前記第２導電型の第４半導体層と、
   前記第２半導体層に対向する側面を有するゲート電極と、
   前記ゲート電極の前記側面と、前記第２半導体層、前記第３半導体層、前記第４半導体層との間に設けられた絶縁膜と、
   を備えた半導体装置。
8. 前記第１領域における前記第３半導体層の面積と前記第４半導体層の面積との比率は、５：１であり、
   前記第２領域における前記第３半導体層の面積と前記第４半導体層の面積との比率は、２．５：１である請求項１または７に記載の半導体装置。

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