JP2016146433A - ダイオードの製造方法 - Google Patents

ダイオードの製造方法 Download PDF

Info

Publication number
JP2016146433A
JP2016146433A JP2015023321A JP2015023321A JP2016146433A JP 2016146433 A JP2016146433 A JP 2016146433A JP 2015023321 A JP2015023321 A JP 2015023321A JP 2015023321 A JP2015023321 A JP 2015023321A JP 2016146433 A JP2016146433 A JP 2016146433A
Authority
JP
Japan
Prior art keywords
region
type impurity
type
depth
pillar
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2015023321A
Other languages
English (en)
Other versions
JP6152861B2 (ja
Inventor
大西　徹
Toru Onishi
徹 大西
佑一郎 松浦
Yuichiro Matsuura
佑一郎 松浦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toyota Motor Corp
Original Assignee
Toyota Motor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toyota Motor Corp filed Critical Toyota Motor Corp
Priority to JP2015023321A priority Critical patent/JP6152861B2/ja
Priority to US15/009,045 priority patent/US9443766B2/en
Publication of JP2016146433A publication Critical patent/JP2016146433A/ja
Application granted granted Critical
Publication of JP6152861B2 publication Critical patent/JP6152861B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8222—Bipolar technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8248—Combination of bipolar and field-effect technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
    • H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
    • H01L27/0711—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with bipolar transistors and diodes, or capacitors, or resistors
    • H01L27/0716—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with bipolar transistors and diodes, or capacitors, or resistors in combination with vertical bipolar transistors and diodes, or capacitors, or resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
    • H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
    • H01L27/0727—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with diodes, or capacitors or resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
    • H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

【課題】ピラー領域を有するダイオードにおいて、ホール注入抑制効果と素子サイズとを両立することが可能な技術を提供する。
【解決手段】第１範囲の半導体基板の上面１２ａに対して、第１深さＤ１にｎ型不純物を注入する第１注入工程と、第１範囲を一部に含む第２範囲の上面に対して、第１深さよりも浅い第２深さＤ２にｎ型不純物を注入する第２注入工程と、第２範囲の両側に位置する第３範囲の上面に対して、第１深さよりも浅い第３深さＤ２に、第２注入工程で注入したｎ型不純物よりも高濃度にｐ型不純物を注入する第３注入工程と、半導体基板を熱処理することによって、第３注入工程でｐ型不純物を注入した領域に第１ｐ型領域を形成し、第１注入工程と第２注入工程でｎ型不純物を注入した領域の一部に第１ｎ型領域３５ａを形成する第１熱処理工程とを有する。
【選択図】図５

Description

本明細書が開示する技術は、ダイオードの製造方法に関する。
特許文献１には、ｐ型領域からｎ型領域へのホールの注入を抑制することが可能なダイオードが開示されている。このダイオードは、バリア領域と、ボディ領域と、コンタクト領域と、ピラー領域と、を有している。バリア領域は、ｎ型であり、半導体基板の横方向に層状に伸びている。ボディ領域は、ｐ型であり、バリア領域の上側に形成されている。コンタクト領域は、ｐ型であり、ボディ領域よりも高濃度のｐ型不純物を含有している。コンタクト領域は、ボディ領域の上側に形成されており、アノード電極に接している。ピラー領域は、ｎ型である。ピラー領域は、半導体基板の上面からボディ領域を貫通してバリア領域まで伸びている。ピラー領域は、アノード電極に接している。すなわち、ピラー領域によって、バリア領域とアノード電極が接続されている。このダイオードでは、アノード電極の電位を上昇させると、まず、ピラー領域とバリア領域によって構成される電流経路がオンする。このため、ボディ領域とバリア領域の界面のｐｎ接合に電位差が生じ難い。アノード電極の電位をさらに上昇させると、上記のｐｎ接合の電位差が上昇し、上記ｐｎ接合がオンする。これによって、ボディ領域からバリア領域側のｎ型領域にホールが流入する。このように、このダイオードでは、ｐｎ接合がオンするタイミングが遅れるため、ｐ型領域からｎ型領域にホールが流入し難い。すなわち、このダイオードでは、ホール注入抑制効果が得られる。その後、ダイオードに逆電圧が印加されると、ダイオードが逆回復動作を行い、ｎ型領域に存在するホールがアノード電極に排出される。このダイオードでは、上記の通りにオン動作時にｐ型領域からｎ型領域へのホールの流入が抑制されるので、逆回復動作時にｎ型領域からアノード電極に排出されるホールが少ない。このため、このダイオードでは、逆回復電流が流れ難い。
特開２０１３−４８２３０号公報
特許文献１の技術では、ピラー領域とコンタクト領域の間に間隔が設けられており、その間隔部にボディ領域（コンタクト領域よりもｐ型不純物濃度が低いｐ型領域）が存在している。本願発明者らは、ダイオードのさらなる小型化のため、ピラー領域をコンタクト領域に隣接して形成することを検討した。すなわち、ピラー領域の両側に隣接するようにコンタクト領域を形成することを検討した。しかしながら、コンタクト領域のｐ型不純物濃度が高いため、ピラー領域とコンタクト領域を形成するための熱処理時に、ｐ型不純物がピラー領域側に拡散し、半導体基板の表面近傍でピラー領域の幅が狭くなることが判明した。つまり、ピラー領域の幅が、浅い位置（すなわち、ピラー領域に挟まれた部分）で、深い位置よりも狭くなる。浅い位置でピラー領域の幅が狭くなると、ピラー領域の抵抗が大きくなる。すると、ボディ領域とバリア領域の界面のｐｎ接合に電位差が生じやすくなり、上記のホール注入抑制効果がほとんど得られなくなる。また、ピラー領域の抵抗低減のために浅い位置においてピラー領域の幅を広くすると、深い位置でピラー領域の幅が必要以上に広くなり、素子サイズが大きくなる。このように、従来は、ホール注入抑制効果と素子サイズとを両立することが困難であった。したがって、本明細書では、ピラー領域を有するダイオードにおいて、ホール注入抑制効果と素子サイズとを両立することが可能な技術を提供する。
本明細書が開示する方法によって製造されるダイオードは、アノード電極と、前記アノード電極に接するｐ型のコンタクト領域と、前記コンタクト領域の下側に位置するとともに前記コンタクト領域よりもｐ型不純物濃度が低いｐ型のボディ領域と、前記ボディ領域の下側に位置するｎ型のバリア領域と、前記アノード電極に接する位置から前記コンタクト領域と前記ボディ領域を貫通して前記バリア領域まで伸びているｎ型のピラー領域を有している。本明細書が開示するダイオードの製造方法は、第１注入工程、第２注入工程、第３注入工程及び第１熱処理工程を有している。第１注入工程では、第１範囲の半導体基板の上面に対して、第１深さにｎ型不純物を注入する。第２注入工程では、前記第１範囲を一部に含む第２範囲の前記上面に対して、前記第１深さよりも浅い第２深さにｎ型不純物を注入する。第３注入工程では、前記第２範囲の両側に位置する第３範囲の前記上面に対して、前記第１深さよりも浅い第３深さに、前記第２注入工程で注入したｎ型不純物よりも高濃度にｐ型不純物を注入する。第１熱処理工程では、前記半導体基板を熱処理することによって、前記第３注入工程でｐ型不純物を注入した領域に第１ｐ型領域を形成し、前記第１注入工程と前記第２注入工程でｎ型不純物を注入した領域の一部に第１ｎ型領域を形成する。前記第１ｐ型領域が前記コンタクト領域となり、前記第２ｐ型領域が前記ピラー領域となる。
なお、第１注入工程、第２注入工程及び第３注入工程は、どのような順序で実施してもよい。また、アノード電極、ボディ領域及びバリア領域は、どのような工程によって形成してもよく、どのようなタイミングで形成してもよい。
この製造方法では、ピラー領域を形成するために、第１注入工程と第２注入工程を行う。浅い位置（第２深さ）に対する第２注入工程では、深い位置（第１深さ）に対する第１注入工程の注入範囲（第１範囲）よりも広い範囲（第２範囲）にｎ型不純物を注入する。すなわち、第２範囲は、第１範囲を含むとともに第１範囲よりも幅が広い。したがって、第１注入工程と第２注入工程の実施後に、ピラー領域形成すべき領域内において、浅い位置では深い位置よりも横方向に広くｎ型不純物が分布している。また、第３注入工程では、第２注入工程でｎ型不純物を注入した範囲（第２範囲）の両側に位置する第３範囲（すなわち、コンタクト領域を形成すべき領域）に高濃度にｐ型不純物を注入する。第３注入工程では、浅い位置（第３深さ）にｐ型不純物を注入する。その後、熱処理工程を実施すると、第１〜第３注入工程で注入されたｎ型及びｐ型の不純物が活性化し、ピラー領域とコンタクト領域が形成される。熱処理時に、浅い位置ではコンタクト領域からピラー領域側にｐ型不純物が拡散する。このため、コンタクト領域は、ｐ型不純物の注入範囲（第３範囲）よりもピラー領域側に拡大して形成される。したがって、ピラー領域は、浅い位置においては、第２注入工程における注入範囲（第２範囲）よりも狭い範囲に形成される。また、ピラー領域は、深い位置においては第１範囲に対応する範囲に形成される。第１範囲は第２範囲よりも狭いので、浅い位置においてピラー領域の幅が縮小しても、ピラー領域の幅が浅い位置で深い位置よりも極端に狭くなることが防止される。すなわち、浅い位置と深い位置とでピラー領域の幅に差が生じ難い。このため、この方法によれば、従来に比べて、ピラー領域の幅を均一化することができる。したがって、特定の深さでピラー領域の幅を必要以上に広くすることなく、ピラー領域の抵抗を低減することができる。
半導体装置１０の縦断面図。 上部電極２２と層間絶縁膜２０を省略した半導体装置１０の断面と上面を示す図。 下部ボディ領域３６、バリア領域３４及び上部ボディ領域３３に対するイオン注入工程の説明図。 ピラー領域３５の深い部分に対するイオン注入工程の説明図。 ピラー領域３５の浅い部分に対するイオン注入工程の説明図。 コンタクト領域３２に対するイオン注入工程の説明図。 エミッタ領域３０に対するイオン注入工程の説明図。 活性化アニール後の半導体基板１２の縦断面図。 活性化アニール前後の領域を重ねて表した縦断面図。 活性化アニール後の図８線Ａ１における不純物濃度分布を示す図。 比較例の方法によって製造された半導体装置の縦断面図。 変形例の半導体装置の縦断面図。
図１、２は、実施形態の方法によって製造される半導体装置１０を示している。半導体装置１０は、ダイオードとＩＧＢＴを備えるＲＣ−ＩＧＢＴである。半導体装置１０は、Ｓｉにより構成された半導体基板１２を有する。なお、図１、２のｚ方向は半導体基板１２の厚み方向であり、ｘ方向は半導体基板１２の上面１２ａに平行な一方向であり、ｙ方向はｚ方向とｘ方向に直交する方向である。半導体基板１２の上面１２ａには、上部電極２２が形成されている。半導体基板１２の下面１２ｂには、下部電極２６が形成されている。
半導体基板１２の上面１２ａには、トレンチ１４が形成されている。トレンチ１４は、ｙ方向に直線状に伸びる第１部分１４ａと、ｘ方向に直線状に伸びる第２部分１４ｂとを有している。第１部分１４ａと第２部分１４ｂが互いに接続されており、これによって半導体基板１２の上面１２ａが格子状に区画されている。トレンチ１４は、半導体基板１２の上面１２ａからｚ方向（下方向）に伸びている。なお、以下では、格子状のトレンチ１４によって囲まれた範囲内の半導体領域を、区画領域５０と呼ぶ。
トレンチ１４の内面は、ゲート絶縁膜１６によって覆われている。トレンチ１４内には、ゲート電極１８が配置されている。ゲート電極１８は、ゲート絶縁膜１６によって半導体基板１２から絶縁されている。ゲート電極１８とゲート絶縁膜１６によって、ゲートトレンチが構成されている。ゲート電極１８の上面は、層間絶縁膜２０によって覆われている。ゲート電極１８は、層間絶縁膜２０によって上部電極２２から絶縁されている。
半導体基板１２の内部には、エミッタ領域３０、コンタクト領域３２、上部ボディ領域３３、バリア領域３４、ピラー領域３５、下部ボディ領域３６、ドリフト領域３８、バッファ領域３９、コレクタ領域４０及びカソード領域４２が形成されている。
ピラー領域３５は、ｎ型の半導体領域である。ピラー領域３５は、区画領域５０の中央に形成されている。ピラー領域３５は、半導体基板１２の上面１２ａに露出しており、上部電極２２に対してショットキー接触している。ピラー領域３５は、上面１２ａからｚ方向（下方向）に長く伸びている。
コンタクト領域３２は、ｐ型の半導体領域である。コンタクト領域３２は、区画領域５０内に形成されている。コンタクト領域３２は、ピラー領域３５に隣接している。コンタクト領域３２は、ピラー領域３５の周囲を取り囲む環状に形成されている。コンタクト領域３２内のｐ型不純物濃度は高い。より詳細には、コンタクト領域３２内のｐ型不純物濃度は、ピラー領域３５内のｎ型不純物濃度よりも高い。コンタクト領域３２は、半導体基板１２の上面１２ａに露出している。コンタクト領域３２は、上部電極２２に対してオーミック接触している。コンタクト領域３２は、半導体基板１２の上面１２ａ近傍の表層部に形成されている。すなわち、コンタクト領域３２は、ピラー領域３５の下端よりも浅い領域内に形成されている。
エミッタ領域３０は、ｎ型の半導体領域である。エミッタ領域３０は、区画領域５０内に形成されている。エミッタ領域３０は、コンタクト領域３２とトレンチ１４の間に形成されている。エミッタ領域３０は、トレンチ１４が直線状に伸びている部分のゲート絶縁膜１６に接触している。エミッタ領域３０は、コンタクト領域３２によってピラー領域３５から分離されている。エミッタ領域３０内のｎ型不純物濃度は、ピラー領域３５内のｎ型不純物濃度よりも高い。エミッタ領域３０は、半導体基板１２の上面１２ａに露出している。エミッタ領域３０は、上部電極２２に対してオーミック接触している。エミッタ領域３０は、半導体基板１２の上面１２ａ近傍の表層部に形成されている。すなわち、エミッタ領域３０は、ピラー領域３５の下端よりも浅い領域内に形成されている。
上部ボディ領域３３は、ｐ型の半導体領域である。上部ボディ領域３３内のｐ型不純物濃度は、コンタクト領域３２内のｐ型不純物濃度よりも低い。上部ボディ領域３３は、区画領域５０内に形成されている。上部ボディ領域３３は、エミッタ領域３０及びコンタクト領域３２の下側に形成されおり、これらに接している。また、上部ボディ領域３３は、エミッタ領域及びコンタクト領域３２が形成されていない範囲で、半導体基板１２の上面１２ａに露出している。上部ボディ領域３３は、エミッタ領域３０の下側で、ゲート絶縁膜１６に接している。上部ボディ領域３３は、コンタクト領域３２の下側で、ピラー領域３５に接している。
バリア領域３４は、ｎ型の半導体領域である。バリア領域３４は、区画領域５０内に形成されている。バリア領域３４は、上部ボディ領域３３の下側に形成されており、上部ボディ領域３３に接している。バリア領域３４は、上部ボディ領域３３の下側において、ｘ方向及びｙ方向に沿って平面状に伸びている。バリア領域３４は、ピラー領域３５と繋がっている。すなわち、ピラー領域３５は、半導体基板１２の上面１２ａから、コンタクト領域３２と上部ボディ領域３３を貫通してバリア領域３４まで伸びている。バリア領域３４は、上部ボディ領域３３によってエミッタ領域３０から分離されている。バリア領域３４は、上部ボディ領域３３の下側でゲート絶縁膜１６に接している。
下部ボディ領域３６は、ｐ型の半導体領域である。下部ボディ領域３６は、区画領域５０内に形成されている。下部ボディ領域３６は、バリア領域３４の下側に形成されており、バリア領域３４に接している。下部ボディ領域３６は、バリア領域３４の下側において、ｘ方向及びｙ方向に沿って平面状に伸びている。下部ボディ領域３６は、バリア領域３４によって上部ボディ領域３３から分離されている。下部ボディ領域３６は、バリア領域３４の下側でゲート絶縁膜１６に接している。
ドリフト領域３８は、ｎ型の半導体領域である。ドリフト領域３８のｎ型不純物濃度は、バリア領域３４のｎ型不純物濃度よりも低い。ドリフト領域３８は、下部ボディ領域３６の下側に形成されており、下部ボディ領域３６に接している。ドリフト領域３８は、複数の区画領域５０の下側に形成されている。ドリフト領域３８は、下部ボディ領域３６によってバリア領域３４から分離されている。ドリフト領域３８は、下部ボディ領域３６の下側でゲート絶縁膜１６に接している。
バッファ領域３９は、ｎ型の半導体領域である。バッファ領域３９のｎ型不純物濃度は、ドリフト領域３８のｎ型不純物濃度よりも高い。バッファ領域３９は、ドリフト領域３８の下側に形成されており、ドリフト領域３８に接している。
コレクタ領域４０は、ｐ型の半導体領域である。コレクタ領域４０は、上部ボディ領域３３及び下部ボディ領域３６のｐ型不純物濃度よりも高いｐ型不純物濃度を有する。コレクタ領域４０は、バッファ領域３９の下側の領域の一部に形成されており、バッファ領域３９に接している。コレクタ領域４０は、半導体基板１２の下面１２ｂに露出している。コレクタ領域４０は、下部電極２６に対してオーミック接触している。
カソード領域４２は、ｎ型の半導体領域である。カソード領域４２は、バリア領域３４及びピラー領域３５のｎ型不純物濃度よりも高いｎ型不純物濃度を有する。カソード領域４２は、バッファ領域３９の下側の領域の一部に形成されており、バッファ領域３９に接している。カソード領域４２は、コレクタ領域４０に隣接する位置で、半導体基板１２の下面１２ｂに露出している。カソード領域４２は、下部電極２６に対してオーミック接触している。
半導体基板１２には、コンタクト領域３２、上部ボディ領域３３、バリア領域３４、下部ボディ領域３６、ドリフト領域３８、バッファ領域３９及びカソード領域４２等によってダイオードが形成されている。また、半導体基板１２には、エミッタ領域３０、上部ボディ領域３３、バリア領域３４、下部ボディ領域３６、ドリフト領域３８、バッファ領域３９及びコレクタ領域４０等によってＩＧＢＴが形成されている。つまり、上部電極２２と下部電極２６の間に、ダイオードとＩＧＢＴが逆並列に接続されている。
ＩＧＢＴの動作について説明する。ＩＧＢＴをオンさせる際には、下部電極２６に上部電極２２よりも高い電位が印加される。さらに、ゲート電極１８に閾値以上の電位を印加すると、ゲート絶縁膜１６近傍の上部ボディ領域３３と下部ボディ領域３６にチャネルが形成される。すると、上部電極２２から、エミッタ領域３０、上部ボディ領域３３のチャネル、バリア領域３４、下部ボディ領域３６のチャネル、ドリフト領域３８、バッファ領域３９及びコレクタ領域４０を経由して、下部電極２６に向かって電子が流れる。また、下部電極２６から、コレクタ領域４０、バッファ領域３９、ドリフト領域３８、下部ボディ領域３６、バリア領域３４、上部ボディ領域３３及びコンタクト領域３２を経由して、上部電極２２に向かってホールが流れる。すなわち、ＩＧＢＴがオンして、下部電極２６から上部電極２２に向かって電流が流れる。その後、ゲート電極１８の電位を閾値未満に低下させると、チャネルが消失し、電流が停止する。すなわち、ＩＧＢＴがオフする。
図１において矢印で示すように、ＩＧＢＴがオンしているときにドリフト領域３８内を流れるホールは、トレンチ１４を避けてこれらの両側に流れる。このため、下部ボディ領域３６近傍のドリフト領域３８にホールが集まり、ドリフト領域３８の電気抵抗が低くなる。以下では、トレンチ１４を避けて流れるホールが集まることでドリフト領域３８の抵抗が低くなることを、キャリア蓄積効果と呼ぶ。ドリフト領域３８でキャリア蓄積効果が得られるので、電子がドリフト領域３８を低損失で通過することが可能となる。キャリア蓄積効果は、２つのトレンチ１４の間隔が狭いほどより顕著となる。後述するように、本実施形態の半導体装置は、２つのトレンチ１４の間隔が狭くなっているので、高いキャリア蓄積効果を得ることができる。したがって、ＩＧＢＴのオン電圧は低い。
次に、ダイオードの動作について説明する。ダイオードをオンさせる場合には、上部電極２２と下部電極２６の間に、上部電極２２が高電位となる電圧（順電圧）を印加する。以下では、上部電極２２の電位を、下部電極２６と同等の電位から徐々に上昇させる場合について考える。上部電極２２の電位を上昇させると、ピラー領域３５と上部電極２２との界面のショットキー接触部Ｊ２が導通する。すると、下部電極２６から、カソード領域４２、バッファ領域３９、ドリフト領域３８、下部ボディ領域３６、バリア領域３４及びピラー領域３５を経由して、上部電極２２に向かって電子が流れる。ショットキー接触部Ｊ２が導通すると、バリア領域３４の電位が上部電極２２の電位に近い電位となる。このため、上部ボディ領域３３とバリア領域３４の境界のｐｎ接合Ｊ１に電位差が生じ難くなる。このため、その後に上部電極２２の電位を上昇させても、しばらくの間は、ｐｎ接合Ｊ１はオンしない。上部電極２２の電位をさらに上昇させると、ショットキー接触部Ｊ２を介して流れる電流が増加する。これによって、上部電極２２とバリア領域３４の間の電位差が大きくなり、ｐｎ接合Ｊ１に生じる電位差も大きくなる。したがって、上部電極２２の電位を所定の電位以上に上昇させると、ｐｎ接合Ｊ１（すなわち、ダイオード）がオンする。すなわち、上部電極２２から、コンタクト領域３２、上部ボディ領域３３、バリア領域３４、下部ボディ領域３６、ドリフト領域３８、バッファ領域３９及びカソード領域４２を経由して下部電極２６に向かってホールが流れる。また、下部電極２６から、カソード領域４２、バッファ領域３９、ドリフト領域３８、下部ボディ領域３６、バリア領域３４、上部ボディ領域３３及びコンタクト領域３２を経由して上部電極２２に向かって電子が流れる。このように、半導体装置１０では、上部電極２２の電位が上昇する際に、ショットキー接触部Ｊ２が先にオンすることで、ｐｎ接合Ｊ１がオンするタイミングが遅れる。これによって、上部ボディ領域３３からバリア領域３４及びドリフト領域３８にホールが流入することが抑制される。すなわち、ホール注入抑制効果が得られる。
ダイオードがオンした後に、上部電極２２と下部電極２６の間に逆電圧（上部電極２２が低電位となる電圧）を印加すると、ダイオードが逆回復動作を行う。すなわち、ダイオードがオンしている際には、バリア領域３４及びドリフト領域３８内にホールが存在している。逆電圧が印加されると、バリア領域３４及びドリフト領域３８内のホールが、上部ボディ領域３３とコンタクト領域３２を通って上部電極２２に排出される。このホールの流れによって、ダイオードに瞬間的に逆電流（いわゆる、逆回復電流）が発生する。しかしながら、半導体装置１０では、ダイオードがオンする際に、ショットキー接触部Ｊ２がオンすることによって上部ボディ領域３３からバリア領域３４及びドリフト領域３８にホールが流入することが抑制される。このため、ダイオードが逆回復動作を行う際にバリア領域３４及びドリフト領域３８から上部電極２２に排出されるホールが少ない。このため、本実施形態の半導体装置１０では、ダイオードの逆回復電流が小さい。
次に、半導体装置１０の製造方法について説明する。半導体装置１０は、ドリフト領域３８と略同じｎ型不純物濃度を有するｎ型の半導体基板１２から製造される。
まず、図３に示すように、半導体基板１２に不純物を注入する。なお、以下に説明する各図において、丸ドットはｐ型不純物が注入された領域を示し、バツドットはｎ型不純物が注入された領域を示す。以下、本工程について、より詳細に説明する。まず、半導体基板１２の上面１２ａにマスク（図示省略）を形成する。このマスクは、ＩＧＢＴ及びダイオードを形成しない領域を覆うマスクであり、ＩＧＢＴ及びダイオードを形成すべき領域の上部全域には開口部が設けられている。次に、マスクを介して半導体基板１２の上面１２ａにｐ型不純物を注入する。ここでは、下部ボディ領域３６に相当する深さにｐ型不純物を注入する。これによって、ｐ型不純物注入領域３６ａを形成する。次に、同じマスクを使用して、バリア領域３４に相当する深さに、ｎ型不純物を注入する。これによって、ｎ型不純物注入領域３４ａを形成する。次に、同じマスクを使用して、上部ボディ領域３３に相当する深さＤ１に、ｐ型不純物を注入する。これによって、ｐ型不純物注入領域３３ａを形成する。なお、本明細書において、特定の深さに不純物を注入することは、注入する不純物の平均停止位置が前記特定の深さとなるように不純物を注入することを意味する。ｐ型不純物注入領域３３ａを形成したら、マスクを除去する。
次に、図４に示すように、半導体基板１２の上面１２ａにマスク６０を形成する。マスク６０は、ピラー領域３５を形成すべき領域の上部に開口部６０ａを有する。次に、マスク６０を介して、半導体基板１２の上面１２ａにｎ型不純物を注入する。すなわち、開口部６０ａ内の上面１２ａにｎ型不純物を注入する。ここでは、深さＤ１（すなわち、ｐ型不純物注入領域３３ａと略同じ深さ）にｎ型不純物を注入する。図４の深さＤ３は、半導体装置１０が完成したときの上部ボディ領域３３とバリア領域３４の境界線の位置を示している。すなわち、深さＤ３は、上部ボディ領域３３の下端の深さを示している。深さＤ１は、上部ボディ領域３３の下端の深さＤ３よりも浅い位置である。すなわち、ここでは、ｎ型不純物を、上部ボディ領域３３の下端の深さＤ３よりも浅い深さＤ１に注入する。また、ここでは、ｐ型不純物注入領域３３ａに対して注入したｐ型不純物よりも高濃度（高ドーズ量）にｎ型不純物を注入する。これによって、ｎ型不純物注入領域３５ａを形成する。
次に、マスク６０をエッチングして、図５に示すように、マスク６０の開口部６０ａを拡大する。そして、開口部６０ａが拡大されたマスク６０を介して、半導体基板１２の上面１２ａにｎ型不純物を注入する。すなわち、拡大された開口部６０ａ内の上面１２ａに、ｎ型不純物を注入する。ここでは、深さＤ１よりも浅い深さＤ２にｎ型不純物を注入する。また、ここでは、ｎ型不純物注入領域３５ａに対して注入したｎ型不純物よりも低濃度（低ドーズ量）にｎ型不純物を注入する。これによって、ｎ型不純物注入領域３５ｂを形成する。マスク６０の開口部６０ａが拡大されているので、ｎ型不純物注入領域３５ｂの幅（すなわち、ｘ方向及びｙ方向の幅）がｎ型不純物注入領域３５ａの幅よりも広くなる。すなわち、ｎ型不純物注入領域３５ａの上部に、ｎ型不純物注入領域３５ｂよりも幅が広いｎ型不純物注入領域３５ｂが形成される。ｎ型不純物注入領域３５ｂを形成したら、マスク６０を除去する。
次に、図６に示すように、半導体基板１２の上面１２ａにマスク６２を形成する。マスク６２は、コンタクト領域３２を形成すべき領域の上部に開口部６２ａを有する。半導体基板１２の上面１２ａを平面視したときには、マスク６２の開口部６２ａがｎ型不純物注入領域３５ｂの周囲を取り囲むように環状に伸びている。次に、マスク６２を介して、半導体基板１２の上面１２ａにｐ型不純物を注入する。ここでは、ｎ型不純物注入領域３５ｂと略同じ深さＤ２（すなわち、深さＤ１よりも浅い深さ）にｐ型不純物を注入する。すなわち、ｎ型不純物注入領域３５ｂの両側に、ｐ型不純物を注入する。また、ここでは、ｐ型不純物注入領域３３ａに対して注入したｐ型不純物及びｎ型不純物注入領域３５ｂに対して注入してｎ型不純物のいずれよりも高濃度（高ドーズ量）にｐ型不純物を注入する。これによって、ｐ型不純物注入領域３２ａを形成する。ｐ型不純物注入領域３２ａを形成したら、マスク６２を除去する。
次に、図７に示すように、半導体基板１２の上面１２ａにマスク６４を形成する。マスク６４は、エミッタ領域３０を形成すべき領域の上部に開口部を有する。次に、マスク６４を介して、半導体基板１２の上面１２ａにｎ型不純物を注入する。ここでは、ｎ型不純物注入領域３５ｂと略同じ深さＤ２にｎ型不純物を注入する。また、ここでは、ｎ型不純物注入領域３５ｂに対して注入したｎ型不純物よりも高濃度（高ドーズ量）にｎ型不純物を注入する。これによって、ｎ型不純物注入領域３０ａを形成する。
次に、活性化アニールを実施する。すなわち、半導体基板１２を熱処理して、半導体基板１２に注入されたｎ型不純物及びｐ型不純物を活性化させる。これによって、図８に示すように、下部ボディ領域３６、バリア領域３４、上部ボディ領域３３、ピラー領域３５、コンタクト領域３２及びエミッタ領域３０が形成される。より詳細には、ｐ型不純物注入領域３６ａのｐ型不純物が活性化されて、下部ボディ領域３６が形成される。ｎ型不純物注入領域３４ａのｎ型不純物が活性化されて、バリア領域３４が形成される。ｐ型不純物注入領域３３ａのｐ型不純物が活性化されて、上部ボディ領域３３が形成される。ｎ型不純物注入領域３５ａ、３５ｂのｎ型不純物が活性化されて、ピラー領域３５が形成される。ｐ型不純物注入領域３２ａのｐ型不純物が活性化されて、コンタクト領域３２が形成される。ｎ型不純物注入領域３０ａのｎ型不純物が活性化されて、エミッタ領域３０が形成される。
図９は、不純物注入領域３２ａ、３３ａ、３５ａ及び３５ｂと、コンタクト領域３２、上部ボディ領域３３及びピラー領域３５の位置を重ねて示している。上述したようにｐ型不純物注入領域３２ａのｐ型不純物濃度は、ｎ型不純物注入領域３５ｂのｎ型不純物濃度よりも高い。したがって、活性化アニール時に、図９の矢印に示すように、ｐ型不純物注入領域３２ａからｎ型不純物注入領域３５ｂ側に多量のｐ型不純物が拡散する。このため、コンタクト領域３２は、ｐ型不純物注入領域３２ａよりもピラー領域３５側に拡大して形成される。すなわち、コンタクト領域３２とピラー領域３５との境界Ｂ１の位置が、ｐ型不純物注入領域３２ａとｎ型不純物注入領域３５ｂとの境界の位置Ｂ２よりもｎ型不純物注入領域３５ｂ側にシフトする。このため、ピラー領域３５の幅Ｗ１は、活性化アニール前のｎ型不純物注入領域３５ｂの幅Ｗ２よりも狭くなる。
他方、ｎ型不純物注入領域３５ａとｐ型不純物注入領域３３ａの間には不純物濃度にそれほど大きい差はない。したがって、深い位置では、ピラー領域３５の幅は、活性化アニール前のｎ型不純物注入領域３５ａの幅からほとんど変化しない。
上述したように、活性化アニール前において、浅い位置のｎ型不純物注入領域３５ｂの幅Ｗ２は、深い位置のｎ型不純物注入領域３５ａの幅よりも広い。また、活性化アニールによって、浅い位置ではｎ型不純物注入領域３５ｂよりも幅が狭い範囲にピラー領域３５が形成される一方で、深い位置ではｎ型不純物注入領域３５ａと略同じ幅の範囲にピラー領域３５が形成される。このため、ピラー領域３５の幅が、浅い位置と深い位置で略一致する。したがって、この方法によれば、浅い位置と深い位置とで幅の差が少ないピラー領域３５を形成することができる。
また、図１０は、図８の線Ａ１における不純物濃度分布を示している。上述したように、上部ボディ領域３３に対するｐ型不純物の注入時にピラー領域３５にもｐ型不純物が注入されるので、ピラー領域３５内におけるｐ型不純物濃度は比較的高い。ピラー領域３５内のｐ型不純物濃度は、深さＤ１と略一致する深さでピーク濃度Ｎｂとなり、上側に向かうほど低くなる。なお、上部ボディ領域３３内でも、図１０と同様にｐ型不純物が分布している。ピラー領域３５に対するｎ型不純物の注入は、深い位置（深さＤ１）に対して、浅い位置（深さＤ２）に対するよりも高濃度で行われる。このため、ピラー領域３５内のｎ型不純物濃度は、浅い位置（深さＤ２）で、深い位置（深さＤ１）よりも低くなっている。浅い位置（深さＤ２）におけるｎ型不純物濃度Ｎａは、深い位置（深さＤ１）におけるｐ型不純物濃度Ｎｂよりも低い。
活性化アニールを実施したら、半導体基板１２の上面１２ａにトレンチ１４を形成し、トレンチ１４の内部にゲート絶縁膜１６、ゲート電極１８を形成する。次に、半導体基板１２の上面１２ａに、層間絶縁膜２０と上部電極２２を形成する。次に、不純物注入によって、半導体基板１２の下面１２ｂ側に、バッファ領域３９、コレクタ領域４０及びカソード領域４２を形成する。次に、半導体基板１２の下面１２ｂに下部電極２６を形成する。その後、半導体基板１２をダイシングしてチップ化する。これによって、上述した半導体装置１０が完成する。
以上に説明したように、この方法によれば、浅い位置と深い位置とでピラー領域３５の幅に差が生じることを抑制することができる。これによって、種々の利点が得られる。以下、比較例の半導体装置と比較して、利点について説明する。
図１１に示す比較例の半導体装置では、ピラー領域３５の幅が浅い位置で深い位置よりも狭くなっている。このため、ピラー領域３５の抵抗が大きくなり、ホール注入抑制効果がほとんど得られなくなる。また、図１１に示す構造において、ピラー領域３５の抵抗を下げるために浅い位置のピラー領域３５の幅を広げると、深い位置でピラー領域３５の幅がさらに広くなり、素子サイズが大きくなる。このように、ピラー領域３５の幅が必要以上に広くなると、２つのトレンチ１４の間の間隔が大きくなり、上述したキャリア蓄積効果が弱くなる。その結果、ＩＧＢＴのオン電圧が高くなる。これに対し、本実施形態の方法により製造された半導体装置１０では、浅い位置と深い位置とでピラー領域３５の幅の差が小さいので、浅い位置においてピラー領域３５の幅を十分に確保しても、深い位置においてピラー領域３５の幅が極端に広くならない。このため、素子サイズを大きくすることなく、高いキャリア蓄積効果を得ることができる。また、ピラー領域３５の幅が必要以上に広くならないので、２つのトレンチ１４の間の間隔を狭くすることができ、高いキャリア蓄積効果を得ることができる。
また、上述したように、ピラー領域３５内のｎ型不純物濃度は、浅い位置で低く、深い位置で高い。図１１に示すようにコンタクト領域３２がピラー領域３５側に突出していると、深い位置のピラー領域３５（すなわち、ｎ型不純物濃度が高い領域）がコンタクト領域３２（すなわち、ｐ型不純物濃度が高い領域）とが境界Ｊ３を介して上下方向に隣接する。このように濃度が高いｐ型領域と濃度が高いｎ型領域とが隣接すると、境界Ｊ３のｐｎ接合の障壁が小さくなる。このため、ダイオードの動作時に、図１１において矢印で示すように境界Ｊ３を介してバリア領域３４及びドリフト領域３８にホールが流入する。このため、図１１の構造では、ホール注入抑制効果が弱くなる。これに対し、本実施形態で製造された半導体装置１０では、コンタクト領域３２がピラー領域３５側に突出することを抑制することができる。したがって、図１１の矢印のようなホールの流れが生じ難く、高いホール注入抑制効果を得ることができる。また、本実施形態の方法では、ピラー領域３５内において、浅い位置におけるｎ型不純物濃度が、深い位置におけるｐ型不純物濃度よりも低い。このように浅い位置におけるｎ型不純部濃度を低くすることで、浅い位置のピラー領域３５とコンタクト領域３２の境界のｐｎ接合の障壁を高くすることができる。これによって、このｐｎ接合を介してホールが流れることを抑制し、より高いホール注入抑制効果を得ることが可能とされている。なお、図１１の矢印に示すようなホールの流入をより効果的に抑制するために、ピラー領域３５の幅が、深い位置で浅い位置よりも狭くなっていてもよい。
なお、上述した実施形態では、ｐ型不純物注入領域３２ａとｎ型不純物注入領域３５ｂを略同じ深さＤ２に形成したが、これらの深さは一致している必要はなく、多少異なっていてもよい。また、上述した実施形態では、ｐ型不純物注入領域３３ａとｎ型不純物注入領域３５ａを略同じ深さＤ１に形成したが、これらの深さは一致している必要はなく、多少異なっていてもよい。
また、上述した実施形態の半導体装置１０は、下部ボディ領域３６を有していた。しかしながら、図１２に示すように、下部ボディ領域３６が存在しなくてもよい。すなわち、バリア領域３４がドリフト領域３８に直接繋がっていてもよい。
また、上述した実施形態の半導体装置１０は、ピラー領域３５の周囲を囲むようにコンタクト領域３２が形成されていた。しかしながら、コンタクト領域３２は、所定の方向（例えば、ｘ方向またはｙ方向）においてピラー領域３５の両側に形成されていればよく、ピラー領域３５の周囲全体に配置されている必要はない。また、所定の方向においてコンタクト領域３２がピラー領域３５の両側に配置される場合には、その所定の方向において浅い位置のｎ型不純物注入領域３５ｂを深い位置のｎ型不純物注入領域３５ａよりも広い範囲に形成すればよい。
また、上述した実施形態では、下部ボディ領域３６、バリア領域３４及び上部ボディ領域３３をイオン注入と活性化アニールにより形成した。しかしながら、これらのうちの一部または全部を、エピタキシャル成長によって形成してもよい。
また、上述した実施形態では、ｐ型不純物注入領域３６ａ、ｎ型不純物注入領域３４ａ、ｐ型不純物注入領域３３ａ、ｎ型不純物注入領域３５ａ、ｎ型不純物注入領域３５ｂ、ｐ型不純物注入領域３２ａ、ｎ型不純物注入領域３０ａの順にイオン注入を実施したが、イオン注入の順序は自由に変更することができる。また、上述した実施形態では、一度の熱処理工程で、これらの全ての領域の不純物を活性化させた。しかしながら、一部の領域に対する熱処理を別工程で行ってもよい。
また、上述した実施形態では、ダイオードとＩＧＢＴを備える半導体装置について説明したが、ＩＧＢＴを有さないダイオードの製造工程において、本明細書に開示の技術を用いてもよい。
また、上述した実施形態では、ｎ型不純物注入領域３５ａに対する注入工程において使用したマスク６０を、開口部６０ａを拡大した後にｎ型不純物注入領域３５ｂに対する注入工程でも使用した。しかしながら、これらの工程で別のマスクを用いてもよい。
また、上述した実施形態では、上部ボディ領域３３に対するイオン注入時にピラー領域３５にもｐ型不純物が注入されたが、ピラー領域３５にｐ型不純物が注入されなくてもよい。
また、上述した実施形態では、ピラー領域３５が上部電極２２にショットキー接触していたが、ピラー領域３５が上部電極２２にオーミック接触していてもよい。
上述した実施形態の各要素と請求項の各要素の関係について説明する。実施形態の上部ボディ領域３３は、請求項のボディ領域の一例である。実施形態の拡大前の開口部６０ａは、請求項の第１範囲の一例である。実施形態の拡大後の開口部６０ａは、請求項の第２範囲の一例である。実施形態の開口部６２ａは、請求項の第３範囲の一例である。実施形態のｐ型不純物注入領域３３ａに対するｐ型不純物の注入範囲（ＩＧＢＴ及びダイオードを形成すべき領域の上部全域）は、請求項の第４範囲の一例である。実施形態の深さＤ１は、請求項の第１深さ及び第４深さの一例である。実施形態の深さＤ２は、請求項の第２深さ及び第３深さの一例である。実施形態の上部電極２２は、請求項のアノード電極の一例である。
本明細書が開示する技術要素について、以下に列記する。なお、以下の各技術要素は、それぞれ独立して有用なものである。
本明細書が開示する一例の方法は、第４注入工程と、第２熱処理工程をさらに有する。第４注入工程では、第２範囲と第３範囲とを一部に含む第４範囲の半導体基板の上面に対して、第２深さ及び第３深さよりも深い第４深さにｐ型不純物を注入する。第２熱処理工程では、半導体基板を熱処理することによって、第４注入工程でｐ型不純物を注入した領域の一部に第２ｐ型領域を形成する。第２ｐ型領域は、ボディ領域となる。第１注入工程では、第２注入工程よりも高濃度にｎ型不純物を注入する。
なお、第２熱処理工程は、第１熱処理工程と同時に実施されてもよい。
この方法では、第４注入工程において第４範囲の半導体基板の上面に対して深い位置（第４深さ）にｐ型不純物を注入し、第２熱処理工程においてｐ型不純物を活性化させることでボディ領域を形成する。第４注入工程では、ピラー領域とボディ領域を区別することなく、ピラー領域とボディ領域を形成すべき範囲全体（すなわち、第２範囲と第３範囲を含むこれらよりも広い第４範囲）にｐ型不純物を注入する。このようにボディ領域とピラー領域の区別なくｐ型不純物を注入することで、ボディ領域形成工程専用のマスクが不要となる。このように深い位置（第４深さ）にｐ型不純物を注入してボディ領域を形成すると、ピラー領域内において第２深さ（浅い位置）よりも第１深さ（深い位置）で高濃度となるようにｐ型不純物が分布する。また、第１注入工程では、第２注入工程よりも高濃度にｎ型不純物を注入する。このようにｎ型不純物を注入すると、ピラー領域内において、浅い位置ではｎ型不純物濃度が低く、深い位置ではｎ型不純物濃度が高くなる。このようなｎ型不純物濃度分布でも、ピラー領域を形成すべき領域の全体をｎ型化することができ、好適にピラー領域を形成することができる。また、ｐ型不純物濃度が高いコンタクト領域に対してｎ型不純物濃度が高い領域が隣接すると、これらの界面のｐｎ接合において障壁が小さくなり、このｐｎ接合を介して電流がリークする。これに対し、上記のようにピラー領域の浅い位置のｎ型不純物濃度を低くすることで、電流リークを抑制することができる。さらに、仮に、深い位置のピラー領域の幅が浅い位置のピラー領域の幅よりも極端に広ければ、深い位置のピラー領域の上部にコンタクト領域が存在し、これらが隣接することになる。つまり、ｐ型不純物濃度が高いコンタクト領域とｎ型不純物濃度が高い深い位置のピラー領域が上下方向に隣接し、これらの間の界面で電流がリークする。しかしながら、この方法では浅い位置と深い位置とでピラー領域の幅に差が生じ難いので、深い位置のピラー領域がコンタクト領域に隣接することを抑制することができる。したがって、これらの間におけるリーク電流を抑制することができる。
本明細書が開示する一例の方法では、ボディ領域及びピラー領域の形成後において、第２深さにおけるピラー領域内のｎ型不純物濃度が、第１深さにおけるピラー領域内のｐ型不純物濃度よりも低い。
このように、浅い位置（すなわち、第２深さ）におけるピラー領域のｎ型不純物濃度を低くすることで、リーク電流をより好適に抑制することができる。
本明細書が開示する一例の方法によって製造されるダイオードは、複数のトレンチゲートと、エミッタ領域と、コレクタ領域をさらに有する。複数のトレンチゲートの各々は、ボディ領域とバリア領域に接している。エミッタ領域は、複数のトレンチゲートの間に配置され、トレンチゲートに接しており、アノード電極と接しているｎ型領域である。コレクタ領域は、バリア領域よりも下側に位置するｐ型領域である。コンタクト領域及びピラー領域が、複数のトレンチゲートの間に配置されている。
なお、複数のトレンチゲート、エミッタ領域及びコレクタ領域は、どのような工程によって形成してもよく、どのようなタイミングで形成してもよい。
この方法によって製造されるダイオードの内部には、トレンチゲート、エミッタ領域、ボディ領域、バリア領域及びコレクタ領域によって、ＩＧＢＴが形成されている。上述したように、この方法ではピラー領域の幅を均一化することが可能であるので、複数のトレンチゲートの間の間隔を狭めることができる。このようにトレンチゲートの間隔を狭くすることで、ＩＧＢＴのオン電圧を低減することができる。
本明細書が開示する一例の方法では、前記第１注入工程では、開口部を有するマスクを介してｎ型不純物を注入し、前記第２注入工程では、前記マスクをエッチングして前記開口部を拡大し、前記エッチング後の前記マスクを介してｎ型不純物を注入する。
この方法によれば、第１注入工程と第２注入工程とでマスクを作り直す必要が無い。開口部の幅を広げるだけで共通のマスクを用いることができる。したがって、効率的にダイオードを製造することができる。
以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。
１０ ：半導体装置
１２ ：半導体基板
１４ ：トレンチ
１６ ：ゲート絶縁膜
１８ ：ゲート電極
２０ ：層間絶縁膜
２２ ：上部電極
２６ ：下部電極
３０ ：エミッタ領域
３２ ：コンタクト領域
３３ ：上部ボディ領域
３４ ：バリア領域
３５ ：ピラー領域
３６ ：下部ボディ領域
３８ ：ドリフト領域
３９ ：バッファ領域
４０ ：コレクタ領域
４２ ：カソード領域

Claims (5)

  1. ダイオードの製造方法であって、
    前記ダイオードが、
    アノード電極と、
    前記アノード電極に接するｐ型のコンタクト領域と、
    前記コンタクト領域の下側に位置し、前記コンタクト領域よりもｐ型不純物濃度が低いｐ型のボディ領域と、
    前記ボディ領域の下側に位置するｎ型のバリア領域と、
    前記アノード電極に接する位置から前記コンタクト領域と前記ボディ領域を貫通して前記バリア領域まで伸びているｎ型のピラー領域、
    を有し、
    前記製造方法が、
    第１範囲の半導体基板の上面に対して、第１深さにｎ型不純物を注入する第１注入工程と、
    前記第１範囲を一部に含む第２範囲の前記上面に対して、前記第１深さよりも浅い第２深さにｎ型不純物を注入する第２注入工程と、
    前記第２範囲の両側に位置する第３範囲の前記上面に対して、前記第１深さよりも浅い第３深さに、前記第２注入工程で注入したｎ型不純物よりも高濃度にｐ型不純物を注入する第３注入工程と、
    前記半導体基板を熱処理することによって、前記第３注入工程でｐ型不純物を注入した領域に第１ｐ型領域を形成し、前記第１注入工程と前記第２注入工程でｎ型不純物を注入した領域の一部に第１ｎ型領域を形成する第１熱処理工程、
    を有し、
    前記第１ｐ型領域が前記コンタクト領域となり、前記第１ｎ型領域が前記ピラー領域となる、
    ダイオードの製造方法。
  2. 前記製造方法が、
    前記第２範囲と前記第３範囲とを一部に含む第４範囲の前記上面に対して、前記第２深さ及び前記第３深さよりも深い第４深さにｐ型不純物を注入する第４注入工程と、
    前記半導体基板を熱処理することによって、前記第４注入工程でｐ型不純物を注入した領域の一部に第２ｐ型領域を形成する第２熱処理工程、
    をさらに有し、
    前記第２ｐ型領域が、前記ボディ領域となり、
    前記第１注入工程では、前記第２注入工程よりも高濃度にｎ型不純物を注入する、
    請求項１の製造方法。
  3. 前記ボディ領域及び前記ピラー領域の形成後において、前記第２深さにおける前記ピラー領域内のｎ型不純物濃度が、前記第１深さにおける前記ピラー領域内のｐ型不純物濃度よりも低い請求項２の製造方法。
  4. 前記ダイオードが、
    前記ボディ領域と前記バリア領域に接する複数のトレンチゲートと、
    前記複数のトレンチゲートの間に配置され、前記トレンチゲートに接し、前記アノード電極と接するｎ型のエミッタ領域と、
    前記バリア領域よりも下側に位置するｐ型のコレクタ領域、
    をさらに有し、
    前記コンタクト領域及び前記ピラー領域が、前記複数のトレンチゲートの間に配置されている、
    請求項１〜３の何れか一項の製造方法。
  5. 前記第１注入工程では、開口部を有するマスクを介してｎ型不純物を注入し、
    前記第２注入工程では、前記マスクをエッチングして前記開口部を拡大し、前記エッチング後の前記マスクを介してｎ型不純物を注入する、
    請求項１〜４の何れか一項の製造方法。
JP2015023321A 2015-02-09 2015-02-09 ダイオードの製造方法 Active JP6152861B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2015023321A JP6152861B2 (ja) 2015-02-09 2015-02-09 ダイオードの製造方法
US15/009,045 US9443766B2 (en) 2015-02-09 2016-01-28 Method for manufacturing diode

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015023321A JP6152861B2 (ja) 2015-02-09 2015-02-09 ダイオードの製造方法

Publications (2)

Publication Number Publication Date
JP2016146433A true JP2016146433A (ja) 2016-08-12
JP6152861B2 JP6152861B2 (ja) 2017-06-28

Family

ID=56566129

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015023321A Active JP6152861B2 (ja) 2015-02-09 2015-02-09 ダイオードの製造方法

Country Status (2)

Country Link
US (1) US9443766B2 (ja)
JP (1) JP6152861B2 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6946922B2 (ja) * 2017-10-18 2021-10-13 株式会社デンソー 半導体装置
WO2020203650A1 (ja) * 2019-03-29 2020-10-08 京セラ株式会社 半導体装置及び半導体装置の製造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008258442A (ja) * 2007-04-05 2008-10-23 Toshiba Corp 電力用半導体素子
JP2009141243A (ja) * 2007-12-10 2009-06-25 Toshiba Corp 半導体装置
JP2011222681A (ja) * 2010-04-08 2011-11-04 Hitachi Ltd 半導体装置
JP2013048230A (ja) * 2011-07-27 2013-03-07 Toyota Central R&D Labs Inc ダイオード、半導体装置およびｍｏｓｆｅｔ
WO2013121519A1 (ja) * 2012-02-14 2013-08-22 トヨタ自動車株式会社 Ｉｇｂｔ、及び、ｉｇｂｔの製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3968912B2 (ja) 1999-05-10 2007-08-29 富士電機デバイステクノロジー株式会社 ダイオード
EP1267415A3 (en) * 2001-06-11 2009-04-15 Kabushiki Kaisha Toshiba Power semiconductor device having resurf layer
US7465986B2 (en) * 2004-08-27 2008-12-16 International Rectifier Corporation Power semiconductor device including insulated source electrodes inside trenches
JP5216801B2 (ja) * 2010-03-24 2013-06-19 株式会社東芝 半導体装置
JP5716619B2 (ja) * 2011-09-21 2015-05-13 トヨタ自動車株式会社 半導体装置
US9299819B2 (en) * 2012-03-28 2016-03-29 Infineon Technologies Americas Corp. Deep gate trench IGBT

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008258442A (ja) * 2007-04-05 2008-10-23 Toshiba Corp 電力用半導体素子
JP2009141243A (ja) * 2007-12-10 2009-06-25 Toshiba Corp 半導体装置
JP2011222681A (ja) * 2010-04-08 2011-11-04 Hitachi Ltd 半導体装置
JP2013048230A (ja) * 2011-07-27 2013-03-07 Toyota Central R&D Labs Inc ダイオード、半導体装置およびｍｏｓｆｅｔ
WO2013121519A1 (ja) * 2012-02-14 2013-08-22 トヨタ自動車株式会社 Ｉｇｂｔ、及び、ｉｇｂｔの製造方法

Also Published As

Publication number Publication date
US20160233130A1 (en) 2016-08-11
JP6152861B2 (ja) 2017-06-28
US9443766B2 (en) 2016-09-13

Similar Documents

Publication Publication Date Title
JP5849882B2 (ja) 縦型半導体素子を備えた半導体装置
JP5787853B2 (ja) 電力用半導体装置
JP6679892B2 (ja) 半導体装置
JP6150908B2 (ja) 電力用半導体装置
JP6226786B2 (ja) 半導体装置およびその製造方法
US9786746B2 (en) Semiconductor device with improved reverse recovery characteristics
WO2015145929A1 (ja) 半導体装置
JP2008103683A (ja) 省スペース型のエッジ構造を有する半導体素子
JP2016040820A (ja) 半導体装置
TW201630185A (zh) 半導體裝置
JP2014523122A (ja) 絶縁ゲート型トランジスタおよびその製造方法
JP2008251620A (ja) 半導体装置とその製造方法
JP5867484B2 (ja) 半導体装置の製造方法
WO2014087499A1 (ja) 半導体装置
JPWO2018105729A1 (ja) 半導体装置
US9899374B2 (en) Semiconductor device
JP6152861B2 (ja) ダイオードの製造方法
JP2017191817A (ja) スイッチング素子の製造方法
CN109844954B (zh) 半导体器件及其制造方法
JP2019096732A (ja) 半導体装置
JP6665713B2 (ja) 半導体装置
JP6992476B2 (ja) 半導体装置
JP7107718B2 (ja) スイッチング素子の製造方法
WO2015186428A1 (ja) 半導体装置、及び、半導体装置の製造方法
JP2010135526A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20160516

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20170216

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170221

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170321

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170502

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170515

R151 Written notification of patent or utility model registration

Ref document number: 6152861

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250