DE112012005869T5 - IGBT und IGBT-Herstellungsverfahren - Google Patents

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Abstract

Ein Verfahren zum Herstellen eines IGBTs wird bereitgestellt. Der IGBT hat einen Emitterbereich des n-Typs, einen oberen Körperbereich des p-Typs, einen Zwischenbereich des n-Typs, einen unteren Körperbereich des p-Typs, einen Driftbereich des n-Typs, einen Kollektorbereichs des p-Typs, eine Vielzahl von Gräben, die den Emitterbereich, den oberen Körperbereich, den Zwischenbereich und den unteren Körperbereich von einer oberen Oberfläche eines Halbleitersubstrats durchdringen und den Driftbereich erreichen, und Gateelektroden, die in den Gräben gebildet sind. Das Herstellverfahren enthält Bilden der Gräben auf der oberen Oberfläche des Halbleitersubstrats, Bilden der Isolationsschicht in den Gräben, Bilden einer Elektrodenschicht auf dem Halbleitersubstrat und in den Gräben nach dem Bilden der Isolationsschicht, Planmachen einer oberen Oberfläche der Elektrodenschicht, und Implantieren von n-Typ Verunreinigungen in eine Tiefe des Zwischenbereichs von einer Seite der oberen Oberfläche des Halbleitersubstrats nach dem Planmachen der oberen Oberfläche der Elektrodenschicht.

Description

  • TECHNISCHES GEBIET
  • Eine Technik, die in der vorliegenden Beschreibung offenbart wird, bezieht sich auf ein Schaltelement wie zum Beispiel einen IGBT.
  • BESCHREIBUNG DES STANDS DER TECHNIK
  • Japanische Patentanmeldungsoffenlegung Nr. 2010-103326 (bezeichnet im Weiteren als Patentdokument 1) offenbart einen IGBT. Gemäß diesem IGBT ist ein Körperbereich durch einen n-Typ-Zwischenbereich in einem oberen Körperbereich und einem unteren Körperbereich getrennt. Ferner hat dieser IGBT Gateelektroden des Grabentyps, die jeweils einen Driftbereich erreichen, indem sie durch den oberen Körperbereich, den Zwischenbereich, und den unteren Körperbereich durchdringen. Dadurch, dass der Zwischenbereich in dem Körperbereich auf diese Weise bereitgestellt wird, kann ein Herausfließen von Löchern in dem Driftbereich in den oberen Körperbereich unterdrückt werden, während der IGBT eingeschaltet ist. Mit dieser Anordnung kann eine Ansammlung von vielen Löchern in dem Driftbereich möglich werden, und eine Einschaltspannung des IGBTs kann reduziert werden.
  • ZUSAMMENFASSUNG
  • Technisches Problem
  • Charakteristiken des IGBTs mit dem obigen Zwischenbereich, insbesondere einem Gateschwellwert, die Einschaltspannung, und eine Kapazität von jeder Gateelektrode ändert sich sehr abhängig von einer n-Typ-Verunreinigungsdichte in dem Zwischenbereich in der Nähe einer Gateisolationsschicht. Herkömmlich ist es schwierig gewesen, die n-Typ-Verunreinigungsdichte in dem Zwischenbereich in der Nähe der Gateisolationsschicht genau zu steuern. Entsprechend gab es in der Massenproduktion des IGBTs ein Problem, dass eine große Variation in den Charakteristiken zwischen den IGBTs auftrat. Deswegen stellt die vorliegende Beschreibung einen IGBT mit einem Zwischenbereich bereit, der eine Struktur hat, in der eine Variation der Charakteristiken nicht einfach zur Zeit der Massenproduktion auftritt.
  • Lösung des Problems
  • Die Erfinder haben gefunden, dass die n-Typ-Verunreinigungsdichte in dem Zwischenbereich in der Nähe einer Gateisolationsschicht mit einer Tiefe eines unteren Endes des Zwischenbereichs in der Nähe einer Gateisolationsschicht zusammenhängt. Das heißt, beim Ionenimplantieren, um einen Zwischenbereich zu bilden, tendiert eine Tiefe der implantierten Ionen aufgrund eines Einflusses einer Form von jeder Gateelektrode dazu, in der Nähe der Gateisolationsschicht größer zu werden als in anderen Bereichen. Deswegen tritt zum Beispiel eine Differenz ΔD1 zwischen einer Tiefe eines unteren Endes eines Zwischenbereichs in der Nähe einer Gateisolationsschicht 42 und eine Tiefe eines unteren Endes des Zwischenbereichs 24 an einer Position weit weg von der Gateisolationsschicht 42 auf, wie in 17 gezeigt. Abhängig von der Tiefe des unteren Endes des Zwischenbereichs in der Nähe der Gateisolationsschicht ändert sich eine Dichteverteilung der n-Typ-Verunreinigung in dem Zwischenbereich in der Nähe der Gateisolationsschicht (zum Beispiel einem Bereich, der durch Bezugszeichen 24s in 17 bezeichnet ist). Die vorliegenden Erfinder haben gefunden, dass die n-Typ-Verunreinigungsdichte in dem Zwischenbereich in der Nähe der Gateisolationsschicht genau durch Steuern der Tiefe des unteren Endes des Zwischenbereichs auf einen vorbestimmten Wert gesteuert werden kann.
  • Ein erster IGBT, der in der vorliegenden Beschreibung offenbart wird, hat einen n-Typ-Emitterbereich, einen p-Typ-Oberen-Körperbereich, der unter dem Emitterbereich gebildet ist, einen n-Typ-Zwischenbereich, der unter dem oberen Körperbereich gebildet ist, einen unteren Körperbereich des p-Typs, der unter dem Zwischenbereich gebildet ist, einen Driftbereich des n-Typs, der unter dem unteren Körperbereich gebildet ist, einen Kollektorbereich des p-Typs, der in Kontakt mit dem Driftbereich ist, eine Vielzahl von Gräben, die den Emitterbereich, den oberen Körperbereich, den Zwischenbereich und den unteren Körperbereich von einer oberen Oberfläche eines Halbleitersubstrats durchdringen und den Driftbereich erreichen, und Gateelektroden, die in den Gräben gebildet sind, wobei jede dem oberen Körperbereich, dem Zwischenbereich und dem unteren Körperbereich, die zwischen dem Emitterbereich und dem Driftbereich lokalisiert sind, über eine Isolationsschicht zugewandt ist. Eine Variation einer Tiefe eines unteren Endes des Zwischenbereichs, der zwischen zwei Gateelektroden lokalisiert ist, ist gleich oder kleiner als 110 nm.
  • Die Variation der Tiefe des unteren Endes des Zwischenbereichs, der zwischen den zwei Gateelektroden lokalisiert ist, ist eine Differenz zwischen einer Tiefe des unteren Endes einer tiefsten Position des Zwischenbereichs und einer Tiefe des unteren Endes an einer flachsten Position des Zwischenbereichs. Zum Beispiel ist in dem in 17 gezeigten Beispiel die Differenz der ΔD1 die Variation der Tiefe des unteren Endes des Zwischenbereichs 24 zwischen den zwei Gateelektroden 40. 1 zeigt eine Beziehung zwischen der Variation ΔD1 der Tiefe des unteren Endes des Zwischenbereichs, der zwischen den zwei Gateelektroden angeordnet ist, und eine n-Typ-Verunreinigungsdichte C1 in dem Zwischenbereich in der Nähe einer Gateisolationsschicht. In 1 sind standardisierte Werte der n-Typ-Verunreinigungsdichte C1 angegeben. Genauer zeigt 1, wie niedrig die N-Typ-Verunreinigungsdichte wird, wenn sie verglichen wird mit der in einem Fall, in dem die Variation ΔD1 der Tiefe null ist (ein Wert, der durch Simulation berechnet wurde). Wie aus 1 klar wird, wird die n-Typ-Verunreinigungsdichte C1 konstant bei einem Wert von ungefähr 1%, wenn die Variation ΔD1 der Tiefe gleich oder weniger als 110 nm ist. Deswegen ändert sich die n-Typ-Verunreinigungsdichte C1 wenig, wenn die Variation ΔD1 der Tiefe gleich oder weniger als 110 nm ist, selbst wenn die Variation ΔD1 der Tiefe sich ändert. Wenn die Variation ΔD1 der Tiefe größer als 110 nm wird, ändert sich die n-Typ-Verunreinigungsdichte C1 schnell. Entsprechend ändern sich die Charakteristiken des IGBTs selbst, wenn die Variation ΔD1 der Tiefe sich nur wenig ändert, wenn die Variation ΔD1 der Tiefe größer als 110 nm ist. Folglich kann die Variation der Charakteristiken des IGBTs zur Zeit der Massenproduktion durch Einstellen der Variation der Tiefe des unteren Endes des Zwischenbereichs auf gleich oder weniger als 110 nm unterdrückt werden, wie oben beschrieben.
  • Die vorliegende Beschreibung stellt auch ein Verfahren zum Herstellen eines IGBTs bereit, das eine Variation einer Tiefe eines unteren Endes eines Zwischenbereichs unterdrücken kann. Ein erstes in der vorliegenden Beschreibung offenbartes Herstellverfahren ist zum Herstellen eines IGBTs, der einen n-Typ-Emitterbereich, einen oberen Körperbereich des p-Typs, der unter dem Emitterbereich gebildet ist, einen Zwischenbereich des n-Typs, der unter dem oberen Körperbereich gebildet ist, einen unteren Körperbereich des p-Typs, der unter dem Zwischenbereich gebildet ist, einen Driftbereich des n-Typs, der unter dem unteren Körperbereich gebildet ist, einen Kollektorbereich des p-Typs, der in Kontakt mit dem Driftbereich steht, eine Vielzahl von Gräben, die durch den Emitterbereich, den oberen Körperbereich, den Zwischenbereich und den unteren Körperbereich von einer oberen Oberfläche eines Halbleitersubstrats dringen, und den Driftbereich erreichen, und Gateelektroden, die in den Gräben gebildet sind, die jeweils dem oberen Körperbereich, dem Zwischenbereich und dem unteren Körperbereich, die zwischen dem Emitterbereich und dem Driftbereich lokalisiert sind, über eine Isolationsschicht zugewandt sind. Das Herstellverfahren enthält Bilden der Gräben auf der oberen Oberfläche des Halbleitersubstrats, Bilden der Isolationsschicht in den Gräben, Bilden einer Elektrodenschicht auf dem Halbleitersubstrat und in den Gräben nach dem Bilden der Isolationsschicht, Planmachen einer oberen Oberfläche der Elektrodenschicht, und Implantieren von n-Typ-Verunreinigungen in eine Tiefe des Zwischenbereichs von einer Seite der oberen Oberfläche des Halbleitersubstrats nach dem Planmachen der oberen Oberfläche der Elektrodenschicht.
  • Bei der Elektrodenschicht ist die Elektrodenschicht, die in jedem Graben gebildet wird, eine Gateelektrode. Nachdem die Elektrodenschicht gebildet wurde, werden konkave Abschnitte auf der Oberfläche der Elektrodenschicht eines oberen Teils des Grabens gebildet. Wenn Verunreinigungen in diesem Zustand in das Halbleitersubstrat implantiert werden, wird eine implantierte Tiefe der Verunreinigungen größer in der Nähe des Grabens als in anderen Bereichen. Deswegen wird in dem vorliegenden Herstellverfahren die Oberfläche der Elektrodenschicht plan gemacht, nachdem die Elektrodenschicht gebildet wurde. Danach werden n-Typ-Verunreinigungen in eine Tiefe des Zwischenbereichs von einer Seite der oberen Oberfläche des Halbleitersubstrats implantiert. Entsprechend können die n-Typ-Verunreinigungen in ungefähr einer konstanten Tiefe in das Halbleitersubstrat implantiert werden. Folglich kann gemäß dem vorliegenden Verfahren der Zwischenbereich mit ungefähr einer konstanten Tiefe gebildet werden, und die Variation der Tiefe des unteren Endes des Zwischenbereichs kann unterdrückt werden.
  • Ein zweites in der vorliegenden Beschreibung offenbartes Herstellverfahren ist zum Herstellen eines IGBTs, der einen Emitterbereich des n-Typs, einen oberen Körperbereichs des p-Typs, der unter dem Emitterbereich gebildet wird, einen Zwischenbereich des n-Typs, der unter dem oberen Körperbereich gebildet ist, einen unteren Körperbereich des p-Typs, der unter dem Zwischenbereich gebildet ist, einen Driftbereich des n-Typs, der unter dem unteren Körperbereich gebildet ist, einen Kollektorbereich des p-Typs, der in Kontakt mit dem Driftbereich ist, eine Vielzahl von Gräben, die den Emitterbereich, den oberen Körperbereich, den Zwischenbereich und den unteren Körperbereich von einer oberen Oberfläche eines Halbleitersubstrats durchdringen und den Driftbereich erreichen, und Gateelektroden, die in den Gräben gebildet sind, wobei jede dem oberen Körperbereich, dem Zwischenbereich und dem unteren Körperbereich, die zwischen dem Emitterbereich und dem Driftbereich lokalisiert sind, über eine Isolationsschicht zugewandt ist. Das Herstellverfahren enthält Bilden der Gräben auf der oberen Oberfläche des Halbleitersubstrats, Bilden der Isolationsschicht in den Gräben, Bilden der Gateelektroden in den Gräben, nach dem Bilden der Isolationsschicht, sodass obere Oberflächen der Gateelektroden an Positionen lokalisiert sind, die niedriger sind als obere Enden der Gräben, Bilden eines Maskenbauelements auf jeder Gateelektrode oder Bilden eines Maskenbauteils auf dem Halbleitersubstrat, sodass das Maskenbauteil dicker auf den Gateelektroden als in anderen Bereichen ist, und Implantieren der n-Typ-Verunreinigungen in eine Tiefe des Zwischenbereichs von einer Seite der oberen Oberfläche des Halbleitersubstrats, nach dem Bilden des Maskenbauteils.
  • Nachdem die Gateelektroden gebildet sind, wird eine Lücke (ein konkaver Abschnitt) zwischen der oberen Oberfläche von jeder Gateelektrode und der oberen Oberfläche des Halbleitersubstrats gebildet. Wenn die Verunreinigungen in das Halbleitersubstrat in diesem Zustand implantiert werden, wird eine implantierte Tiefe der Verunreinigungen in der Nähe des Grabens größer als in anderen Bereichen. Deswegen wird in dem vorliegenden Herstellungsverfahren eine Maske gebildet, nachdem die Gateelektrode gebildet wurde. Danach werden die n-Typverunreinigungen in eine Tiefe des Zwischenbereichs von einer Seite der oberen Oberfläche des Halbleitersubstrats implantiert. Basierend auf dem Bilden der Maske auf der Gateelektrode kann verhindert werden, dass die implantierte Tiefe der Verunreinigungen in der Nähe des Grabens größer als in anderen Bereichen wird. Wenn ferner ein Maskenbauteil auf dem Halbleitersubstrat gebildet wird, sodass das Maskenbauteil auf den Gateelektroden dicker ist als in anderen Bereichen, kann verhindert werden, dass die implantierte Tiefe der Verunreinigungen in der Nähe des Grabens größer als in anderen Bereichen wird. Entsprechend können n-Typ-Verunreinigungen in ungefähr einer konstanten Tiefe des Halbleitersubstrats implantiert werden. Folglich kann entsprechend dem vorliegenden Verfahren der Zwischenbereich in ungefähr der konstanten Tiefe gebildet werden, und die Variation der Tiefe des unteren Endes des Zwischenbereichs kann unterdrückt werden.
  • Ferner haben die vorliegenden Erfinder gefunden, dass es auch in einem IGBT ohne einen unteren Körperbereich die Variation ΔD1 einer Tiefe eines unteren Endes des Zwischenbereichs, der zwischen zwei Gateelektroden lokalisiert ist, einen großen Einfluss auf die Charakteristiken des IGBTs gibt. Deswegen stellt die vorliegende Beschreibung einen zweiten IGBT bereit.
  • Ein zweiter IGBT, der durch die vorliegende Beschreibung bereitgestellt wird, hat einen Emitterbereich des n-Typs, einen Körperbereichs des p-Typs, der unter dem Emitterbereich gebildet ist, einen Zwischenbereich des n-Typs, der unter dem Körperbereich gebildet ist, einen Driftbereich des n-Typs, der unter dem Zwischenbereich gebildet ist, wobei eine Verunreinigungsdichte des n-Typs in dem Driftbereich geringer ist als die in dem Zwischenbereich, und die n-Typ-Verunreinigungsdichte ist im Wesentlichen einheitlich in dem Driftbereich, einem Kollektorbereich des p-Typs, der unter dem Driftbereich gebildet ist, eine Vielzahl von Gräben, die durch den Emitterbereich, den Körperbereich, und den Zwischenbereich von einer oberen Oberfläche des Halbleitersubstrats dringen und den Driftbereich erreichen, und Gateelektroden, die in den Gräben gebildet sind, die jeweils dem Körperbereich, der zwischen dem Emitterbereich und dem Zwischenbereich lokalisiert ist, über eine Isolationsschicht zugewandt sind. Eine Variation einer Tiefe eines unteren Endes des Zwischenbereichs, der zwischen zwei Gateelektroden lokalisiert ist, ist gleich oder kleiner als 110 nm.
  • Die Variation der Tiefe des unteren Endes des Zwischenbereichs in dem zweiten IGBT ist eine Differenz zwischen der Tiefe des unteren Endes einer tiefsten Position des Zwischenbereichs und der Tiefe des unteren Endes einer flachsten Position des Zwischenbereichs. 15 zeigt eine Beziehung zwischen der Variation ΔD1 der Tiefe des unteren Endes des Zwischenbereichs, der zwischen zwei Gateelektroden lokalisiert ist, und einer n-Typ-Verunreinigungsdichte C1 in dem Zwischenbereich in der Nähe einer Gateisolationsschicht. In 15 werden standardisierte Werte als die n-Typ-Verunreinigungsdichte C1 gezeigt. Genauer zeigt 15, wie niedrig die n-Typ-Verunreinigungsdichte verglichen mit einem Fall wird, in dem die Variation ΔD1 der Tiefe null ist (ein Wert, der durch Simulation berechnet wird). Wie aus 15 klar wird, wird die n-Typ-Verunreinigungsdichte konstant bei einem Wert von ungefähr 1%, wenn die Variation ΔD1 der Tiefe gleich oder kleiner als 110 nm ist. Deswegen ändert sich die n-Typ-Verunreinigungsdichte C1 wenig, wenn die Variation ΔD1 der Tiefe gleich oder kleiner als 110 nm ist, selbst wenn die Variation ΔD1 der Tiefe sich ändert. Wenn die Variation ΔD1 der Tiefe größer als 110 nm wird, ändert sich die n-Typ-Verunreinigungsdichte C1 signifikant. Entsprechend ändern sich die Charakteristiken des IGBTs, wenn die Variation ΔD1 der Tiefe größer als 110 nm ist, selbst wenn die Variation ΔD1 der Tiefe sich nur wenig ändert. Folglich kann die Variation der Charakteristiken des IGBTs zur Zeit der Massenproduktion wie oben beschrieben durch Einstellen der Variation der Tiefe des unteren Endes des IGBT-Bereichs auf gleich oder kleiner als 110 nm unterdrückt werden.
  • Die vorliegende Erfindung stellt auch ein Verfahren zum Herstellen eines IGBTs ohne einen unteren Körperbereich bereit, das eine Variation einer Tiefe eines unteren Endes eines Zwischenbereichs unterdrücken kann. Ein drittes Herstellungsverfahren, das in der vorliegenden Beschreibung offenbart wird, ist zum Herstellen eines IGBTs, der einen n-Typ-Emitterbereich, einen Körperbereich des p-Typs, der unter dem Emitterbereich gebildet ist, einen Zwischenbereich des n-Typs, der unter dem Körperbereich gebildet ist, einen Driftbereich des n-Typs, der unter dem Zwischenbereich gebildet ist mit einer n-Typ-Verunreinigungsdichte in dem Driftbereich, die niedriger ist als die in dem Zwischenbereich, und wobei die n-Typ-Verunreinigung ungefähr konstant in dem Driftbereich ist, einen Kollektorbereich des p-Typs, der unter dem Driftbereich gebildet ist, eine Vielzahl von Gräben, die den Emitterbereich, den Körperbereich, und den Zwischenbereich von einer oberen Oberfläche eines Halbleitersubstrats durchdringen und den Driftbereich erreichen, und Gateelektroden, die in den Gräben gebildet sind, die jeweils dem Körperbereich, der zwischen dem Emitterbereich und dem Zwischenbereich lokalisiert ist, über eine Isolationsschicht zugewandt sind. Das Herstellverfahren enthält Bilden der Gräben auf der oberen Oberfläche des Halbleitersubstrats, Bilden der Isolationsschicht in den Gräben, Bilden einer Elektrodenschicht auf dem Halbleitersubstrat und in den Gräben nach dem Bilden der Isolationsschicht, Planmachen einer oberen Oberfläche der Elektrodenschicht, und Implantieren der n-Typ-Verunreinigungen in eine Tiefe des Zwischenbereichs von einer Seite der oberen Oberfläche des Halbleitersubstrats nach dem Planmachen der oberen Oberfläche der Elektrodenschicht.
  • Gemäß dem vorliegenden Verfahren kann der Zwischenbereich in ungefähr einer konstanten Tiefe gebildet werden, und die Variation der Tiefe des unteren Endes des Zwischenbereichs kann unterdrückt werden.
  • Ein viertes in der vorliegenden Beschreibung offenbartes Herstellverfahren ist zum Herstellen eines IGBTs, der einen Emitterbereich des n-Typs, einen Körperbereich des p-Typs, der unter dem Emitterbereich gebildet ist, einen Zwischenbereich des n-Typs, der unter dem Körperbereich gebildet ist, einen Driftbereich des n-Typs, der unter dem Zwischenbereich gebildet ist, wobei eine n-Typ-Verunreinigungsdichte in dem Driftbereich niedriger ist als in dem Zwischenbereich und die n-Typ-Verunreinigungsdichte im Wesentlichen einheitlich in dem Driftbereich ist, einen Kollektorbereich des p-Typs, der unter dem Driftbereich gebildet ist, eine Vielzahl von Gräben, die den Emitterbereich, den Körperbereich und den Zwischenbereich von einer oberen Oberfläche eines Halbleitersubstrats durchdringen und den Driftbereich erreichen, und Gateelektroden, die in den Gräben gebildet sind, wobei jede den Körperbereich, der zwischen dem Emitterbereich und dem Zwischenbereich lokalisiert ist, über eine Isolationsschicht zugewandt ist. Das Herstellverfahren enthält Bilden der Gräben auf der oberen Oberfläche des Halbleitersubstrats, Bilden der Isolationsschicht in den Gräben, Bilden der Gateelektroden in den Gräben nach dem Bilden der Isolationsschicht, sodass obere Oberflächen der Gateelektroden an Positionen lokalisiert sind, die niedriger als obere Enden der Gräben sind, Bilden eines Maskenbauteils auf jeder Gateelektrode oder Bilden eines Maskenbauteils auf dem Halbleitersubstrat, sodass das Maskenbauteil dicker auf den Gateelektroden als in anderen Bereichen ist, und Implantieren von n-Typ-Verunreinigungen in eine Tiefe des Zwischenbereichs von einer Seite der oberen Oberfläche des Halbleitersubstrats nach dem Bilden des Maskenbauteils.
  • Gemäß dem vorliegenden Verfahren kann der Zwischenbereich in ungefähr einer konstanten Tiefe gebildet werden, und die Variation der Tiefe des unteren Endes des Zwischenbereichs kann unterdrückt werden.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • 1 ist ein Graph, der eine Beziehung zwischen einer Variation ΔD1 einer Tiefe eines unteren Endes eines Zwischenbereichs und einer n-Typ-Verunreinigungsdichte C1 in dem Zwischenbereich in der Nähe einer Gateisolationsschicht in einem IGBT mit einem unteren Körperbereich zeigt;
  • 2 ist eine Querschnittsansicht eines IGBT 10 nach einem Ausführungsbeispiel (einer Querschnittsansicht entlang einer Linie II-II in 3);
  • 3 ist eine obere Ansicht eines Halbleitersubstrats 12 des IGBTs 10 nach dem Ausführungsbeispiel;
  • 4 ist eine erklärende Ansicht eines Herstellungsverfahrens gemäß einem ersten Beispiel;
  • 5 ist eine erklärende Ansicht des Herstellungsverfahrens gemäß dem ersten Beispiel;
  • 6 ist eine erklärende Ansicht des Herstellungsverfahrens gemäß dem ersten Beispiel;
  • 7 ist eine erklärende Ansicht des Herstellungsverfahrens gemäß dem ersten Beispiel;
  • 8 ist eine erklärende Ansicht des Herstellungsverfahrens gemäß dem ersten Beispiel;
  • 9 ist eine erklärende Ansicht eines Herstellungsverfahrens gemäß einem zweiten Beispiel;
  • 10 ist eine erklärende Ansicht des Herstellungsverfahrens gemäß dem zweiten Beispiel;
  • 11 ist eine erklärende Ansicht eines Herstellungsverfahrens gemäß einem dritten Beispiel;
  • 12 ist eine erklärende Ansicht eines Herstellungsverfahrens gemäß einem vierten Beispiel;
  • 13 ist eine Querschnittsansicht eines IGBTs gemäß einem weiteren Ausführungsbeispiels (einer Querschnittsansicht entlang einer Linie XIII-XIII in 14);
  • 14 ist eine obere Ansicht des Halbleitersubstrats 12 des IGBTs gemäß dem anderen Ausführungsbeispiel;
  • 15 ist ein Graph, der eine Beziehung zwischen einer Variation ΔD1 einer Tiefe eines unteren Endes eines Zwischenbereichs und einer n-Typ-Verunreinigungsdichte C1 in dem Zwischenbereich in der Nähe einer Gateisolationsschicht in einem IGBT ohne einen unteren Körperbereich zeigt;
  • 16 ist eine Querschnittsansicht eines IGBTs 100 gemäß einem zweiten Ausführungsbeispiel;
  • 17 ist eine Querschnittsansicht eines herkömmlichen IGBTs mit einem unteren Körperbereich;
  • 18 ist eine erklärende Ansicht eines Verfahrens zum Herstellen eines herkömmlichen IGBTs mit einem unteren Körperbereich; und
  • 19 ist eine Querschnittsansicht eines herkömmlichen IGBTs ohne einen unteren Körperbereich.
  • BESCHREIBUNG VON AUSFÜHRUNGSBEISPIELEN
  • Ein IGBT 10 gemäß einem Ausführungsbeispiel, das in 2 gezeigt ist, ist konfiguriert durch ein Halbleitersubstrat 12 und Elektroden, einer Isolationsschicht usw., die auf einer oberen Oberfläche und einer unteren Oberfläche des Halbleitersubstrats 12 gebildet sind.
  • Eine Vielzahl von Gräben 40 ist auf einer oberen Oberfläche des Halbleitersubstrats 12 gebildet. Eine innere Oberfläche von jedem Graben 40 ist mit einer Gateisolationsschicht 42 bedeckt. Eine Gateelektrode 44 ist auf der inneren Oberfläche von jedem Graben 40 gebildet. Eine obere Oberfläche der Gateelektrode 44 ist mit einer Deckelisolationsschicht 46 bedeckt. Eine Zwischenlagenisolationsschicht 47 ist auf der Deckelisolationsschicht 46 gebildet. Jedoch können die Gateelektroden 44 an nicht gezeigten Positionen nach außen verbunden sein. Wie in 3 gezeigt, erstrecken sich die Gateelektroden 44 parallel zueinander.
  • In dem Halbleitersubstrat 12 sind Emitterbereiche 20, ein Körperkontaktbereich 21, ein oberer Körperbereich 22, ein Fließbereich („floating region") 24, ein unterer Körperbereich 26, ein Driftbereich 28, ein Pufferbereich 30, und ein Kollektorbereich 32 gebildet. Die Emitterbereiche 20 sind Bereiche eines n-Typs und sind selektiv in Bereichen gebildet, die an der oberen Oberfläche des Halbleitersubstrats 12 außen liegen. Die Emitterbereiche 20 sind in Kontakt mit der Gateisolationsschicht 42. Wie in 3 gezeigt erstrecken sich die Emitterbereiche 20 parallel entlang der Gateelektroden 44.
  • Der Körperkontaktbereich 21 ist ein p-Typ-Bereich mit einer hohen p-Typ-Verunreinigungsdichte. Der Körperkontaktbereich 21 ist zwischen zwei Emitterbereichen 20 gebildet. Der Körperkontaktbereich 21 liegt an der oberen Oberfläche des Halbleitersubstrats 12 außen.
  • Der obere Körperbereich 22 ist ein p-Typ-Bereich mit einer geringeren p-Typ-Verunreinigungsdichte als die des Körperkontaktbereichs. Der obere Körperbereich 22 ist unter dem Emitterbereich 20 und dem Körperkontaktbereich 21 gebildet. Der obere Körperbereich 22 ist in Kontakt mit den Gateisolationsschichten 42 unter dem Emitterbereich 20.
  • Der Fließbereich 24 ist ein n-Typ-Bereich und ist unter dem oberen Körperbereich 22 gebildet. Der Fließbereich 24 ist getrennt von dem Emitterbereich 20 durch den oberen Körperbereich 22. Der Fließbereich 24 ist in Kontakt mit den Gateisolationsschichten 42. Wenn die n-Typ-Verunreinigungsdichte in dem Fließbereich 24 höher wird, wird die Einschaltspannung des IGBTs 10 niedriger. Auf der anderen Seite wird, wenn die n-Typ-Verunreinigungsdichte in dem Fließbereich 24 auf einen vorbestimmten Wert erhöht wird, eine Durchbruchsspannungscharakteristik des IGBT 10 schnell verschlechtert. Deswegen wird die n-Typ-Verunreinigungsdichte in dem Fließbereich 24 auf einen höchsten Wert in einem Bereich eingestellt, der die Durchbruchsspannungscharakteristik nicht verschlechtert. Der Fließbereich 24 ist ein Zwischenbereich, der den oberen Körperbereich 22 von dem unteren Körperbereich 26 trennt.
  • Der untere Körperbereich 26 ist ein p-Typ-Bereich und ist unter dem Fließbereich 24 gebildet. Der untere Körperbereich 26 ist von dem oberen Körperbereich 22 durch den Fließbereich 24 getrennt. Der untere Körperbereich 26 ist in Kontakt mit den Gateisolationsschichten 42.
  • Der Driftbereich 28 ist ein n-Typ-Bereich mit einer niedrigen Dichte an n-Typ-Verunreinigungen. Der Driftbereich 28 ist unter dem unteren Körperbereich 26 gebildet. Der Driftbereich 28 ist von dem Fließbereich 24 durch den unteren Körperbereich 26 getrennt. Der Driftbereich 28 ist in Kontakt mit den Gateisolationsschichten 42, die an unteren Enden der Gräben 40 lokalisiert sind.
  • Der Pufferbereich 30 ist ein n-Typ-Bereich mit einer höheren Dichte an n-Typ-Verunreinigungen als die in dem Driftbereich 28. Der Pufferbereich 30 ist unter dem Driftbereich 28 gebildet.
  • Der Kollektorbereich 32 ist ein p-Typ-Bereich mit einer hohen Dichte von p-Typ-Verunreinigungen. Der Kollektorbereich 32 ist in einem Bereich gebildet, der an der unteren Oberfläche des Halbleitersubstrats 12 außen liegt. Der Kollektorbereich 32 ist von dem unteren Körperbereich 26 durch den Driftbereich 28 und den Pufferbereich 30 getrennt.
  • Wie oben beschrieben, ist jeder Graben 40 so angeordnet, dass er den Emitterbereich 20, den oberen Körperbereich 22, den Fließbereich 24 und den unteren Körperbereich 26 durchdringt und den Driftbereich 28 erreicht, weil jeder Bereich in dem Halbleitersubstrat 12 gebildet ist. Ferner ist die Gateelektrode 44 dem Emitterbereich 20, dem oberen Körperbereich 22, dem Fließbereich 24 und dem unteren Körperbereich 26 über die Gateisolationsschicht 42 auf einer Seitenfläche des Grabens 40 zugewandt.
  • Eine Emitterelektrode 60 ist auf der oberen Oberfläche des Halbleitersubstrats 12 gebildet. Die Emitterelektrode 60 ist in ohmscher Verbindung mit dem Emitterbereich 20 und dem Körperkontaktbereich 21. Die Emitterelektrode 60 ist von der Gateelektrode 44 durch die Deckelisolationsschicht 46 und die Zwischenlagenisolationsschicht 47 isoliert. Eine Kollektorelektrode 62 ist auf der unteren Oberfläche des Halbleitersubstrats 12 gebildet. Die Kollektorelektrode 62 ist in ohmscher Verbindung mit dem Kollektorbereich 32.
  • Als nächstes wird der Betrieb des IGBT 10 beschrieben. Wenn eine Spannung gleich oder höher als eine Gateschwellwertspannung (eine Gatespannung, die minimal nötig ist, um den IGBT 10 anzuschalten), an die Gateelektrode 44 in einem Zustand angelegt wird, dass eine Spannung, um die Kollektorelektrode 62" plus" zu machen, zwischen der Emitterelektrode 60 und der Kollektorelektrode 62 angelegt wird, wird der IGBT 10 eingeschaltet. Das heißt, Kanäle werden in dem oberen Körperbereich 22 und dem unteren Körperbereich 26 in Bereichen gebildet, die in Kontakt mit der Gateisolationsschicht 42 sind, und Elektronen fließen aus dem Emitterbereich 20 zu dem Kollektorbereich 32 durch die Kanäle. Zur gleichen Zeit fließen Löcher aus dem Kollektorbereich 32 in den Driftbereich 28. Basierend auf dem Fluss der Löcher in den Driftbereich 28 tritt ein Leitfähigkeitsmodulationsphänomen in dem Driftbereich 28 auf, und ein elektrischer Widerstand in dem Driftbereich 28 wird niedrig. Deswegen fließen Elektronen in dem Driftbereich 28 mit einem geringen Verlust. Ferner fließen die Löcher, die in den Driftbereich 28 geflossen sind, als nächstes von dem Driftbereich 28 hin zu dem oberen Körperbereich 22. Jedoch wird der Fließbereich 24 eine Barriere und eine Bewegung der Löcher hin zu dem oberen Körperbereich 22 wird unterdrückt. Deswegen wird eine Dichte der Löcher in dem Driftbereich 28 hoch und der elektrische Widerstand in dem Driftbereich 28 wird weiter reduziert. Folglich wird die Einschaltspannung des IGBT 10 reduziert.
  • Weil ferner der untere Körperbereich 26 gebildet ist, verbessert sich die Durchschlagsspannung des IGBT 10. Als ein Ergebnis kann eine Durchschlagsspannung eines Zielwerts erhalten werden.
  • Als nächstes wird ein Verfahren zum Herstellen des IGBTs 10 im Vergleich mit einem herkömmlichen Verfahren zum Herstellen eines IGBTs beschrieben. Als erstes wird als das Verfahren zum Herstellen des IGBTs 10 ein Herstellungsverfahren gemäß einem ersten Beispiel beschrieben. Der IGBT 10 wird aus einem n-Typ-Halbleitersubstrat (einem Siliziumsubstrat) mit ungefähr der gleichen n-Typ-Verunreinigungsdichte wie der in dem Driftbereich 28 hergestellt. Als erstes werden die Gräben 40 durch Ätzen auf der oberen Oberfläche des Halbleitersubstrats gebildet. Dann wird eine Isolationsschicht 50 auf der oberen Oberfläche des Halbleitersubstrats und auf einer inneren Oberfläche von jedem Graben 40 durch Oxidation, ein CVD-Verfahren oder ähnliches gebildet, wie in 4 gezeigt. Als nächstes wird eine Elektrodenschicht 52, die aus Polysilizium gemacht wird, auf der oberen Oberfläche des Halbleitersubstrats und in jedem Graben 40 durch ein PVD-Verfahren, das CVD-Verfahren oder ähnliches gebildet, wie in 5 gezeigt. Zu dieser Zeit werden aufgrund eines Einflusses einer Form des Grabens 40 konkave Abschnitte 54 auf einer Oberfläche der Elektrodenschicht 52 oberhalb des Grabens 40 gebildet. Als nächstes wird eine obere Oberfläche der Elektrodenschicht 52 durch Schmirgeln, Polieren, Ätzen, CMP oder ähnliches plan gemacht, wie in 6 gezeigt. Entsprechend werden die konkaven Abschnitte 54 ausgelöscht. Als nächstes werden Verunreinigungsionen in das Halbleitersubstrat von einer Seite der oberen Oberfläche des Halbleitersubstrats implantiert. In diesem Fall werden n-Typ-Verunreinigungen in den Emitterbereich 20 implantiert, p-Typ-Verunreinigungen in den Körperkontaktbereich 21 implantiert, p-Typ-Verunreinigungen in den oberen Körperbereich 22 implantiert, n-Typ-Verunreinigungen in den Fließbereich 24 implantiert, und n-Typ-Verunreinigungen in den unteren Körperbereich 26 implantiert. Bezugszeichen 20a bis 26a in 6 bezeichnen Positionen, an denen die Verunreinigungen implantiert werden. Das Bezugszeichen 20a bezeichnet eine Position, an der n-Typ-Verunreinigungen in den Emitterbereich 20 durch die Ionenimplantation implantiert werden. Das Bezugszeichen 21a bezeichnet eine Position, an der p-Typ-Verunreinigungen in den Körperkontakt 21 durch die Ionenimplantation implantiert werden. Das Bezugszeichen 22a bezeichnet eine Position, an der die p-Typ-Verunreinigungen in den oberen Körperbereich 22 durch die Ionenimplantation implantiert werden. Das Bezugszeichen 24a bezeichnet eine Position, an der n-Typ-Verunreinigungen in den Fließbereich 24 durch die Ionenimplantation implantiert werden. Das Bezugszeichen 26a bezeichnet eine Position, an der die p-Typ-Verunreinigungen in den unteren Körperbereich 26 durch die Ionenimplantation implantiert werden. Wie in der Zeichnung gezeigt, werden bei jeder Ionenimplantation auch Verunreinigungen in die Elektrodenschicht 52 und die Isolationsschicht 50 in dem Graben 40 implantiert. Zur Zeit der Ionenimplantation sind ein Widerstand (eine Bremsrate, wenn Ionen um eine Einheitsdistanz fortschreiten) der Elektrodenschicht 52 und der Isolationsschicht 50 und ein Widerstand einer Halbleiterschicht ungefähr gleich. Deswegen kann durch das Implantieren der Verunreinigungen, nachdem die obere Oberfläche der Elektrodenschicht 52 plan gemacht wurde, wie oben beschrieben, eine Tiefe der Implantation der Verunreinigungen in die Elektrodenschicht 52 und die Isolationsschicht 50 in dem Graben 40 und eine Tiefe der Implantation der Verunreinigung in die Halbleiterschicht außerhalb des Grabens 40 ungefähr gleich eingestellt werden. Als nächstes wird die Elektrodenschicht 52, die nicht benötigt wird, durch Ätzen entfernt. Zu dieser Zeit wird die Elektrodenschicht 52 in dem Graben 40 übriggelassen, wie in 7 gezeigt. Die Elektrodenschicht 52, die in dem Graben 40 übrig ist, wird die Gateelektrode 44. Als nächstes wird die Deckelisolationsschicht 46 auf der oberen Oberfläche der Gateelektrode 44 durch Oxidation, das CVD-Verfahren oder ähnliches gebildet. Als nächstes können durch eine Wärmebehandlung des Halbleitersubstrats Verunreinigungen, die in dem Halbleitersubstrat implantiert sind, diffundiert und aktiviert werden. Entsprechend werden, wie in 8 gezeigt, der Emitterbereich 20, der Körperkontaktbereich 21, der obere Körperbereich 22, der Fließbereich 24 und der untere Körperbereich 26 in dem Halbleitersubstrat gebildet werden. Weil Tiefen der Ionenimplantation in dem Graben 40 und außerhalb des Grabens 40 zur Zeit der Ionenimplantation ungefähr gleich sind, ist jeder Bereich in ungefähr einer konstanten Tiefe gebildet, wie in 8 gezeigt. Wie in 8 gezeigt, werden, nachdem jeder Bereich gebildet wurde, andere nötige Bereiche in dem Halbleitersubstrat gebildet, und nötige Elektroden, Isolationsschichten und Ähnliches werden auf der Oberfläche des Halbleitersubstrats gebildet. Als ein Ergebnis wird der IGBT 10 in 2 vervollständigt.
  • Als nächstes wird das herkömmliche Verfahren zum Herstellen des IGBTs beschrieben. In dem herkömmlichen Verfahren zum Herstellen des IGBTs wird das Verarbeiten bis zu einem in 5 gezeigten Zustand an dem Halbleitersubstrat in einer ähnlichen Weise wie der des Herstellungsverfahrens in dem ersten Beispiel durchgeführt. Als nächstes werden Verunreinigungsionen in das Halbleitersubstrat von einer Seite der oberen Oberfläche des Halbleitersubstrats implantiert, ohne die obere Oberfläche der Elektrodenschicht 52 plan zu machen. Bezugszeichen 20b bis 26b in 18 bezeichnen Positionen, von denen Verunreinigungen durch dieses Herstellungsverfahren in den Emitterbereich 20, den Körperkontaktbereich 21, den oberen Körperbereich 22, den Fließbereich 24 und den unteren Körperbereich 26 implantiert werden. Weil die konkaven Abschnitte 54 auf der oberen Oberfläche der Elektrodenschicht 52 gebildet sind, wird eine implantierte Tiefe der Verunreinigungen in der Nähe des Grabens größer als an einer Position, die weit entfernt von dem Graben 40 ist. Danach wird durch Durchführen eines Prozesses ähnlich zu dem des Herstellungsverfahrens in dem ersten Beispiel der herkömmliche IGBT, der in 17 gezeigt ist, hergestellt. Weil die implantierte Tiefe der Verunreinigungen in der Nähe des Grabens 40 zur Zeit der Ionenimplantation größer ist, werden der Emitterbereich 20, der obere Körperbereich 22, der Fließbereich 24 und der untere Körperbereich 26 nur in der Nähe des Grabens 40 (das heißt, der Gateisolationsschicht 42) tiefer gebildet, wie in 17 gezeigt.
  • Als ein anderes herkömmliches Herstellungsverfahren gibt es auch ein Verfahren des Bildens eines Grabens, einer Gateisolationsschicht und einer Gateelektrode, nach dem Bilden von jedem Halbleiterbereich eines Emitterbereichs, eines oberen Körperbereichs, eines Fließbereichs und eines unteren Körperbereichs. Jedoch tritt nach diesem Herstellungsverfahren zur Zeit des Bildens der Gateisolationsschicht ein Phänomen auf, dass p-Typ-Verunreinigungen und n-Typ-Verunreinigungen in der Halbleiterschicht in der Gateisolationsschicht absorbiert werden oder sich über die Gateisolationsschicht bewegen. Deswegen kann durch dieses Verfahren nicht jeder Halbleiterbereich mit einer einheitlichen Tiefe gebildet werden, oder die Verunreinigungsdichte in der Nähe der Gateisolationsschicht kann auch nicht genau gesteuert werden.
  • Wie oben beschrieben, wird es gemäß dem Herstellungsverfahren in dem ersten Beispiel möglich, die Emitterbereiche 20, den oberen Körperbereich 22, den Fließbereich 24 und den unteren Körperbereich 26 in einheitlicheren Tiefen als denen durch das herkömmliche Herstellungsverfahren zu bilden. Die Tiefen dieser Bereiche beeinflussen die Charakteristiken des IGBTs. Insbesondere eine Variation einer Tiefe D1 (man beziehe sich auf 2 und 17) des unteren Endes des Fließbereichs 24s hat einen großen Einfluss auf die Charakteristiken des IGBTs (den Gateschwellwert, die Einschaltspannung und die Kapazität von jeder Gateelektrode). Das heißt, ähnlich wie bei dem herkömmlichen IGBT in 17, wenn eine Position des unteren Endes des Fließbereichs 24 in der Nähe der Gateisolationsschicht 42 tief wird, wird die n-Typ-Verunreinigungsdichte in dem Fließbereich 24 in der Nähe der Gateisolationsschicht 42 niedrig. Als ein Ergebnis werden die Charakteristiken des IGBTs beeinflusst. 1 zeigt eine Beziehung zwischen der Variation ΔD1 (einer Differenz zwischen einer Tiefe einer flachsten Position und einer Tiefe einer tiefsten Position) der Tiefe D1 des unteren Endes des Fließbereichs 24 in dem Bereich 90 zwischen zwei Gateelektroden 44 (man beziehe sich auf 2 und 17) und der n-Typ-Verunreinigungsdichte C1 in dem Fließbereich 24s in der Nähe des Grabens 40. Zum Beispiel wird bei dem herkömmlichen IGBT die Variation ΔD1 einer Tiefe in einer Größe eines Abschnitts, die durch das Bezugszeichen ΔD1 in 17 angezeigt ist. Ferner ist in dem IGBT 10 in 2 ΔD1 nicht gezeigt, weil ΔD1 extrem klein ist. Wie in 1 gezeigt, ändert sich die n-Typ-Verunreinigungsdichte C1 sehr, wenn die Variation ΔD1 der Tiefe größer als 110 nm ist, selbst wenn die Variation ΔD1 der Tiefe sich nur wenig ändert. Auf der anderen Seite, wenn die Variation D1 der Tiefe gleich oder weniger als 110 nm ist, ändert sich die n-Typ-Verunreinigungsdichte C1 wenig, selbst wenn die Variation ΔD1 der Tiefe sich etwas ändert. Entsprechend zu dem obigen Herstellungsverfahren in dem ersten Beispiel kann die Variation ΔD1 der Tiefe auf gleich oder weniger als 110 nm eingestellt werden. Durch Massenproduzieren des IGBTs, sodass die Variation ΔD1 einer Tiefe gleich oder weniger als 110 nm wird, kann die Variation der n-Typ-Verunreinigungsdichte C1 in dem Fließbereich 24s zwischen den massenproduzierten IGBTs unterdrückt werden. Folglich können IGBTs einer stabilen Charakteristik in Massen produziert werden. Das heißt, gemäß der Struktur, dass die Variation ΔD1 der Tiefe gleich oder weniger als 110 nm ist, kann die Variation in den Charakteristiken des IGBTs zur Zeit der Massenproduktion unterdrückt werden.
  • Ein Herstellungsverfahren nach einem zweiten Beispiel wird beschrieben. In dem Herstellungsverfahren nach dem zweiten Beispiel wird ein Halbleitersubstrat bis zu dem Zustand, der in 5 gezeigt wird, auch in einer gleichen Weise bearbeitet wie in dem Herstellverfahren nach dem. ersten Beispiel. Als nächstes wird, wie in 9 gezeigt, die Elektrodenschicht 52 auf dem Halbleitersubstrat durch Ätzen entfernt und die Elektrodenschicht 52 (die Gateelektrode 44) wird in dem Graben 40 übrig gelassen. Zu dieser Zeit sind die oberen Oberflächen der Gateelektroden 44 an einer niedrigeren Seite als die obere Oberfläche des Halbleitersubstrats positioniert. Das heißt, konkave Abschnitte 56 sind auf der oberen Oberfläche des Halbleitersubstrats gebildet. Als nächstes wird die Deckelisolationsschicht 46 auf der oberen Oberfläche der Gateelektrode 44 durch Oxidation, dem CVD-Verfahren oder Ähnliches gebildet. Als nächstes werden Maskenschichten 92 auf den Gateelektroden 44 (das heißt: auf den Gräben 40) gebildet, wie in 10 gezeigt. Die Maskenschichten 92 werden durch ein Tintenstrahlverfahren, eine photolithographische Technik oder Ähnliches gebildet. Zu dieser Zeit werden die Maskenschichten 92 nicht auf der Halbleiterschicht außer auf den Gräben 40 gebildet. Als nächstes werden Verunreinigungsionen in das Halbleitersubstrat von einer Seite der oberen Oberfläche des Halbleitersubstrats implantiert. In diesem Fall werden n-Typ-Verunreinigungen in die Emitterbereiche 20, implantiert, werden p-Typ-Verunreinigungen in den Körperkontaktbereich 21 implantiert, werden p-Typ-Verunreinigungen in den oberen Körperbereich 22 implantiert, werden n-Typ-Verunreinigungen in den Fließbereich 24 implantiert, und werden n-Typ-Verunreinigungen in den unteren Körperbereich 26 implantiert. Zu dieser Zeit wird durch die Maskenschichten 92, die auf den Gateelektroden 44 gebildet sind, verhindert, dass die implantierte Tiefe der Verunreinigungen in der Nähe der Gateelektroden 44 groß wird. Folglich werden die implantierte Tiefe der Verunreinigungen in der Nähe der Gateelektroden 44 und eine implantierte Tiefe der Verunreinigungen in die Halbleiterschicht ungefähr gleich. Danach wird ein Prozess ähnlich dem in dem ersten Beispiel durchgeführt, und als ein Ergebnis wird das Herstellen des IGBT 10 in 2 vervollständigt. Wie oben beschrieben, kann die implantierte Tiefe der Verunreinigungen in den Gräben 40 und die implantierte Tiefe der Verunreinigungen in den Halbleiterschichten außerhalb der Gräben 40 ungefähr gleich eingestellt werden, ohne den Einfluss einer Form der konkaven Abschnitte 56. Deswegen kann gemäß dem Herstellverfahren in dem zweiten Beispiel der IGBT in 2 hergestellt werden, wobei jeder Bereich in ungefähr einer konstanten Tiefe gebildet wird.
  • In dem zweiten Beispiel ist die Maskenschicht 92 nicht auf dem oberen Teil der Halbleiterschicht außerhalb der Gräben 40 gebildet worden. Jedoch kann, wie in 11 oder 12 gezeigt, sie so angeordnet werden, dass die Maskenschicht 92 auf einer ganzen oberen Oberfläche des Halbleitersubstrats gebildet wird, und dass die Maskenschicht 92 auf den Gateelektroden 44 dicker als in anderen Bereichen ist. In solch einer Konfiguration kann der IGBT 10 in 1 auch in einer ähnlichen Weise wie dem Herstellverfahren in dem zweiten Beispiel hergestellt werden. In 12 ist die Maskenschicht 92 auf den Gateelektroden 44 dicker als auf einem anderen Abschnitt wegen der Existenz der konkaven Abschnitte 56, obwohl die Oberfläche der Maskenschicht 92 flach ist. Wenn ein Widerstand der Maskenschicht 92 zur Zeit der Ionenimplantation ungefähr derselbe ist wie in der Halbleiterschicht, kann die obere Schicht der Maskenschicht 92 flach sein, wie in 11 gezeigt.
  • Die obige Technik kann auf einen IGBT angewendet werden, in dem sich der Emitterbereich 20 in einer Richtung senkrecht zu dem Graben 40 erstreckt, obwohl der Emitterbereich 20 sich in dem oben beschriebenen IGBT entlang des Grabens 40 erstreckt.
  • Obwohl der obige IGBT 10 den unteren Körperbereich 26 hat, kann, wie in 16 gezeigt, ein IGBT 100, der nicht den unteren Körperbereich 26 hat, auch durch Unterdrücken der Variation der Position des unteren Endes des Zwischenbereichs 24 die Charakteristiken des IGBTs stabilisieren (den Gateschwellwert, die Einschaltspannung und die Kapazität von jeder Gateelektrode). Der Zwischenbereich 24 in 16 ist zwischen dem Driftbereich 28 und dem Körperbereich 22 angeordnet, und ist ein Bereich, in dem die n-Typ-Verunreinigungsdichte höher als die in dem Driftbereich 28 ist. Die n-Typ-Verunreinigungsdichte in dem Driftbereich 28 ist ungefähr konstant, unabhängig von einer Position. Das heißt, eine Grenze zwischen einem Bereich, in dem die n-Typ-Verunreinigungen in einer im Wesentlichen gleichförmigen Dichte verteilt sind, und einem Bereich, in dem die n-Typ-Verunreinigungen in einer höheren Dichte als in der im Wesentlichen gleichförmigen Dichte erteilt sind, ist eine Grenze zwischen dem Zwischenbereich 24 und dem Driftbereich 28. In dem IGBT 100 in 16 ist die Variation der Tiefe D1 des unteren Endes des Zwischenbereichs 24, der zwischen zwei Gateelektroden lokalisiert ist, gleich oder weniger als 110 nm.
  • Der IGBT 100 in 16 kann durch ein Herstellverfahren, das durch Weglassen der Ionenimplantation in den unteren Körperbereich 26 von dem Herstellverfahren in irgendeinem des ersten Beispiels bis vierten Beispiels erhalten wird, hergestellt werden. Gemäß diesem Herstellverfahren kann die Variation ΔD1 der Tiefe D1 des unteren Endes des Zwischenbereichs 24 gleich oder kleiner als 110 nm eingestellt werden.
  • 15 zeigt eine Beziehung zwischen der Variation ΔD1 (einer Differenz zwischen einer Tiefe einer flachsten Position und einer Tiefe einer tiefsten Position) der Tiefe D1 des unteren Endes des Zwischenbereichs 24 in dem Bereich 90 zwischen zwei Gateelektroden 44 (siehe auch 16 und 19) und der n-Typ-Verunreinigungsdichte C1 in einem Zwischenbereich 24s in der Nähe des Grabens 40, in dem IGBT, der den Zwischenbereich 24 hat und nicht den unteren Körperbereich hat. Zum Beispiel wird gemäß dem herkömmlichen IGBT die Variation ΔD1 einer Tiefe, die eine Größe eines Abschnitts wird, der durch das Referenzbezugszeichen ΔD1 in 19 angegeben ist. Ferner ist in dem IGBT 100 in 16 ΔD1 nicht gezeigt, weil ΔD1 extrem klein ist. Wie in 15 gezeigt ändert sich die n-Typ-Verunreinigungsdichte C1 sehr, wenn die Variation ΔD1 einer Tiefe größer als 110 nm ist, selbst wenn die Variation ΔD1 einer Tiefe sich nur wenig ändert. Auf der anderen Seite, wenn die Variation ΔD1 einer Tiefe gleich oder weniger als 110 nm ist, ändert sich die n-Typ-Verunreinigungsdichte C1 wenig, selbst wenn die Variation ΔD1 einer Tiefe sich wenig ändert.
  • In dem IGBT 100 in 16 ist die Variation ΔD1 der Tiefe D1 des unteren Endes des Zwischenbereichs 24 gleich oder weniger als 110 nm. Deswegen kann durch Massenproduktion des IGBTs 100 die Variation der n-Typ-Verunreinigungsdichte C1 in dem Fließbereich 24s zwischen den in Massen produzierten IGBTs unterdrückt werden. Folglich kann der IGBT mit stabilen Charakteristiken in Massen produziert werden.
  • Das Ionenimplantationsverfahren (ein Verfahren zum Implantieren von Verunreinigungen in einer konstanten Tiefe in einen Bereich, in dem ein Graben gebildet ist), das in der vorliegenden Beschreibung offenbart wird, kann auch auf einen Fall des Bildens von anderen Halbleitereinrichtungen angewendet werden (zum Beispiel einem MOSFET und einer Diode). Entsprechend können Charakteristiken der Halbleitereinrichtung verbessert werden. Folglich kann das Ionenimplantationsverfahren als Konfiguration 1 oder Konfiguration 2, wie unten beschrieben, ausgedrückt werden.
  • (Konfiguration 1) Ein Verfahren zum Herstellen eines Schaltelements mit:
    • einem n-Typ oder p-Typ-Bereich, der in einem Halbleitersubstrat gebildet ist,
    • einem Graben, der auf einer oberen Oberfläche des Halbleitersubstrats gebildet ist, und den Bereich durchdringt, und
    • einer Gateelektrode, die in dem Graben gebildet ist, und dem Gebiet über eine Isolationsschicht zugewandt ist,
    • wobei das Verfahren aufweist:
    • Bilden des Grabens auf der oberen Oberfläche des Halbleitersubstrats,
    • Bilden der Isolationsschicht in dem Graben, Bilden einer Elektrodenschicht auf dem Halbleitersubstrat und in dem Graben, nach dem Bilden der Isolationsschicht,
    • Planmachen einer oberen Oberfläche der Elektrodenschicht, und
    • Implantieren von Verunreinigungen in einer Tiefe des Bereichs von einer Seite der oberen Oberfläche des Halbleitersubstrats, nach dem Planmachen der oberen Oberfläche der Elektrodenschicht.
  • (Konfiguration 2) Verfahren zum Herstellen eines Schaltelements mit:
    • einem n-Typ oder p-Typ-Bereich, der in einem Halbleitersubstrat gebildet ist,
    • einem Graben, der auf einer oberen Oberfläche des Halbleitersubstrats gebildet ist und den Bereich durchdringt, und
    • einer Gateelektrode, die in dem Graben gebildet ist und dem Gebiet über eine Isolationsschicht zugewandt ist,
    • wobei das Verfahren aufweist:
    • Bilden des Grabens auf der oberen Oberfläche des Halbleitersubstrats, Bilden der Isolationsschicht in dem Graben,
    • Bilden der Gateelektrode in dem Graben nach dem Bilden der Isolationsschicht, sodass eine obere Oberfläche der Gateelektrode an einer niedrigeren Seite als ein oberes Ende des Grabens lokalisiert ist,
    • Bilden eines Maskenbauteils auf der Gateelektrode, oder Bilden eines Maskenbauteils auf dem Halbleitersubstrat, sodass eine Dicke auf der Gateelektrode größer als in anderen Bereichen wird, und
    • Implantieren von n-Typ-Verunreinigungen in eine Tiefe des Bereichs von einer Seite der oberen Oberfläche des Halbleitersubstrats nach dem Bilden des Maskenbauteils.
  • Während die Beispiele oben im Detail beschrieben wurden, sind dies nur Beispiele und die Beispiele beschränken nicht die Patentansprüche. Die in den Patentansprüchen beschriebenen Techniken enthalten verschiedene Modifikationen und Änderungen der obigen Beispiele.
  • Technische Elemente, die in der vorliegenden Beschreibung oder den Zeichnungen beschrieben sind, weisen eine technische Nützlichkeit aus sich heraus oder durch verschiedene Kombinationen auf, und sind nicht auf die Kombinationen beschränkt, die in den Patentansprüchen zur Zeit des Einreichens beschrieben sind. Die beispielhaften Techniken in der vorliegenden Beschreibung oder den Zeichnungen erreichen gleichzeitig eine Vielzahl von Aufgaben, und haben eine technische Nützlichkeit dadurch, dass sie eine der obigen Ziele aus sich heraus erreichen.

Claims (6)

  1. IGBT mit: einem Emitterbereich des n-Typs; einem oberen Körperbereich des p-Typs, der unter dem Emitterbereich gebildet ist; einem Zwischenbereich des n-Typs, der unter dem oberen Körperbereich gebildet ist; einem unteren Körperbereich des p-Typs, der unter dem Zwischenbereich gebildet ist; einem Driftbereich des n-Typs, der unter dem unteren Körperbereich gebildet ist; einem Kollektorbereich des p-Typs, der in Kontakt mit dem Driftbereich steht; einer Vielzahl von Gräben, die den Emitterbereich, den oberen Körperbereich, den Zwischenbereich und den unteren Körperbereich von einer oberen Oberfläche eines Halbleitersubstrats durchdringen und den Driftbereich erreichen; und Gateelektroden, die in den Gräben gebildet sind, die jeweils dem oberen Körperbereich, dem Zwischenbereich und dem unteren Körperbereich, die zwischen dem Emitterbereich und dem Driftbereich lokalisiert sind, über eine Isolationsschicht zugewandt sind, wobei eine Variation einer Tiefe eines unteren Endes des Zwischenbereichs, der zwischen zwei Gateelektroden lokalisiert ist, gleich oder weniger als 110 nm ist.
  2. Verfahren zum Herstellen eines IGBTs, wobei der IGBT aufweist: einen Emitterbereich des n-Typs; einen oberen Körperbereich des p-Typs, der unter dem Emitterbereich gebildet ist; einen Zwischenbereich des n-Typs, der unter dem oberen Körperbereich gebildet ist; einen unteren Körperbereich des p-Typs, der unter dem Zwischenbereich gebildet ist; einen Driftbereich des n-Typs, der unter dem unteren Körperbereich gebildet ist; einen Kollektorbereich des p-Typs, der in Kontakt mit dem Driftbereich ist; eine Vielzahl von Gräben, die den Emitterbereich, den oberen Körperbereich, den Zwischenbereich und den unteren Körperbereich von einer oberen Oberfläche eines Halbleitersubstrats durchdringen und den Driftbereich erreichen; und Gateelektroden, die in den Gräben gebildet sind, von denen jede dem oberen Körperbereich, dem Zwischenbereich und dem unteren Körperbereich, die zwischen dem Emitterbereich und dem Driftbereich lokalisiert sind, über eine Isolationsschicht zugewandt sind, wobei das Verfahren aufweist: Bilden der Gräben auf der oberen Oberfläche des Halbleitersubstrats; Bilden der Isolationsschicht in den Gräben; Bilden einer Elektrodenschicht auf dem Halbleitersubstrat und in den Gräben nach dem Bilden der Isolationsschicht; Planmachen einer oberen Oberfläche der Elektrodenschicht; und Implantieren von n-Typ-Verunreinigungen in eine Tiefe des Zwischenbereichs von einer Seite der oberen Oberfläche des Halbleitersubstrats nach dem Planmachen der oberen Oberfläche der Elektrodenschicht.
  3. Verfahren zum Herstellen eines IGBTs, wobei der IGBT aufweist: einen Emitterbereich des n-Typs; einen oberen Körperbereich des p-Typs, der unter dem Emitterbereich gebildet ist; einen Zwischenbereich des n-Typs, der unter dem oberen Körperbereich gebildet ist; einen unteren Körperbereich des p-Typs, der unter dem Zwischenbereich gebildet ist; einen Driftbereich des n-Typs, der unter dem unteren Körperbereich gebildet ist; einen Kollektorbereich des p-Typs, der in Kontakt mit dem Driftbereich ist; eine Vielzahl von Gräben, die den Emitterbereich, den oberen Körperbereich, den Zwischenbereich und den unteren Körperbereich von einer oberen Oberfläche eines Halbleitersubstrats durchdringen und den Driftbereich erreichen; und Gateelektroden, die in den Gräben gebildet sind, die jeweils dem oberen Körperbereich, dem Zwischenbereich und dem unteren Körperbereich, die zwischen dem Emitterbereich und dem Driftbereich lokalisiert sind, über eine Isolationsschicht zugewandt sind, wobei das Verfahren aufweist: Bilden der Gräben auf der oberen Oberfläche des Halbleitersubstrats; Bilden der Isolationsschicht in den Gräben; Bilden der Gateelektroden in den Gräben nach dem Bilden der Isolationsschicht, sodass obere Oberflächen der Gateelektroden an Positionen lokalisiert sind, die niedriger als obere Enden der Gräben sind; Bilden eines Maskenbauteils auf jeder Gateelektrode oder Bilden eines Maskenbauteils auf dem Halbleitersubstrat, sodass das Maskenbauteil auf den Gateelektroden dicker als auf anderen Bereichen ist; und Implantieren von n-Typ-Verunreinigungen in eine Tiefe des Zwischenbereichs von einer Seite der oberen Oberfläche des Halbleitersubstrats nach dem Bilden des Maskenbauteils.
  4. Ein IGBT mit: einem Emitterbereich des n-Typs; einem Körperbereich des p-Typs, der unter dem Emitterbereich gebildet ist; einem Zwischenbereich des n-Typs, der unter dem Körperbereich gebildet ist; einem Driftbereich des n-Typs, der unter dem Zwischenbereich gebildet ist, wobei eine Verunreinigungsdichte des n-Typs in dem Driftbereich niedriger ist als die in dem Zwischenbereich, und die n-Typ-Verunreinigungsdichte im Wesentlichen gleichförmig in dem Driftbereich ist; einem Kollektorbereich des p-Typs, der unter dem Driftbereich gebildet ist; einer Vielzahl von Gräben, die den Emitterbereich, den Körperbereich und den Zwischenbereich von einer oberen Oberfläche eines Halbleitersubstrats durchdringen und den Driftbereich erreichen; und Gateelektroden, die in den Gräben gebildet sind, die jeweils dem Körperbereich, der zwischen dem Emitterbereich und dem Zwischenbereich lokalisiert ist, über eine Isolationsschicht zugewandt sind, wobei eine Variation einer Tiefe eines unteren Endes des Zwischenbereichs, der zwischen zwei Gateelektroden lokalisiert ist, gleich oder weniger als 110 nm ist.
  5. Verfahren zum Herstellen eines IGBTs, wobei der IGBT aufweist: einen Emitterbereich des n-Typs; einen Körperbereich des p-Typs, der unter dem Emitterbereich gebildet ist; einen Zwischenbereich des n-Typs, der unter dem Körperbereich gebildet ist; einen Driftbereich des n-Typs, der unter dem Zwischenbereich gebildet ist, wobei eine Verunreinigungsdichte des n-Typs in dem Driftbereich niedriger als die in dem Zwischenbereich ist; einen Kollektorbereich des p-Typs, der unter dem Driftbereich gebildet ist; eine Vielzahl von Gräben, die den Emitterbereich, den Körperbereich und den Zwischenbereich von einer oberen Oberfläche eines Halbleitersubstrats durchdringen und den Driftbereich erreichen; und Gateelektroden, die in den Gräben gebildet sind, die jeweils dem Körperbereich, der zwischen dem Emitterbereich und dem Zwischenbereich lokalisiert ist, über eine Isolationsschicht zugewandt sind, wobei das Verfahren aufweist: Bilden der Gräben auf der oberen Oberfläche des Halbleitersubstrats; Bilden der Isolationsschicht in den Gräben; Bilden einer Elektrodenschicht auf dem Halbleitersubstrat und in den Gräben nach dem Bilden der Isolationsschicht; Planmachen einer oberen Oberfläche der Elektrodenschicht; und Implantieren von n-Typ-Verunreinigungen in einer Tiefe des Zwischenbereichs von einer Seite der oberen Oberfläche des Halbleitersubstrats nach dem Planmachen der oberen Oberfläche der Elektrodenschicht.
  6. Verfahren zum Herstellen eines IGBTs, wobei der IGBT aufweist: einen Emitterbereich des n-Typs; einen Körperbereich des p-Typs, der unter dem Emitterbereich gebildet ist; einen Zwischenbereich des n-Typs, der unter dem Körperbereich gebildet ist; einen Driftbereich des n-Typs, der unter dem Zwischenbereich gebildet ist, wobei eine Verunreinigungsdichte des n-Typs in dem Driftbereich niedriger als die in dem Zwischenbereich ist; einen Kollektorbereich des p-Typs, der unter dem Driftbereich gebildet ist; eine Vielzahl von Gräben, die den Emitterbereich, den Körperbereich und den Zwischenbereich von einer oberen Oberfläche eines Halbleitersubstrats durchdringen und den Driftbereich erreichen; und Gateelektroden, die in den Gräben gebildet sind, die jeweils den Körperbereich, der zwischen dem Emitterbereich und dem Zwischenbereich lokalisiert sind, über eine Isolationsschicht zugewandt sind, wobei das Verfahren aufweist: Bilden der Gräben auf der oberen Oberfläche des Halbleitersubstrats; Bilden der Isolationsschicht in den Gräben; Bilden der Gateelektroden in den Gräben nach dem Bilden der Isolationsschicht, sodass obere Oberflächen der Gateelektroden an Positionen lokalisiert sind, die niedriger als obere Enden der Gräben sind; Bilden eines Maskenbauteils auf jeder Gateelektrode oder Bilden eines Maskenbauteils auf dem Halbleitersubstrat, sodass das Maskenbauteil auf den Gateelektroden dicker als auf anderen Bereichen ist; und Implantieren von n-Typ-Verunreinigungen in eine Tiefe des Zwischenbereichs von einer Seite der oberen Oberfläche des Halbleitersubstrats nach dem Bilden des Maskenbauteils.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6245107B2 (ja) 2014-08-06 2017-12-13 トヨタ自動車株式会社 半導体装置及び半導体装置の製造方法
JP6036765B2 (ja) * 2014-08-22 2016-11-30 トヨタ自動車株式会社 半導体装置及び半導体装置の製造方法
JP6152861B2 (ja) * 2015-02-09 2017-06-28 トヨタ自動車株式会社 ダイオードの製造方法
DE102017107174B4 (de) 2017-04-04 2020-10-08 Infineon Technologies Ag IGBT mit dV/dt-Steuerbarkeit und Verfahren zum Verarbeiten eines IGBT
DE102017124871B4 (de) 2017-10-24 2021-06-17 Infineon Technologies Ag Leistungshalbleiter-Vorrichtung und Verfahren zum Herstellen einer Leistungshalbleiter-Vorrichtung
DE102017124872B4 (de) 2017-10-24 2021-02-18 Infineon Technologies Ag Verfahren zur Herstellung eines IGBT mit dV/dt-Steuerbarkeit
JP7003688B2 (ja) * 2018-01-25 2022-01-20 株式会社デンソー 半導体装置及びその製造方法
JP7484093B2 (ja) * 2019-06-24 2024-05-16 富士電機株式会社 半導体装置

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6459868A (en) * 1987-08-29 1989-03-07 Fuji Electric Co Ltd Semiconductor device having insulating gate
JPH0368173A (ja) 1989-08-05 1991-03-25 Fuji Electric Co Ltd 半導体装置
JP3288218B2 (ja) 1995-03-14 2002-06-04 三菱電機株式会社 絶縁ゲート型半導体装置およびその製造方法
US6040599A (en) 1996-03-12 2000-03-21 Mitsubishi Denki Kabushiki Kaisha Insulated trench semiconductor device with particular layer structure
JP2005268679A (ja) * 2004-03-22 2005-09-29 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
CN100514675C (zh) 2004-05-12 2009-07-15 株式会社丰田中央研究所 半导体器件
JP4575713B2 (ja) 2004-05-31 2010-11-04 三菱電機株式会社 絶縁ゲート型半導体装置
KR100549580B1 (ko) 2004-06-24 2006-02-08 주식회사 하이닉스반도체 리세스 채널 구조를 갖는 반도체 소자의 제조 방법
JP4773182B2 (ja) * 2005-10-28 2011-09-14 エルピーダメモリ株式会社 半導体装置の製造方法
JP5089191B2 (ja) * 2007-02-16 2012-12-05 三菱電機株式会社 半導体装置およびその製造方法
JP5443670B2 (ja) 2007-02-20 2014-03-19 株式会社豊田中央研究所 半導体装置とその製造方法
JP2008235399A (ja) 2007-03-19 2008-10-02 Toshiba Corp トレンチ型電力用半導体装置及びその製造方法
JP2008251620A (ja) * 2007-03-29 2008-10-16 Toyota Motor Corp 半導体装置とその製造方法
DE102007018367B4 (de) 2007-04-18 2013-09-05 Infineon Technologies Austria Ag Halbleiterbauelement und Verfahren zu dessen Herstellung
JP4544360B2 (ja) * 2008-10-24 2010-09-15 トヨタ自動車株式会社 Ｉｇｂｔの製造方法
JP5261137B2 (ja) * 2008-11-04 2013-08-14 株式会社豊田中央研究所 バイポーラ型半導体装置
JP2011071161A (ja) * 2009-09-24 2011-04-07 Toshiba Corp 半導体素子及びその製造方法

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