CN102280475A - 绝缘栅双极晶体管 - Google Patents

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Abstract

本发明涉及一种绝缘栅双极晶体管，包括：具有第一半导体类型的衬底；具有第二半导体类型的基区，所述基区位于所述衬底的上方；具有第一半导体类型的阱区，所述阱区位于所述基区内；所述绝缘栅双极晶体管还包括具有第二导电类型的多个埋层，所述埋层设置于所述基区内且位于所述阱区的下方。本发明的绝缘栅双极晶体管的基区有利于降低绝缘栅双极晶体管的导通电阻，进而降低饱和导通压降和降低导通功耗，增强集电极电流，提高器件的负载能力。

Description

绝缘栅双极晶体管
技术领域
本发明涉及一种绝缘栅双极晶体管(Insulated Gate Bipolar Transistor，IGBT)。
背景技术
绝缘栅双极晶体管是由BJT(双极型晶体管)和MOS(绝缘栅型场效应管)组成的复合全控型电压驱动式电力电子器件。IGBT兼有MOSFET的高输入阻抗和BJT的低导通压降两方面的优点。BJT饱和压降低，载流密度大，但驱动电流较大；MOSFET驱动功率小，开关速度快，但导通压降大，载流密度小。IGBT综合了以上两种器件的优点，驱动功率小而饱和压降低。非常适合应用于直流电压为600V及以上的变流系统如交流电机、变频器、开关电源、照明电路、牵引传动等领域。
图1为常用的绝缘栅双极晶体管的剖面结构示意图。所述绝缘栅双极晶体管100包括具有P型半导体类型的衬底101，在衬底101表面具有N型半导体类型的基区102，在N型基区102内形成具有P型半导体类型的阱区103，在P型阱区103表面掺杂，形成具有N型半导体类型的第一掺杂区104，栅氧化层105位于N型基区102表面、P型阱区103部分表面及第一掺杂区104部分表面，在栅氧化层105表面形成多晶硅层106，最后，在暴露出的阱区103表面与第一掺杂区104部分表面溅射形成金属层107a，形成发射极E，在多晶硅层106表面溅射形成金属层107b，形成栅极G，在半导体衬底101底部溅射形成金属层107c，形成集电极C。
在栅极G上加正电压，大量的电子从N型掺杂的第一掺杂区104流向基区102中，基区102的电势有所降低，P型衬底101与N型基区102组成的PN结正向偏置，使P型衬底中的空穴注入基区102中；根据基区102保持电中性，向基区102中注入的电子得到增强，在N型基区102中形成较多的电子-空穴对，有利于降低绝缘栅双极晶体管的导通电阻，进而增强集电极电流，提高器件的负载能力。
发明内容
本发明所要解决的技术问题是在增加基区的电子-空穴对的基础上，进一步的降低绝缘栅双极晶体管的导通电阻。
为解决上述技术问题，本发明提供的绝缘栅双极晶体管包括：具有第一半导体类型的半导体衬底；具有第二半导体类型的基区，所述基区位于所述半导体衬底的上方；具有第一半导体类型的阱区，所述阱区位于所述基区内；所述绝缘栅双极晶体管还包括具有第二导电类型的多个埋层，所述埋层设置于所述基区内且位于所述阱区的下方。
本发明提供的绝缘栅双极晶体管中，所述埋层的厚度为1～5微米，所述埋层通过注入磷的方式形成，所述埋层的浓度为1*1015/cm3。
作为较佳技术方案，第一半导体类型为P型，第二半导体类型为N型。
作为较佳技术方案，所述多个埋层呈“一”字形排列。
作为可选技术方案，所述绝缘栅双极晶体管还包括设置于所述半导体衬底和所述基区之间的具有第二半导体类型的缓冲层。
作为可选技术方案，所述绝缘栅双极晶体管还包括设置于所述阱区内的具有第二半导体类型的第一掺杂区。
本发明的技术效果是：通过在基区中设置N型埋层，增加基区中的电子-空穴对，有利于降低绝缘栅双极晶体管的导通电阻，进而降低饱和导通压降和降低导通功耗，增强集电极电流，提高器件的负载能力。
附图说明
图1为常用的绝缘栅双极晶体管的剖面结构示意图；
图2为本发明的绝缘栅双极晶体管的剖面结构示意图；
图3为本发明的绝缘栅双极晶体管的能带结构示意图。
图4为本发明与现有技术的绝缘栅双极晶体管的基区的空穴浓度分布的对比曲线；
图5为本发明与现有技术的绝缘栅双极晶体管的基区的电子浓度分布的对比曲线；
图6为本发明与现有技术的绝缘栅双极晶体管的Id-Vd曲线对比图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面结合附图对本发明作进一步的详细描述。
图2为本发明的绝缘栅双极晶体管的剖面结构示意图。本发明的绝缘栅双极晶体管包括：具有第一半导体类型的半导体衬底201以及覆盖其上的具有第二半导体类型的基区(drift)202；位于基区202内的具有第一半导体类型的阱区(well)203；位于基区202内的具有第二导电类型的多个埋层(bury layer)204，所述埋层204设置于所述阱区203的下方；位于阱区203内的具有第二半导体类型的第一掺杂区205；位于基区202、阱区203、第一掺杂区205部分表面的栅氧化层206；位于栅氧化层206表面的导电层207连接栅极G；暴露出的第一掺杂区205的部分表面上的金属层208连接发射极E；半导体衬底201底部的金属层200连接集电极C。
优选的，所述多个埋层204呈“一”字形排列，相邻两个埋层204之间形成一间隙；所述埋层204的厚度为1～5微米；所述埋层204通过设置光阻掩膜，然后注入磷的方式形成，光阻掩膜未覆盖的区域形成所述埋层，光阻掩膜未覆盖的区域形成两个埋层之间的间隙；所述埋层204的浓度为1*1015/cm3。进一步的，所述半导体衬底201和所述基区之间还可以包括具有第二半导体类型的缓冲层。
下面以所述第一半导体类型为P型，所述第二半导体类型为N型为例，说明本发明的绝缘栅双极晶体管的原理：
在栅极G上加正电压，大量的电子从N型掺杂的第一掺杂区205流向基区202中，基区202的电势有所降低，P型衬底201与N型基区202组成的PN结正向偏置，使P型衬底201中的空穴注入基区202中。由于基区202中包含有N型埋层204，所述绝缘栅双极晶体管的能带结构发生改变，如图3所示，所述绝缘栅双极晶体管中产生一势垒，所述势垒对空穴的移动产生阻挡，从而使得基区中空穴浓度增加。图4为本发明与现有技术的绝缘栅双极晶体管的基区的空穴浓度分布的对比曲线，其中，曲线41表示现有技术的绝缘栅双极晶体管的基区的空穴浓度分布曲线，曲线42表示本发明的绝缘栅双极晶体管的基区的空穴浓度分布曲线，由图可见，在所述基区202内，空穴浓度显著增加。
根据基区202保持电中性，基区202内的空穴增加，使得第一掺杂区205有更多的电子进入基区202，从而使得基区202内电子浓度增加。图5为本发明与现有技术的绝缘栅双极晶体管的基区的电子浓度分布的对比曲线，其中，曲线51表示现有技术的绝缘栅双极晶体管的基区的电子浓度分布曲线，曲线52表示本发明的绝缘栅双极晶体管的基区的电子浓度分布曲线，由图可见，在所述基区202内，电子浓度显著增加。进一步的，可以通过调整光阻掩膜的图案调整所述埋层204之间的间隙的宽度，调整所述绝缘栅双极晶体管中势垒的大小，进而调整所述基区202内的电子、空穴的浓度，也可以通过调整所述埋层204的浓度调整所述基区202内的电子、空穴的浓度。
本发明的绝缘栅双极晶体管的N型基区202中形成更多的电子-空穴对，有利于降低绝缘栅双极晶体管的导通电阻，进而降低饱和导通压降和降低导通功耗，增强集电极电流，提高器件的负载能力。请参阅图6，图6为本发明与现有技术的绝缘栅双极晶体管的Id-Vd曲线对比图，其中，曲线61表示现有技术的绝缘栅双极晶体管的Id-Vd曲线图，曲线62表示本发明的绝缘栅双极晶体管的Id-Vd曲线图，由图可见，在相同的集电极电压下，本发明的绝缘栅双极晶体管的集电极电流显著增强。
在不偏离本发明的精神和范围的情况下还可以构成许多有很大差别的实施例。应当理解，除了如所附的权利要求所限定的，本发明不限于在说明书中所述的具体实施例。

Claims (8)

1.一种绝缘栅双极晶体管，包括：具有第一半导体类型的衬底；具有第二半导体类型的基区，所述基区位于所述衬底的上方；具有第一半导体类型的阱区，所述阱区位于所述基区内；其特征在于，所述绝缘栅双极晶体管还包括具有第二导电类型的多个埋层，所述埋层设置于所述基区内且位于所述阱区的下方。
2.根据权利要求1所述的绝缘栅双极晶体管，其特征在于，所述第一半导体类型为P型，所述第二半导体类型为N型。
3.根据权利要求1所述的绝缘栅双极晶体管，其特征在于，所述绝缘栅双极晶体管还包括设置于所述衬底和所述基区之间的具有第二半导体类型的缓冲层。
4.根据权利要求1所述的绝缘栅双极晶体管，其特征在于，所述绝缘栅双极晶体管还包括设置于所述阱区内的具有第二半导体类型的第一掺杂区。
5.根据权利要求1到4中任意一项所述的绝缘栅双极晶体管，其特征在于，所述埋层的厚度为1～5微米。
6.根据权利要求1到4中任意一项所述的绝缘栅双极晶体管，其特征在于，所述埋层通过注入磷的方式形成。
7.根据权利要求1到4中任意一项所述的绝缘栅双极晶体管，其特征在于，所述埋层的浓度为1*1015/cm3。
8.根据权利要求1到4中任意一项所述的绝缘栅双极晶体管，其特征在于，所述多个埋层呈“一”字形排列。
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