CN106098761A - 一种绝缘栅双极型晶体管结构及其制造方法 - Google Patents
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Abstract
本发明提供了一种绝缘栅双极型晶体管(IGBT)结构及其制造方法，该结构是平面IGBT结构，并且其特征在于超薄沟道和位于沟道下面的掩埋氧化物。该结构可以提供理论上最低的通态压降。
Description
技术领域
本发明总体上涉及功率半导体器件的结构和制造工艺，并且具体是涉及IGBT。
发明背景
绝缘栅双极型晶体管(IGBT)已经被广泛用于高压功率电子系统，如变频驱动器和逆变器，令人希望的是器件内具有低功率损耗。IGBT的导通损耗是功率损耗的主要组成部分，并且导通损耗可以用器件的通态压降来表征。因此，本发明的目的是提供具有理论上最低通态压降的IGBT。
现有技术
图1示出了现有技术IGBT器件100的横截面。器件100是MOS控制PNP双极结型晶体管。MOS沟道由n+发射区(112)、p型基区(113)、n-漂移区(114)、栅电介质(130)和栅电极(121)组成，其中p型基区(113)通过p+扩散区(111)连接到发射极(120)。器件的导通或关断是由MOS沟道控制的。在器件100的通态下，空穴从背面的p+集电区(116)/n型缓冲区(115)结注入，另一方面，电子通过MOS沟道导通，非平衡电子和空穴在轻掺杂n-漂移区(114)中形成高浓度等离子体，这引起该区的高电导率。然而，由于轻微反向偏置的n-漂移区(114)/p型基区(113)结，该结附近的电子空穴等离子体的浓度相对较低。图2中示出了根据距离变化的n-漂移区(114)中的电子空穴等离子体浓度。如图中所示，由于在n-漂移区(114)/p型基区(113)结位置的漂移电流，电子空穴等离子体在那里的浓度几乎为零。在那里减小的浓度使器件100的通态压降相对大于p-i-n型二极管的通态压降。如果能够消除反向偏置的n-漂移区(114)/p型基区(113)结，器件100的理论上最低通态压降可以与p-i-n型二极管的通态压降相同。在器件100中，为了实现理论上最低的通态压降，需要降低沟槽之间的硅台面宽度。当台面宽度为大约为20nm时，两个相邻的反型层可以合并在一起，当p型基区(113)完全转换为n+反型层时，器件的通态压降可与p-i-n型二极管的通态压降相同。然而，在器件100中制造大约20nm的台面宽度实际上是非常困难的。
发明内容
因此，本发明的目的是提供具有理论上最低通态压降的IGBT结构及其制造方法。
为了实现这个和其他目的，本发明提供了一种绝缘栅双极型晶体管(IGBT)结构，其包括：位于底部的集电极(322)；位于集电极(322)顶上的p+集电区(316)；位于p+集电区(316)顶上的n型缓冲区(315)；位于n型缓冲区(315)顶上的n-漂移区(314)；p型浮置区(317)，该浮置区部分地被n-漂移区(314)的上表面包围；位于p型浮置区(317)顶上的掩埋氧化物(332)；位于掩埋氧化物(332)顶上的超薄p型基区(313)；邻近p型基区(313)的p+接触区(311)；邻近p型基区(313)和p+接触区(311)的n+发射区(312)；短接n+发射区(312)和p+接触区(311)的发射极(321)；栅电介质(330)，该栅电介质覆盖p型基区(313)并且因此形成从n+发射区(312)到n-漂移区(314)的电子沟道；位于栅电介质(330)顶上的栅电极(320)；将栅电极(320)与发射极(321)隔离的层间电介质(331)。
为了实现这个和其他目的，本发明还提供了IGBT结构的制造方法。
一种绝缘栅双极型晶体管结构，
位于底部的集电极；
位于所述集电极顶上的第二导电型集电区；
位于所述第二导电型集电区顶上的第一导电型缓冲区；
位于所述第一导电型缓冲区顶上的第一导电型漂移区；
位于第一导电型漂移区上的浮置区；
位于所述浮置区顶上的掩埋氧化物；
位于所述掩埋氧化物顶上的第二导电型基区、接触区和发射区，所述的接触区和发射区交替排列，所述的第二导电型基区与接触区和发射区并列排列；
位于发射区和所述的接触区的顶部并短接所述发射区和所述接触区的发射极；
位于所述的第二导电型基区上方并覆盖所述的第二导电型基区的柵电介质，并且因此形成从所述发射区到所述漂移区的电子沟道；
位于所述栅电介质顶上的栅电极，
将所述栅电极与所述发射极隔离的层间电介质；
所述的柵电介质、浮置区、电极和第二导电型基区均和第一导电型漂移区接触。
进一步的，所述第二导电型集电区具有从1×1018cm-3到1×1021cm-3的掺杂浓度。
进一步的，所述第二导电型集电区具有在0.1μm与1μm之间的深度。
进一步的，所述第一导电型漂移区具有从1×1012cm-3到1×1015cm-3的掺杂浓度。
进一步的，所述第一导电型漂移区具有在30μm与400μm之间的长度。
进一步的，所述浮置区的掺杂浓度至少比所述第一导电型漂移区的掺杂浓度高10倍。
进一步的，所述浮置区具有在0.3μm与3μm之间的深度。
进一步的，所述第一导电型缓冲区具有比所述第一导电型漂移区的掺杂浓度相对更高的掺杂浓度以及比所述第一导电型漂移区的长度更短的长度。
进一步的，所述掩埋氧化物具有在20nm与200nm之间的厚度。
进一步的，所述掩埋氧化物完全被所述的浮置区、所述的第一导电型漂移区、所述的第二导电型基区、所述接触区和所述发射区所构成的半导体区域包围。
进一步的，所述第二导电型基区具有在5nm与20nm之间的厚度。
进一步的，所述接触区具有从1×1019cm-3到1×1021cm-3的掺杂浓度。
进一步的，所述发射区具有从1×1019cm-3到1×1021cm-3的掺杂浓度。
一种制造IGBT结构的方法，包括如下步骤：
从轻掺杂衬底晶圆开始，
在所述晶圆的表面上形成图案化氧化物层，
将所述图案化氧化物层用作硬掩膜来将氧离子注入到所述晶圆中，
在高温下退火以形成掩埋氧化物，
通过湿法蚀刻去除所述硬掩膜氧化物，
通过光刻法、注入和退火来形成所述第二导电型基区和所述浮置区，
形成所述柵电介质，
通过多晶硅淀积和图案化形成栅电极，
通过光刻法、注入和退火形成接触区，
通过光刻法、注入和退火形成发射区，
淀积层间电介质，
通过图案化所述层间电介质形成接触孔，
通过金属淀积和图案化形成发射极，
减薄所述衬底晶圆以形成所述第一导电型漂移区，
通过背面注入和退火形成第一导电型缓冲区，
通过背面注入和退火形成第二导电型集电区，
通过在背部金属淀积并通过合金来形成集电极。
一种制造IGBT结构的方法，包括：
从轻掺杂衬底晶圆开始，
在所述晶圆的表面上形成图案化氧化物层，
将所述图案化氧化物层用作硬掩膜来将氧离子注入所述晶圆中，
在高温下退火以形成掩埋氧化物，
通过湿法蚀刻去除所述硬掩膜氧化物，
通过光刻法、注入和退火来形成所述第二导电型基区和所述浮置区，
形成所述栅电介质，
通过多晶硅淀积和图案化形成栅电极，
通过光刻法、注入和退火形成接触区，
通过光刻法、注入和退火形成发射区，
淀积层间电介质，
减薄所述衬底晶圆以形成所述第一导电型漂移区，
通过背面注入和退火形成第一导电型缓冲区，
通过背面注入和退火形成第二导电型集电区，
通过图案化所述层间电介质形成接触孔，
通过金属淀积和图案化形成发射极，
通过在背部金属淀积并通过合金来形成集电极。
进一步的，所述第二导电型基区和所述浮置区被单次注入。
进一步的，所述第二导电型基区和所述浮置区被多次注入。
进一步的，所述栅电介质是通过氧化所述晶圆的表面形成的。
进一步的，所述栅电介质是通过氧化所述晶圆的表面并且然后淀积高介电常数电介质形成的。
本发明的有益效果在于：提供具有理论上最低通态压降的IGBT。
附图说明
图1是现有技术IGBT器件100的橫截面视图；
图2是说明图，示出了器件100的漂移区中的通态电子空穴等离子体分布曲线和理想分布曲线；
图3是以IGBT器件300实施的本发明的横截面视图；
图4是之前图3中所示的器件300的俯视图；
图5表示起始晶圆的表面上的掩膜氧化物层(333)的形成；
图6表示掩埋氧化物(332)的形成；
图7表示p型基区(313)和p型浮置区(317)的形成；
图8表示栅叠层的形成；
图9表示p+接触区(311)和n+发射区(312)的形成；
图10表示层间电介质(331)的形成；
图11表示接触孔(340)的形成；
图12表示发射极(321)和n-漂移区(314)的形成；
图13表示n型缓冲区(315)和p+集电区(316)的形成；
图14表示集电极(322)的形成。
具体实施方式
将使用n型沟道器件说明本发明，但在以下说明中应理解的是，本发明同样适用于p型沟道器件。在本发明的说明书中，重掺杂n型区被标记为n+，并且重掺杂p型区被标记为p+，在硅中，除非另外说明，重掺杂区通常具有在1×1019cm-3与1×1021cm-3之间的掺杂浓度。在本发明的说明书中，轻掺杂n型区被标记为n-，并且轻掺杂p型区被标记为p-，在硅中，除非另外说明，轻掺杂区通常具有在1×1013cm-3与1×1017cm-3之间的掺杂浓度。
图3是以IGBT器件300实施的本发明的横截面视图，图4是同一器件300的俯视图。器件300包括：位于底部的集电极(322)；位于集电极(322)顶上的p+集电区(316)；位于p+集电区(316)顶上的n型缓冲区(315)；位于n型缓冲区(315)顶上的n-漂移区(314)；p型浮置区(317)，该浮置区部分地被n-漂移区(314)的上表面包围；位于p型浮置区(317)顶上的掩埋氧化物(332)；位于掩埋氧化物(332)顶上的超薄p型基区(313)；邻近p型基区(313)的p+接触区(311)；邻近p型基区(313)和p+接触区(311)的n+发射区(312)；短接n+发射区(312)和p+接触区(311)的发射极(321)；栅电介质(330)，该栅电介质覆盖p型基区(313)并且因此形成从n+发射区(312)到n-漂移区(314)的电子沟道；位于栅电介质(330)顶上的栅电极(320)；将栅电极(320)与发射极(321)隔离的层间电介质(331)。如图3和图4中所示，器件300是平面IGBT。在栅极-发射极电压(VGE)为零的情况下，p型基区(313)/n-漂移区(314)结可以阻断电流从集电极(322)流至发射极(321)，这将器件300保持在断态。在器件的断态下，当集电极-发射极阻断电压(VCE)较高时，p型浮置区(317)可以保护p型基区(313)不受到n-漂移区(314)中高电场的影响。另一方面，在典型的正高压VGE(例如，15V)下，超薄p型基区(313)被完全转换成n+反型层，n+反型层能够将电子从n+发射区(312)导通至n-漂移区(314)，并且因此器件处于通态，在器件的通态下，n+反型层附近的电子空穴等离子体浓度可以和p-i-n二极管中的电子空穴等离子体浓度一样高。因此，器件300可以实现理论上最低的通态压降。在器件的关断期间，通常需要负压VGE(例如，-15V)在p型基区(313)中提供足够的空穴电流。
基于器件300的操作机制，需要相应地设计结构参数。如之前图3中所示，p+集电区(316)可以在器件300的通态下注入空穴，其与器件100中的情况相同。然而，背面的p+集电区(316)/n型缓冲区(315)结的空穴注入效率不应太高以至于大大降低开关速度，因此，从1×1018cm-3到1×1021cm-3的掺杂浓度和在0.1μm与1μm之间的深度对于p+集电区(316)而言是优选的。n-漂移区(314)的掺杂浓度和长度取决于器件300的额定电压，IGBT一般具有400V与6000V之间的额定电压。基于该范围，n-漂移区(314)的掺杂浓度在1×1012cm-3与1×1015cm-3之间，并且n-漂移区(314)的长度在30μm与400μm之间。在阻断状态下，p型浮置区(317)应有效地保护n-漂移区(314)中的电场。因此，p型浮置区(317)的掺杂浓度应至少比n-漂移区(314)的掺杂浓度高10倍，以便在阻断状态下避免完全耗尽。另一方面，为了在通态下在附近的n-漂移区(314)中具有宽电流路径，p型浮置区(317)应具有小深度。p型浮置区(317)的深度优选地在0.3μm与3μm之间。在阻断状态下，n型缓冲区(315)应使耗尽区停止扩张。因此，n型缓冲区(315)的掺杂浓度应比n-漂移区(314)的掺杂浓度更高。由于阻断电压主要由耗尽的n-漂移区(314)维持，所以n型缓冲区(315)的长度可以比n-漂移区(314)的长度小得多。掩埋氧化物(332)的功能是将p型浮置区(317)与p型基区(313)电分离。因此，薄的掩埋氧化物(332)是优选的，以便减少制造的加工时间和成本。掩埋氧化物(332)的厚度优选地在20nm与200nm之间。为了将p型浮置区(317)与p型基区(313)、p+接触区(311)和n+发射区(312)完全隔离，掩埋氧化物(332)应具有比p型基区(313)、p+接触区(311)与n+发射区(312)的宽度相对更大的宽度。而且，为了获得小的元胞间距，临近的元胞应共享掩埋氧化物(332)、p+接触区(311)与n+发射区(312)。基于以上考虑，掩埋氧化物(332)完全被包裹在p型浮置区(317)、n-漂移区(314)、p型基区(313)、p+接触区(311)与n+发射区(312)所构成的半导体区域内。在正高压VGE下，p型基区(313)需要完全被转换成n+反型层。该特性仅可以用超薄硅层和适当的掺杂浓度实现。反型层一般具有大约10nm的厚度。因此，p型基区(313)的厚度优选地在5nm与20nm之间，而p型基区(313)的掺杂浓度由阈值电压要求决定。在负高压VGE(例如，-15V)下，p+接触区(311)应将积累的p型基区(313)连接至发射极(321)。因此，p+接触区(311)应是重掺杂的，以提供小寄生电阻。在通态下，n+发射区(312)应向沟道提供电子，并且通态电流应流经n+发射区(312)到达发射极。因此，n+发射区(312)应是重掺杂的，以提供小寄生电阻。最后，值得指出的是，p+接触区(311)的宽度和n+发射区(312)的宽度不一定相同。n+发射区(312)的宽度应被设计成提供所需的饱和电流。例如，在现代IGBT中，饱和电流为大约500A/cm2。因此，n+发射区(312)的宽度应被设计成提供适当的电子沟道密度，以便满足饱和电流的要求。另一方面，在器件关断过程中，p+接触区(311)应能够导通足够的空穴电流。因此，p+接触区(311)的宽度应被设计成提供足够的空穴导通面积，以便安全关断器件。
图5至图14示出了之前图3和图4中所示的器件300的制造方法。
图5示出了起始晶圆的表面上的掩膜氧化物层(333)的形成：起始晶圆是轻掺杂的n型衬底晶圆。晶圆的掺杂浓度取决于器件300的额定电压，一般来说n型衬底晶圆的掺杂浓度在1×1012cm-3与1×1015cm-3之间，通过淀积或热生长二氧化硅层并且然后图案化来形成中间产物掩膜氧化物(333)。
图6示出了掩埋氧化物(332)的形成。掩埋氧化物(332)的材质是二氧化硅。掩埋氧化物通过通常被称为SIMOX：注氧隔离的方法形成。首先，通过将图案化氧化物(333)用作硬掩膜来注入氧离子，然后，晶圆在高温下(例如，1300℃)退火，退火在注入区形成氧化硅掩埋氧化物(332)，并且新形成的氧化硅掩埋氧化物(332)逐渐将其周围的硅析出。该析出过程在掩埋氧化物(332)上方形成顶部薄硅区。最后，表面的图案化掩膜氧化物(333)硬掩膜通过湿法蚀刻被完全去除。
图7示出了p型基区(313)和p型浮置区(317)的形成：首先，实施光刻来限定注入区，然后，通过将图案化光刻胶用作掩膜来实施硼注入。在本发明的一个实施例中，针对p型基区(313)和p型浮置区(317)两者实施单次注入。在本发明的另一个实施例中，针对p型基区(313)和p型浮置区(317)实施多次注入，以便满足两个区的浓度和深度的不同要求。在注入之后，去除光刻胶。然后，实施退火以激活掺杂物。退火优选地是快速热退火以便将掺杂物的扩散减到最小。
图8示出了栅叠层的形成。首先，形成栅电介质(330)：在本发明的实施例中，栅电介质(330)是通过将硅表面氧化来形成的，这可以使p型基区(313)的厚度进一步减小。在本发明的另一个实施例中，栅电介质(330)是通过将硅表面氧化并且然后淀积高介电常数电介质来形成的，这可以在p型基区(313)中引起更少的热扩散和因此杂质浓度分布更可控。在形成栅电介质(330)之后，淀积并图案化多晶硅以形成栅电极(320)。
图9示出了p+接触区(311)和n+发射区(312)的形成。首先，针对p+接触区(311)实施光刻。然后，通过将图案化光刻胶用作掩膜来实施硼注入。在那之后，去除光刻胶。然后，实施退火以激活硼离子，从而形成p+接触区(311)。在那之后，针对n+发射区(312)实施光刻。然后，通过将图案化光刻胶用作掩膜来实施砷或磷注入。在那之后，去除光刻胶。然后，实施退火以激活砷/磷离子，从而形成n+发射区(312)。在本发明的另一个实施例中，以上退火步骤可以合并从而同时激活硼离子和砷/磷离子。
图10示出了层间电介质(331)的形成。层间电介质(ILD，331)优选地是二氧化硅，并且ILD(331)通过化学气相淀积法淀积。
图11示出了接触孔(340)的形成。接触孔(340)是通过将ILD(331)图案化来形成的。
图12示出了发射极(321)和n-漂移区(314)的形成。首先，淀积金属并且用金属填充接触孔(340)。然后，将金属图案化，从而形成发射极(321)。在那之后，从背面减薄衬底晶圆，从而形成n-漂移区(314)。减薄过程通常是先机械研磨，之后化学腐蚀。
图13示出了n型缓冲区(315)和p+集电区(316)的形成。首先，在晶圆的背面注入磷离子。然后，实施退火以激活注入的磷离子并且因此形成n型缓冲区(315)。在那之后，在晶圆的背面注入硼离子。然后，实施退火以激活注入的硼离子并且因此形成p+集电区(316)。由于正面处存在金属，通常在低温(例如，480℃)下实施n型缓冲区(315)和p+集电区(316)的退火，但在激光退火情况下可以使用高温(例如，1000℃)。而且，也可以使用单次退火同时激活n型缓冲区(315)和p+集电区(316)。
图14示出了集电极(322)的形成。集电极(322)是通过在晶圆的背面淀积金属层来形成的。在淀积金属之后，优选地实施合金以便降低集电极(322)与p+集电区(316)之间的接触电阻。
最后，值得指出的是，可以根据制造能力来调整以上步骤的顺序。例如，如果在不使用昂贵的激光退火系统的情况下需要完全激活n型缓冲区(315)和p+集电区(316)中的离子，则接触孔(340)和发射极(321)的形成可以放在n型缓冲区(315)和p+集电区(316)的形成之后。然而，如果在减薄晶圆之后形成接触孔(340)和发射极(321)，这就需要适用于薄晶圆的光刻系统。
Claims (19)
1.一种绝缘栅双极型晶体管结构，其特征在于，其包括
位于底部的集电极(322)；
位于所述集电极(322)顶上的第二导电型集电区(316)；
位于所述第二导电型集电区(316)顶上的第一导电型缓冲区(315)；
位于所述第一导电型缓冲区(315)顶上的第一导电型漂移区(314)；
位于第一导电型漂移区(314)上的第二导电类型的浮置区(317)；
位于所述浮置区(317)顶上的掩埋氧化物(332)；
位于所述掩埋氧化物(332)顶上的第二导电型基区(313)、接触区(311)和发射区(312)，所述的接触区(311)和发射区(312)交替排列，所述的第二导电型基区(313)与接触区(311)和发射区(312)并列排列；
位于发射区(312)和所述的接触区(311)的顶部并短接所述发射区(312)和所述接触区(311)的发射极(321)；
位于所述的第二导电型基区(313)上方并覆盖所述的第二导电型基区(313)的柵电介质(330)，并且因此形成从所述发射区(312)到所述漂移区(314)的电子沟道；
位于所述栅电介质(330)顶上的栅电极(320)，
将所述栅电极(320)与所述发射极(321)隔离的层间电介质(331)；
所述的柵电介质(330)、浮置区(317)、掩埋氧化物(332)和第二导电型基区(313)均和第一导电型漂移区(314)临近。
2.根据权利要求1所述的绝缘栅双极型晶体管结构，其特征在于，所述第二导电型集电区(316)具有从1×1018cm-3到1×1021cm-3的掺杂浓度。
3.根据权利要求1所述的IGBT结构，其特征在于，所述第二导电型集电区(316)具有在0.1μm与1μm之间的深度。
4.根据权利要求1所述的绝缘栅双极型晶体管结构，其特征在于，所述第一导电型漂移区(314)具有从1×1012cm-3到1×1015cm-3的掺杂浓度。
5.根据权利要求1所述的绝缘栅双极型晶体管结构，其特征在于，所述第一导电型漂移区(314)具有在30μm与400μm之间的长度。
6.根据权利要求1所述的绝缘栅双极型晶体管结构，其特征在于，所述第二导电类型浮置区(317)的掺杂浓度至少比所述第一导电型漂移区(314)的掺杂浓度高10倍。
7.根据权利要求1所述的绝缘栅双极型晶体管结构，其特征在于，所述浮置区(317)具有在0.3μm与3μm之间的深度。
8.根据权利要求1所述的绝缘栅双极型晶体管结构，其特征在于，所述第一导电型缓冲区(315)具有比所述第一导电型漂移区(314)的掺杂浓度相对更高的掺杂浓度以及比所述第一导电型漂移区(314)的长度更短的长度。
9.根据权利要求1所述的绝缘栅双极型晶体管结构，其特征在于，所述掩埋氧化物(332)具有在20nm与200nm之间的厚度。
10.根据权利要求1所述的绝缘栅双极型晶体管结构，其特征在于，所述掩埋氧化物(332)完全被所述的浮置区(317)、所述的第一导电型漂移区(314)、所述的第二导电型基区(313)、所述接触区(311)和所述发射区(312)所构成的半导体区域包围。
11.根据权利要求1所述的绝缘栅双极型晶体管结构，其特征在于，所述第二导电型基区(313)具有在5nm与20nm之间的厚度。
12.根据权利要求1所述的绝缘栅双极型晶体管结构，其特征在于，所述接触区(311)具有从1×1019cm-3到1×1021cm-3的掺杂浓度。
13.根据权利要求1所述的绝缘栅双极型晶体管结构，其特征在于，所述发射区(312)具有从1×1019cm-3到1×1021cm-3的掺杂浓度。
14.一种制造IGBT结构的方法，其特征在于，包括如下步骤：
从轻掺杂衬底晶圆开始，
在所述晶圆的表面上形成图案化氧化物层(333)，
将所述图案化氧化物层(333)用作硬掩膜来将氧离子注入到所述晶圆中，在高温下退火以形成掩埋氧化物(332)，
通过湿法蚀刻去除所述的硬掩膜氧化物(333)，
通过光刻法、注入和退火来形成所述第二导电型基区(313)和所述第二导电型浮置区(317)，
形成所述柵电介质(330)，
通过多晶硅淀积和图案化形成栅电极(320)，
通过光刻法、注入和退火形成接触区(311)，
通过光刻法、注入和退火形成发射区(312)，
淀积层间电介质(331)，
通过图案化所述层间电介质(331)形成接触孔(340)，
通过金属淀积和图案化形成发射极(321)，
减薄所述衬底晶圆以形成所述第一导电型漂移区(314)，
通过背面注入和退火形成第一导电型缓冲区(315)，
通过背面注入和退火形成第二导电型集电区(316)，
通过在背部金属淀积并通过合金来形成集电极(322)。
15.一种制造IGBT结构的方法，其特征在于，包括：
从轻掺杂衬底晶圆开始，
在所述晶圆的表面上形成图案化氧化物层(333)，
将所述图案化氧化物层(333)用作硬掩膜来将氧离子注入所述晶圆中，
在高温下退火以形成掩埋氧化物(332)，
通过湿法蚀刻去除所述硬掩膜氧化物(333)，
通过光刻法、注入和退火来形成所述第二导电型基区(313)和所述第二导电型浮置区(317)，
形成所述栅电介质(330)，
通过多晶硅淀积和图案化形成栅电极(320)，
通过光刻法、注入和退火形成接触区(311)，
通过光刻法、注入和退火形成发射区(312)，
淀积层间电介质(331)，
减薄所述衬底晶圆以形成所述第一导电型漂移区(314)，
通过背面注入和退火形成第一导电型缓冲区(315)，
通过背面注入和退火形成第二导电型集电区(316)，
通过图案化所述层间电介质(331)形成接触孔(340)，
通过金属淀积和图案化形成发射极(321)，
通过在背部金属淀积并通过合金来形成集电极(322)。
16.根据权利要求14或15所述的制造方法，其特征在于，其中，所述第二导电型基区(313)和所述第二导电型浮置区(317)被单次注入。
17.根据权利要求14或15所述的制造方法，其特征在于，其中，所述第二导电型基区(313)和所述第二导电型浮置区(317)被多次注入。
18.根据权利要求14和15所述的制造方法，其特征在于，其中，所述栅电介质(330)是通过氧化所述晶圆的表面形成的。
19.根据权利要求14和15所述的制造方法，其特征在于，其中，所述栅电介质(330)是通过氧化所述晶圆的表面并且然后淀积高介电常数电介质形成的。
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| PB01 | Publication | ||
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|
| TR01 | Transfer of patent right | ||
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Effective date of registration: 20221128 Address after: Room 112-30, No.262, Binhai 4th Road, Hangzhou Bay New District, Ningbo, Zhejiang 315000 Patentee after: Ningbo Jisai Semiconductor Co.,Ltd. Address before: 528437 Room 1606, Digital Building, No. 16, Huizhan East Road, China Torch Development Zone, Zhongshan City, Guangdong Province Patentee before: HONSON TECHNOLOGIES LTD. |