JP2022522476A - 半導体スーパジャンクションパワーデバイス - Google Patents

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Abstract

本発明の実施例に係る半導体スーパジャンクションパワーデバイスは、複数のスーパジャンクションＭＯＳＦＥＴセルからなるスーパジャンクションＭＯＳＦＥＴセルアレイを含み、当該スーパジャンクションＭＯＳＦＥＴセルは、ｎ型ドリフト領域の頂部に位置するｐ型ボディ領域と、ｐ型ボディ領域の下方に位置するｐ型柱状ドープ領域と、ｐ型ボディ領域内に位置するｎ型ソース領域と、ｐ型ボディ領域の上に位置するゲート誘電体層と、ゲート誘電体層の上に位置するゲート及びｎ型フローティングゲートと、ゲート誘電体層における１つの開口とを含み、横方向においてゲートはｎ型ソース領域に近い側に位置し、ｎ型フローティングゲートはｎ型ドリフト領域に近い側に位置し、ゲートは容量結合によって、ｎ型フローティングゲートに作用し、ｎ型フローティングゲートは前記開口によってｐ型ボディ領域に接触してｐｎ接合ダイオードを形成する。本発明の実施例は、半導体スーパジャンクションパワーデバイスの逆回復速度を向上させる。

Description

本開示は２０１９年１１月２７日に中国特許局に出願され、出願番号が２０１９１１１８４０４８．１の中国特許出願の優先権を主張し、上述の出願における全ての内容は引用により本願に組み込まれる。
本願は半導体スーパジャンクションパワーデバイスの技術分野に属し、例えば逆回復速度が速い半導体スーパジャンクションパワーデバイスに関する。
図１に示すように、関連技術の半導体スーパジャンクションパワーデバイスの等価回路はソース１０１、ドレイン１０２、ゲート１０３及びボディダイオード１０４を含み、そのうち、ボディダイオード１０４は半導体スーパジャンクションパワーデバイスにおける真性寄生構造である。関連技術の半導体スーパジャンクションパワーデバイスの動作メカニズムは以下のとおりである。１）ゲート‐ソース間電圧Ｖｇｓが半導体スーパジャンクションパワーデバイスの閾値電圧Ｖｔｈより小さく、ドレイン‐ソース間電圧Ｖｄｓが０Ｖより大きい時に、半導体スーパジャンクションパワーデバイスがオフの状態にある。２）ゲート‐ソース間電圧Ｖｇｓが半導体スーパジャンクションパワーデバイスの閾値電圧Ｖｔｈより大きく、ドレイン‐ソース間電圧Ｖｄｓが０Ｖより大きい時に、半導体スーパジャンクションパワーデバイスが順方向にオンになり、この時にドレインからゲートでの電流チャネルを介してソースに電流が流れる。関連技術の半導体スーパジャンクションパワーデバイスがオフの時に、ドレイン‐ソース間電圧Ｖｄｓが０Ｖより小さい場合、半導体スーパジャンクションパワーデバイスのボディダイオードが順バイアス状態にあり、逆方向電流がソースからボディダイオードを介してドレインに流れ、この時にボディダイオードの電流はマイノリティキャリアが注入される現象が存在し、これらのマイノリティキャリアは半導体スーパジャンクションパワーデバイスが再びオンになった時に逆回復を行い、大きな逆回復電流をもたらし、逆回復時間が長い。
本願は、関連技術における半導体スーパジャンクションパワーデバイスがマイノリティキャリア注入問題による逆回復時間が長いという技術的問題を解決するために、逆回復速度が速い半導体スーパジャンクションパワーデバイスを提供する。
本発明の実施例に係る半導体スーパジャンクションパワーデバイスは、
ｎ型ドレイン領域と、前記ｎ型ドレイン領域の上に位置するｎ型ドリフト領域と、複数のスーパジャンクションＭＯＳＦＥＴセルからなるスーパジャンクションＭＯＳＦＥＴセルアレイを含む半導体スーパジャンクションパワーデバイスであって、
前記スーパジャンクションＭＯＳＦＥＴセルは、
前記ｎ型ドリフト領域の頂部に位置するｐ型ボディ領域と、
前記ｐ型ボディ領域の下方に位置するｐ型柱状ドープ領域と、
前記ｐ型ボディ領域内に位置するｎ型ソース領域と、
前記ｐ型ボディ領域の上に位置し、ゲート誘電体層、ゲート及びｎ型フローティングゲートを含むゲート構造と、
前記ゲート誘電体層における１つの開口とを含み、
前記ゲート及び前記ｎ型フローティングゲートは前記ゲート誘電体層の上に位置し、かつ横方向において前記ゲートは前記ｎ型ソース領域に近い側に位置し、前記ｎ型フローティングゲートは前記ｎ型ドリフト領域に近い側に位置し、前記ゲートは容量結合によって、前記ｎ型フローティングゲートに作用し、前記ｎ型フローティングゲートは前記開口によって前記ｐ型ボディ領域に接触してｐｎ接合ダイオードを形成する。
好ましくは、本願の半導体スーパジャンクションパワーデバイスにおいて、前記ゲートは前記ｎ型フローティングゲートの上まで延伸する。
好ましくは、本願の半導体スーパジャンクションパワーデバイスにおいて、前記ゲートは前記ｎ型フローティングゲートの上まで延伸し、かつ前記ｎ型フローティングゲートの前記ｎ型ドリフト領域に近い側の側壁を被覆する。
好ましくは、本願の半導体スーパジャンクションパワーデバイスにおいて、前記開口は前記ｎ型フローティングゲートの下方に位置し、かつ前記ｎ型ドリフト領域側に近接する。
好ましくは、本願の半導体スーパジャンクションパワーデバイスは、スーパジャンクションＭＯＳＦＥＴセルアレイにおいて、少なくとも１つの前記スーパジャンクションＭＯＳＦＥＴセルのゲートが前記ｎ型ソース領域と電気的に接続されている。
本発明の実施例に係る半導体スーパジャンクションパワーデバイスは、順方向遮断状態及び順方向にオンの時に高閾値電圧を有し、逆方向に導通される時にスーパジャンクションＭＯＳＦＥＴセルは低閾値電圧を有することにより、スーパジャンクションＭＯＳＦＥＴセルを低ゲート電圧（又は０Ｖ電圧）で導通させ、これによりスーパジャンクションＭＯＳＦＥＴセルに流れる逆方向電流を増加させ、半導体スーパジャンクションパワーデバイスに寄生されたボディダイオードに流れる電流を減少させ、半導体スーパジャンクションパワーデバイスの逆回復速度を向上させることができる。
以下実施例を説明するために必要な図面を簡単に紹介する。
関連技術の半導体スーパジャンクションパワーデバイスの等価回路の模式図である。 本願に係る半導体スーパジャンクションパワーデバイスの第１実施例の断面構造模式図である。 本願に係る半導体スーパジャンクションパワーデバイスの第２実施例の断面構造模式図である。
以下本発明の実施例における図面を参照し、具体的な実施形態によって、本願の技術案を完全に説明する。同時に、明細書の図面に列挙された模式図は、本願に記載の層及び領域のサイズを拡大したものであり、列挙された図形の大きさは実際の寸法を表すものではない。明細書に列挙された実施例は明細書の図面に示された領域の特定の形状に限定されるものではなく、得られた形状例えば製造によるずれ等を含む。
図２は本願に係る半導体スーパジャンクションパワーデバイスの第１実施例の断面構造模式図であり、図２に示すように、本発明の実施例に係る半導体スーパジャンクションパワーデバイスは、ｎ型ドレイン領域２０と、ｎ型ドレイン領域２０の上に位置するｎ型ドリフト領域２１と、複数のスーパジャンクションＭＯＳＦＥＴセル２００からなるスーパジャンクションＭＯＳＦＥＴセルアレイとを含み、図２に１つのスーパジャンクションＭＯＳＦＥＴセル２００が例示的に示されている。
本発明の実施例のスーパジャンクションＭＯＳＦＥＴセル２００は、ｎ型ドリフト領域２１の頂部に位置するｐ型ボディ領域２２と、ｐ型ボディ領域２２の下方に位置し、隣り合うｎ型ドリフト領域２１との間に電荷バランスを形成し、半導体スーパジャンクションパワーデバイスの耐圧を向上させるために用いられるｐ型柱状ドープ領域２９と、ｐ型ボディ領域２２内に位置するｎ型ソース領域２３と、ｐ型ボディ領域２２の上に位置し、ゲート誘電体層２４、ｎ型フローティングゲート２５及びゲート２６を含むゲート構造とを含み、ゲート２６とｎ型フローティングゲート２５はゲート誘電体層２４の上に位置し、かつ横方向においてゲート２６はｎ型ソース領域２３に近い側に位置し、ｎ型フローティングゲート２５はｎ型ドリフト領域２１に近い側に位置し、ゲート２６及びｎ型フローティングゲート２５は絶縁誘電体層２７によって隔離され、ゲート２６は容量結合によって、ｎ型フローティングゲート２５に作用する。絶縁誘電体層２７は、一般的にシリカである。
本発明の実施例の半導体スーパジャンクションパワーデバイスは、横方向において、ｎ型フローティングゲート２５はゲート誘電体層２４の上に位置し、かつｎ型ドリフト領域２１に近い側に位置し、つまりｎ型フローティングゲート２５はｎ型ドリフト領域２１に近接するように設置され、これに対してゲート２６はゲート誘電体層２４の上に位置し、かつｎ型ソース領域２３側に近接してもよく、つまりゲート２６はｎ型フローティングゲート２５のｎ型ソース領域２３に近い側のみに位置する。ゲート２６は一部がｎ型フローティングゲート２５のｎ型ソース領域２３に近い側に位置し、他の一部はｎ型フローティングゲート２５の上まで延伸してもよい（図２に示すように）。ゲート２６がｎ型ドリフト領域２１側に向かってｎ型フローティングゲート２５の上まで延伸することで、ゲート２６がｎ型フローティングゲート２５を覆う面積を増大させることができ、これによりゲート２６のｎ型フローティングゲート２６に対する容量結合率を増大させることができる。
ゲート誘電体層２４には１つの開口２８が形成されており、ｎ型フローティングゲート２５はゲート誘電体層２４における開口２８によって、ｐ型ボディ領域２２に接触してｐｎ接合ダイオードを形成する。
本発明の実施例の半導体スーパジャンクションパワーデバイスは、順方向遮断状態の時に、ｎ型ドレイン領域２０に高電圧が印加され、ｎ型フローティングゲート２５とｐ型ボディ領域２２とが接触して形成されたｐｎ接合ダイオードが順方向にバイアスされ、ｎ型フローティングゲート２５に正電荷が充填されることで、ｎ型フローティングゲート２５の下の電流チャネルの閾値電圧Ｖｈｔ１が低減される。好ましくは、開口２８はｎ型フローティングゲート２５の下方に位置し、かつｎ型ドリフト領域２１側に近接し、つまり横方向において、開口２８の中心からゲート誘電体層２４のｎ型ドリフト領域２１に近い側の端までの距離は開口２８の中心からゲート誘電体層２４のｎ型ソース領域２３に近い側の端までの距離よりも小さく、これにより開口２８をゲート誘電体層２４においてｎ型ドリフト領域２１により近接するように設置することで、ｎ型フローティングゲート２５により容易に正電荷が充填されるようにし、これによりｎ型フローティングゲート２５の電圧を向上させ、ｎ型フローティングゲート２５の下の電流チャネルの閾値電圧Ｖｈｔ１を低下させることができる。
本発明の実施例の半導体スーパジャンクションパワーデバイスは順方向遮断状態及び順方向オン状態にある時に、ドレイン‐ソース間電圧Ｖｄｓが０Ｖより大きく、ｎ型フローティングゲート２５の下の電流チャネルの閾値電圧Ｖｈｔ１がスーパジャンクションＭＯＳＦＥＴセル全体の閾値電圧Ｖｔｈに与える影響が低く、半導体スーパジャンクションパワーデバイスは依然として高閾値電圧を有する。本発明の実施例の半導体スーパジャンクションパワーデバイスがオフの時に、ソース‐ドレイン電圧Ｖｓｄが０Ｖより大きい場合、ｎ型フローティングゲート２５の下の電流チャネルの閾値電圧Ｖｈｔ１がスーパジャンクションＭＯＳＦＥＴセル全体の閾値電圧Ｖｔｈに与える影響が非常に大きく、スーパジャンクションＭＯＳＦＥＴセルに低閾値電圧Ｖｔｈを有させることで、スーパジャンクションＭＯＳＦＥＴセルの電流チャネルを低ゲート電圧（又は０Ｖ電圧）で導通させ、これによりスーパジャンクションＭＯＳＦＥＴセルに流れる電流を増加させ、半導体スーパジャンクションパワーデバイスに寄生されたボディダイオードに流れる電流を減少させ、半導体スーパジャンクションパワーデバイスの逆回復速度を向上させることができる。
本発明の実施例の半導体スーパジャンクションパワーデバイスのスーパジャンクションＭＯＳＦＥＴセルアレイにおいて、少なくとも１つのスーパジャンクションＭＯＳＦＥＴセル２００のゲート２６をｎ型ソース領域２３と電気的に接続させることができ、つまり当該部分ゲート２６がソース電圧と接続され、これにより半導体スーパジャンクションパワーデバイスのゲート電荷を低減することができる。
図３は本願に係る半導体スーパジャンクションパワーデバイスの第２実施例の断面構造模式図であり、図３に示すように、当該実施例は図２に示された本願の第１実施例の半導体スーパジャンクションパワーデバイスの構造と異なっており、本実施例におけるゲート２６はｎ型ドリフト領域２１側にｎ型フローティングゲート２５の上まで延伸し、かつｎ型フローティングゲート２５のｎ型ドリフト領域２１に近い側の側壁を被覆し、これによりゲート２６がｎ型フローティングゲート２５を被覆する面積を増大させることができ、ゲート２６のｎ型フローティングゲート２６に対する容量結合率を増大させることができる。

Claims (5)

  1. ｎ型ドレイン領域と、前記ｎ型ドレイン領域の上に位置するｎ型ドリフト領域と、複数のスーパジャンクションＭＯＳＦＥＴセルからなるスーパジャンクションＭＯＳＦＥＴセルアレイとを含む半導体スーパジャンクションパワーデバイスであって、前記スーパジャンクションＭＯＳＦＥＴセルは、
    前記ｎ型ドリフト領域の頂部に位置するｐ型ボディ領域と、
    前記ｐ型ボディ領域の下方に位置するｐ型柱状ドープ領域と、
    前記ｐ型ボディ領域内に位置するｎ型ソース領域と、
    前記ｐ型ボディ領域の上に位置し、ゲート誘電体層、ゲート及びｎ型フローティングゲートを含むゲート構造と、
    前記ゲート誘電体層における１つの開口とを含み、
    前記ゲート及び前記ｎ型フローティングゲートは前記ゲート誘電体層の上に位置し、かつ横方向において前記ゲートは前記ｎ型ソース領域に近い側に位置し、前記ｎ型フローティングゲートは前記ｎ型ドリフト領域に近い側に位置し、前記ゲートは容量結合によって、前記ｎ型フローティングゲートに作用し、前記ｎ型フローティングゲートは前記開口によって前記ｐ型ボディ領域に接触してｐｎ接合ダイオードを形成する、
    半導体スーパジャンクションパワーデバイス。
  2. 前記ゲートは前記ｎ型フローティングゲートの上まで延伸する、
    請求項１に記載の半導体スーパジャンクションパワーデバイス。
  3. 前記ゲートは前記ｎ型フローティングゲートの上まで延伸し、かつ前記ｎ型フローティングゲートの前記ｎ型ドリフト領域に近い側の側壁を被覆する、
    請求項１に記載の半導体スーパジャンクションパワーデバイス。
  4. 前記開口は前記ｎ型フローティングゲートの下方に位置し、かつ前記ｎ型ドリフト領域側に近接する、
    請求項１に記載の半導体スーパジャンクションパワーデバイス。
  5. 前記スーパジャンクションＭＯＳＦＥＴセルアレイにおいて、少なくとも１つの前記スーパジャンクションＭＯＳＦＥＴセルのゲートが前記ｎ型ソース領域と電気的に接続されている、
    請求項１に記載の半導体スーパジャンクションパワーデバイス。
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Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1074959A (ja) * 1996-07-03 1998-03-17 Toshiba Corp 電力用半導体素子
JP2006202837A (ja) * 2005-01-18 2006-08-03 Toshiba Corp 電力用半導体装置およびその製造方法
JP2009099911A (ja) * 2007-10-19 2009-05-07 Toshiba Corp 半導体装置
CN102270663A (zh) * 2011-07-26 2011-12-07 无锡新洁能功率半导体有限公司 具有超结结构的平面型功率mosfet器件及其制造方法
CN103247626A (zh) * 2013-05-02 2013-08-14 复旦大学 一种半浮栅器件及其制造方法
CN103367157A (zh) * 2012-04-06 2013-10-23 北大方正集团有限公司 一种超结mosfet的制备方法
CN103887313A (zh) * 2014-03-04 2014-06-25 华为技术有限公司 一种半浮栅器件及其制备方法
CN104465381A (zh) * 2013-09-23 2015-03-25 苏州东微半导体有限公司 一种平面沟道的半浮栅器件的制造方法
CN106098761A (zh) * 2016-06-29 2016-11-09 黄嘉杰 一种绝缘栅双极型晶体管结构及其制造方法
KR20160150349A (ko) * 2015-06-22 2016-12-30 삼성전기주식회사 전력 반도체 소자

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6882573B2 (en) * 2002-08-13 2005-04-19 General Semiconductor, Inc. DMOS device with a programmable threshold voltage
DE102005039564B4 (de) * 2004-09-02 2011-03-31 Fuji Electric Systems Co., Ltd. Verfahren zum Herstellen eines Halbleiterbauteils
US7378317B2 (en) * 2005-12-14 2008-05-27 Freescale Semiconductor, Inc. Superjunction power MOSFET
JP5050364B2 (ja) * 2006-02-13 2012-10-17 サンケン電気株式会社 電界効果半導体装置及びその製造方法
CN203659877U (zh) * 2013-10-30 2014-06-18 英飞凌科技奥地利有限公司 超结器件和包括所述超结器件的半导体结构
WO2016026322A1 (zh) * 2014-08-17 2016-02-25 复旦大学 半浮栅功率器件及其制造方法
CN104882447B (zh) * 2015-05-27 2018-10-16 上海集成电路研发中心有限公司 一种漏区嵌入反型层的半浮栅器件及制造方法
US10573722B2 (en) * 2016-02-17 2020-02-25 General Electric Company Systems and methods for in-situ doped semiconductor gate electrodes for wide bandgap semiconductor power devices
CN106229343B (zh) * 2016-08-12 2019-05-03 上海鼎阳通半导体科技有限公司 超结器件
JP6461063B2 (ja) * 2016-09-28 2019-01-30 トヨタ自動車株式会社 半導体装置とその製造方法
JP7055725B2 (ja) * 2018-09-14 2022-04-18 株式会社東芝 半導体装置
CN110212026B (zh) * 2019-05-06 2022-09-16 上海功成半导体科技有限公司 超结mos器件结构及其制备方法

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1074959A (ja) * 1996-07-03 1998-03-17 Toshiba Corp 電力用半導体素子
JP2006202837A (ja) * 2005-01-18 2006-08-03 Toshiba Corp 電力用半導体装置およびその製造方法
JP2009099911A (ja) * 2007-10-19 2009-05-07 Toshiba Corp 半導体装置
CN102270663A (zh) * 2011-07-26 2011-12-07 无锡新洁能功率半导体有限公司 具有超结结构的平面型功率mosfet器件及其制造方法
CN103367157A (zh) * 2012-04-06 2013-10-23 北大方正集团有限公司 一种超结mosfet的制备方法
CN103247626A (zh) * 2013-05-02 2013-08-14 复旦大学 一种半浮栅器件及其制造方法
CN104465381A (zh) * 2013-09-23 2015-03-25 苏州东微半导体有限公司 一种平面沟道的半浮栅器件的制造方法
CN103887313A (zh) * 2014-03-04 2014-06-25 华为技术有限公司 一种半浮栅器件及其制备方法
KR20160150349A (ko) * 2015-06-22 2016-12-30 삼성전기주식회사 전력 반도체 소자
CN106098761A (zh) * 2016-06-29 2016-11-09 黄嘉杰 一种绝缘栅双极型晶体管结构及其制造方法

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