CN110504315A - 一种沟槽型绝缘栅双极晶体管及其制备方法 - Google Patents
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Abstract
一种沟槽型绝缘栅双极晶体管及其制备方法，属于功率半导体技术领域。本发明通过在沟槽型绝缘栅双极晶体管的第二导电类型浮空区引入第二导电类型沟道MOSFET的元胞结构，其中MOSFET的栅电极与漏极短接零电位，在器件关断时，由于浮空区电位抬升得更高，第一导电类型半导体基区电位也随之升高，当其电位大于MOSFET的阈值电压后，MOSFET开启，空穴从MOSFET的表面沟道流出漏极，从而加快空穴的抽取速度，减小关断时间与关断损耗，改善正向导通与关断损耗的折中特性。此外，本发明还涉及一种沟槽型绝缘栅双极晶体管的制备方法，制作工艺简单可控，与现有工艺兼容性强。
Description
技术领域
本发明属于功率半导体技术领域，具体涉及一种沟槽型绝缘栅双极晶体管及其制备方法。
背景技术
绝缘栅双极晶体管(Insulated Gate Bipolar Transistor，简称IGBT)作为绝缘栅控制的双极型器件，其体内的非平衡载流子浓度越高，则其电导调制效应越显著，其电流密度越高。图1显示了一种传统沟槽型IGBT器件的半元胞结构，器件在正向导通时，由于第二导电类型浮空区15的存在，正向导通时，其会增加发射极一侧的载流子浓度，降低了导通压降，但是由于IGBT关断时大量的过剩载流子不能通过第二导电类型浮空区15进行抽取，增加了关断时间，从而增大了关断损耗Eoff，Vce与Eoff的折中特性恶化。如图2所示，为了加快关断时对第一导电类型半导体漂移区8中过剩载流子的抽取，将第二导电类型浮空区15接器件的发射极金属4，从而关断时，过剩载流子可以通过第二导电类型浮空区15进行抽取，减小了关断时间，降低了关断损耗Eoff，但是器件在正向导通时，一部分空穴流入第二导电类型浮空区15，并从其上部的发射极金属4流出，削弱了漂移区的电导调制，使得Vce增大，Vce与Eoff的折中特性同样会得到恶化。因此，亟需一种新的IGBT元胞结构，使其在正向导通时电导调制效应显著，以确保不会增加导通压降，并且在器件关断时能够对第一导电类型半导体漂移区8中的过剩载流子进行抽取，减小关断时间与关断损耗，使得正向导通与关断损耗的折中特性得到较好的改善，从而提升器件的电学特性。
发明内容
本发明所要解决的技术问题是针对现有技术存在的问题，提供一种沟槽型绝缘栅双极晶体管及其制备方法。
为解决上述技术问题，本发明提供一种沟槽型绝缘栅双极晶体管，包括：金属化集电极、第二导电类型集电区、第一导电类型半导体场阻止层、第一导电类型半导体漂移区、第二导电类型半导体基区、第二导电类型半导体发射区、第一导电类型半导体发射区、第一沟槽栅结构、发射极金属和第二导电类型浮空区；
金属化集电极位于第二导电类型集电区的下方，第一导电类型半导体场阻止层和第一导电类型半导体漂移区依次位于第二导电类型集电区上；第二导电类型半导体基区位于第一导电类型半导体漂移区上方的一端，第二导电类型半导体发射区和第一导电类型半导体发射区并排位于第二导电类型半导体基区上，且侧面相互接触；
第二导电类型浮空区位于第一导电类型半导体漂移区上方的另一端；第一沟槽栅结构位于第二导电类型半导体基区和第二导电类型浮空区之间的第一导电类型半导体漂移区上，第一沟槽栅结构的一侧面与第一导电类型半导体漂移区、第二导电类型半导体基区和第一导电类型半导体发射区的一侧面接触，第一沟槽栅结构的另一侧面与第二导电类型浮空区的一侧面接触；发射极金属位于第二导电类型半导体发射区和部分第一导电类型半导体发射区上；
在第二导电类型浮空区中引入至少一个第二导电类型沟道MOSFET，所述第二导电类型沟道MOSFET包括第一导电类型半导体基区、第二导电类型半导体漏区、第二沟槽栅结构和漏极金属；
第一导电类型半导体基区位于第二导电类型浮空区上方的一侧，第二导电类型半导体漏区位于第一导电类型半导体基区上；第二沟槽栅结构位于第二导电类型浮空区上，且第二沟槽栅结构的一侧面与第一导电类型半导体基区和第二导电类型半导体漏区的一侧面接触，第二沟槽栅结构的另一侧面与第二导电类型浮空区的另一侧面接触；所述第二沟槽栅结构包括第一栅电极和设置在第一栅电极两侧面和底面的第一栅介质层；漏极金属位于部分第二导电类型半导体漏区上，第一栅电极与漏极金属短接零电位。
本发明的有益效果是：通过在第二导电类型浮空区引入第二导电类型沟道MOSFET来控制IGBT工作过程中的过剩载流子的流通路径，在器件关断时加速了过剩载流子的抽取速度，降低了关断时间与关断损耗，从而改善了IGBT的导通压降与关断损耗的折中关系。
在上述技术方案的基础上，本发明还可以做如下改进。
进一步的，还包括第一导电类型半导体载流子存储层，第一导电类型半导体载流子存储层位于第一导电类型半导体漂移区和第二导电类型半导体基区之间。
采用上述进一步方案的有益效果是：第一导电类型载流子存储层增强了器件内部的电导调制效应，减小了导通压降，进一步改善了导通压降与关断损耗的折中关系。
进一步的，第一沟槽栅结构和第一导电类型半导体漂移区之间还设置有部分所述第二导电类型浮空区。
采用上述进一步方案的有益效果是：第二导电类型浮空区包围沟槽栅结构底部尖端，减小了沟槽栅底部栅氧化层电场，提高了器件可靠性，并且屏蔽了栅极集电极电容，减小了器件的反向传输电容，提高了器件的开关速度。
进一步的，所述发射极金属通过第二导电类型半导体发射区向下延伸，其深度小于第二导电类型半导体基区的结深。
采用上述进一步方案的有益效果是：发射极金属向下延伸至了器件内部，增强了器件的抗闩锁能力，提高了器件可靠性。
进一步的，第一沟槽栅结构的部分栅电极短接所述发射极金属，形成分裂栅结构。
采用上述进一步方案的有益效果是：屏蔽了沟槽栅结构右侧的栅极集电极/栅极发射极电容，减小了器件的反向传输电容，提高了器件的开关速度。
进一步的，还包括第二导电类型半导体层，第二导电类型半导体层位于第二导电类型半导体发射区和发射极金属之间，第二导电类型半导体层的禁带宽度小于第二导电类型半导体发射区的禁带宽度。
采用上述进一步方案的有益效果是：第二导电类型半导体层与第二导电类型半导体发射区形成异质结，其在正向导通时作为空穴势垒，增强了器件发射极一侧的载流子浓度，降低了导通压降。
进一步的，还包括第二导电类型半导体层，第二导电类型半导体层位于第二导电类型半导体发射区中，第二导电类型半导体层的禁带宽度小于第二导电类型半导体基区的禁带宽度。
采用上述进一步方案的有益效果是：第二导电类型半导体层与第二导电类型半导体基区形成异质结，正向导通时作为空穴势垒，增强了器件内部的电导调制效应，降低了导通压降，并且增强了器件的抗闩锁能力，提高了器件可靠性。
进一步的，还包括第二导电类型半导体层，第二导电类型半导体层位于第二导电类型半导体漏区和漏极金属之间，第二导电类型半导体层所用半导体材料的禁带宽度小于第二导电类型半导体漏区的禁带宽度。
采用上述进一步方案的有益效果是：第二导电类型半导体层与第二导电类型半导体漏区形成异质结，其在正向导通时作为空穴势垒，增强了器件发射极一侧的载流子浓度，降低了导通压降。
为解决上述技术问题，本发明还提供一种沟槽型绝缘栅双极晶体管的制备方法，包括以下步骤：
选取第二导电类型半导体基片作为器件的第二导电类型集电区，在半导体基片上方依次形成第一导电类型半导体场阻止层和第一导电类型半导体漂移区；
在第一导电类型半导体漂移区上方的一端形成第二导电类型半导体基区，在第二导电类型半导体基区上方形成第二导电类型半导体发射区和第一导电类型半导体发射区，第二导电类型半导体发射区的侧面和第一导电类型半导体发射区的侧面相互接触；
在第一导电类型半导体漂移区上方的另一端形成第二导电类型浮空区；
在第二导电类型半导体基区和第二导电类型浮空区之间的第一导电类型半导体漂移区上形成第一沟槽栅结构，第一沟槽栅结构的一侧面与第一导电类型半导体漂移区、第二导电类型半导体基区和第一导电类型半导体发射区的一侧面接触，第一沟槽栅结构的另一侧面与第二导电类型浮空区的一侧面接触；
在第二导电类型半导体发射区和部分第一导电类型半导体发射区上形成发射极金属；在第二导电类型集电区的下方形成金属化集电极；
还包括步骤，在第二导电类型浮空区上方的一侧形成第一导电类型半导体基区，在第一导电类型半导体基区上形成第二导电类型半导体漏区；在第二导电类型浮空区上形成由第一栅电极和设置在第一栅电极两侧面和底面的第一栅介质层构成的第二沟槽栅结构，且第二沟槽栅结构的一侧面与第一导电类型半导体基区和第二导电类型半导体漏区的一侧面接触，第二导电类型浮空区的另一侧面与第二沟槽栅结构的另一侧面接触；在部分第二导电类型半导体漏区上形成漏极金属；第一栅电极与漏极金属短接零电位。
本发明的有益效果是：通过在第二导电类型浮空区引入第二导电类型沟道MOSFET来控制IGBT工作过程中的过剩载流子的流通路径，在器件关断时加速了过剩载流子的抽取速度，降低了关断时间与关断损耗，从而改善了IGBT的导通压降与关断损耗的折中关系。
进一步的，还包括步骤：在形成发射极金属之前，在第二导电类型半导体发射区上形成第二导电类型半导体层，在部分第一导电类型半导体发射区和第二导电类型半导体层上形成发射极金属，第二导电类型半导体层的禁带宽度小于第二导电类型半导体发射区的禁带宽度。
采用上述进一步方案的有益效果是：第二导电类型半导体层与第二导电类型半导体发射区形成异质结，其在正向导通时作为空穴势垒，增强了器件发射极一侧的载流子浓度，降低了导通压降。
附图说明
图1是一种传统沟槽型IGBT的半元胞结构示意图；
图2是另一种传统沟槽型IGBT器件的半元胞结构示意图；
图3是本发明第一实施例的沟槽型IGBT的半元胞结构示意图；
图4是本发明第二实施例的沟槽型IGBT的半元胞结构示意图；
图5是本发明第三实施例的沟槽型IGBT的半元胞结构示意图；
图6是本发明第四实施例的沟槽型IGBT的半元胞结构示意图；
图7是本发明第五实施例的沟槽型IGBT的半元胞结构示意图；
图8是本发明第六实施例的沟槽型IGBT的半元胞结构示意图；
图9是本发明第七实施例的沟槽型IGBT的半元胞结构示意图；
图10是本发明第八实施例的沟槽型IGBT的半元胞结构示意图；
图11是本发明第九实施例的沟槽型IGBT的半元胞结构示意图；
图12是本发明形成GeSi/Si异质结之后的能带图。
附图中，各标号所代表的部件列表如下：
1、第二栅电极，2、第二栅介质层，3、第一导电类型半导体发射区，4、发射极金属，5、第二导电类型半导体发射区，6、第二导电类型半导体基区，7、第一导电类型半导体载流子存储层，8、第一导电类型半导体漂移区，9、第一导电类型半导体场阻止层，10、第二导电类型集电区，11、金属化集电极，12、第一栅电极，13、漏极金属，14、第二导电类型半导体漏区，15、第二导电类型浮空区，16、第一导电类型半导体基区，17、第二导电类型半导体层，20、第一栅介质层。
具体实施方式
以下结合附图对本发明的原理和特征进行描述，所举实例只用于解释本发明，并非用于限定本发明的范围。
如图3所示，本发明第一实施例提供一种沟槽型绝缘栅双极晶体管，包括：金属化集电极11、第二导电类型集电区10、第一导电类型半导体场阻止层9、第一导电类型半导体漂移区8、第二导电类型半导体基区6、第二导电类型半导体发射区5、第一导电类型半导体发射区3、第一沟槽栅结构、发射极金属4、第二导电类型浮空区15、第一导电类型半导体基区16，第二导电类型半导体漏区14、第二沟槽栅结构和漏极金属13；
金属化集电极11位于第二导电类型集电区10的下方，第一导电类型半导体场阻止层9和第一导电类型半导体漂移区8依次位于第二导电类型集电区10上；第二导电类型半导体基区6位于第一导电类型半导体漂移区8上方的一端，第二导电类型半导体发射区5和第一导电类型半导体发射区3并排位于第二导电类型半导体基区6上，且侧面相互接触；
第二导电类型浮空区15位于第一导电类型半导体漂移区8上方的另一端；第一导电类型半导体基区16位于第二导电类型浮空区15上方的一侧，第二导电类型半导体漏区14位于第一导电类型半导体基区16上；
第一沟槽栅结构位于第二导电类型半导体基区6和第二导电类型浮空区15之间的第一导电类型半导体漂移区8上，第一沟槽栅结构的一侧面与第一导电类型半导体漂移区8、第二导电类型半导体基区6和第一导电类型半导体发射区3的一侧面接触，第一沟槽栅结构的另一侧面与第二导电类型浮空区15的一侧面接触；
第二沟槽栅结构位于第一沟槽栅结构和第一导电类型半导体基区16之间的第二导电类型浮空区15上，且第二沟槽栅结构的一侧面与第一导电类型半导体基区16和第二导电类型半导体漏区14的一侧面接触，第二导电类型浮空区15的另一侧面与第二沟槽栅结构的另一侧面接触；所述第二沟槽栅结构包括第一栅电极12和设置在第一栅电极12两侧面和底面的第一栅介质层20；第二沟槽栅结构、第一导电类型半导体基区16、第二导电类型半导体漏区14以及漏极金属13组成了一个第二导电类型沟道MOSFET；
发射极金属4位于第二导电类型半导体发射区5和部分第一导电类型半导体发射区3上；漏极金属13位于部分第二导电类型半导体漏区14上，第一栅电极12与漏极金属13短接零电位。
上述实施例中，第一沟槽栅结构包括第二栅电极1和设置在第二栅电极1两侧面和底面的第二栅介质层2；第二栅电极1和第一栅电极12可以是金属栅电极，也可以是多晶硅栅电极；第二栅介质层2和第一栅介质层20可以为栅氧化层；第二沟槽栅结构的宽度和深度小于第一沟槽栅结构的宽度和深度，第一导电类型半导体基区16和第二导电类型半导体漏区14的宽度小于第二沟槽栅结构的宽度；第二导电类型浮空区15的深度大于等于第一沟槽栅结构的深度。
另外，所述第一导电类型为N型，第二导电类型为P型，或者第二导电类型为P型，第一导电类型为N型。第一导电类型半导体发射区3可以为N+硅发射区，第二导电类型半导体发射区5可以为P+硅发射区，第二导电类型半导体基区6可以为P型硅基区，第一导电类型半导体载流子存储层7可以为N型硅载流子存储层，第一导电类型半导体漂移区8可以为N-硅漂移区，第一导电类型半导体场阻止层9可以为N型硅电场阻止层，第二导电类型集电区10可以为P型硅集电区，第二导电类型半导体漏区14可以为P+漏区，第二导电类型浮空区15可以为硅浮空P区，第一导电类型半导体基区16可以为N型硅基区，第二导电类型半导体层17可以为P型锗硅层。本发明所用半导体可以是单晶材料，也可以是多晶材料，本发明器件所用半导体材料为碳化硅、硅、砷化镓、氮化镓、三氧化二镓或金刚石。
此外，本实施例中，第二导电类型半导体基区6的掺杂浓度为3×1016cm-3～2×1017cm-3，厚度为0.2～2μm；第二导电类型半导体发射区5的掺杂浓度为5×1018cm-3～1×1020cm-3，厚度为0.2～0.5μm；第二导电类型浮空区15的掺杂浓度为3×1016cm-3～2×1017cm-3，厚度为1～10μm；第一导电类型半导体基区16的掺杂浓度为3×1016cm-3～8×1016cm-3，厚度为0.2～0.5μm；第二导电类型半导体漏区14的掺杂浓度为5×1018cm-3～1×1020cm-3，厚度为0.2～2μm；第一导电类型半导体发射区3的掺杂浓度为5×1018cm-3～1×1020cm-3，厚度为0.2～0.5μm；栅氧化层厚度为20～100nm；第二栅电极1的深度为1～10μm；第一栅电极12的深度为0.2～5μm；第一导电类型半导体漂移区8的掺杂浓度为7×1013cm-3～8×1014cm-3，厚度为60～150μm；第一导电类型半导体场阻止层9的掺杂浓度为5×1015cm-3～5×1017cm-3，厚度为1～5μm；第二导电类型集电区10的掺杂浓度为1×1017cm-3～1×1019cm-3，厚度为1～5μm；元胞宽度为1～10μm。
下面以N沟道IGBT为例详细说明本发明的原理，具体原理如下：
在沟槽型绝缘栅双极晶体管的第二导电类型浮空区15引入P沟道MOSFET的元胞结构，其中P沟道MOSFET的第一栅电极12与漏极金属13短接零电位，在器件导通时，第二导电类型浮空区15电位抬升，由于衬底偏置效应，第一导电类型半导体基区16电位也随之抬升，此时其电位没有超过P沟道MOSFET的阈值电压，P沟道MOSFET没有开启，从而没有削弱器件内部的电导调制效应，导通压降不会增加。在器件关断时，由于第二导电类型浮空区15电位抬升得更高，由于衬底偏置效应，第一导电类型半导体基区16电位也随之抬升得更高，当其电位大于了P沟道MOSFET的阈值电压后，P沟道MOSFET开启，空穴从P沟道MOSFET的表面沟道流出漏极，从而加快了空穴的抽取速度，减小了关断时间与关断损耗，改善了正向导通与关断损耗的折中特性，其中，第二导电类型浮空区15为浮空P区，第一导电类型半导体基区16为N型基区。
如图4所示，本发明第二实施例提供一种沟槽型绝缘栅双极晶体管，本实施例是在第一实施例的基础上，还设置第一导电类型半导体载流子存储层7，第一导电类型半导体载流子存储层7位于第一导电类型半导体漂移区8和第二导电类型半导体基区6之间。
上述实施例中，第一导电类型载流子存储层7增强了器件内部的电导调制效应，减小了导通压降，进一步改善了导通压降与关断损耗的折中关系。第一导电类型半导体载流子存储层7的掺杂浓度大于第一导电类型半导体漂移区8的掺杂浓度。
如图5所示，本发明第三实施例提供一种沟槽型绝缘栅双极晶体管，本实施例是在第二实施例的基础上，在第一沟槽栅结构和第一导电类型半导体漂移区8之间还设置有部分所述第二导电类型浮空区15。
上述实施例中，第二导电类型浮空区15沿器件纵向剖面呈现“L”型延伸至第一沟槽栅结构底部下方区域，以包围沟槽栅结构底部尖端，减小了沟槽栅底部栅氧化层电场，提高了器件可靠性，并且屏蔽了栅极集电极电容，减小了器件的反向传输电容，提高了器件的开关速度。
如图6所示，本发明第四实施例提供一种沟槽型绝缘栅双极晶体管，本实施例是在第三实施例的基础上，所述发射极金属4通过第二导电类型半导体发射区5向下延伸，其深度小于第二导电类型半导体基区6的结深。
上述实施例中，发射极金属向下延伸至了器件内部，增强了器件的抗闩锁能力，提高了器件可靠性。
如图7所示，本发明第五实施例提供一种沟槽型绝缘栅双极晶体管，本实施例是在第四实施例的基础上，使第一沟槽栅结构的部分栅电极短接所述发射极金属4，形成分裂栅结构。
上述实施例屏蔽了沟槽栅结构右侧的栅极集电极/栅极发射极电容，减小了器件的反向传输电容，提高了器件的开关速度。此时，第一沟槽栅结构分为两部分，一部分作为栅电极，另一部分电极与发射极金属4短接作为发射极，从而形成分裂栅结构。
如图8所示，本发明第六实施例提供一种沟槽型绝缘栅双极晶体管，本实施例是在第三实施例的基础上，使第一沟槽栅结构的部分栅电极短接所述发射极金属4，形成分裂栅结构，以及设置第二导电类型半导体层17，第二导电类型半导体层17位于第二导电类型半导体发射区5和发射极金属4之间，第二导电类型半导体层17的禁带宽度小于第二导电类型半导体发射区5的禁带宽度。
上述实施例中，第二导电类型半导体层17的禁带宽度小于第二导电类型半导体发射区5的禁带宽度，使第二导电类型半导体层17与第二导电类型半导体发射区5在其接触表面形成异质结，如图12所示，其在正向导通时作为空穴势垒，增强了器件发射极一侧的载流子浓度，降低了导通压降。
如图9所示，本发明第七实施例提供一种沟槽型绝缘栅双极晶体管，本实施例是在第三实施例的基础上，使第一沟槽栅结构的部分栅电极短接所述发射极金属4，形成分裂栅结构，以及设置第二导电类型半导体层17，第二导电类型半导体层17位于第二导电类型半导体发射区5中，第二导电类型半导体层17的禁带宽度小于第二导电类型半导体基区6的禁带宽度。
上述实施例中，第二导电类型半导体层17的禁带宽度小于第二导电类型半导体基区6的禁带宽度，使第二导电类型半导体层17与第二导电类型半导体基区6在其接触表面形成异质结，如图12所示，正向导通时作为空穴势垒，增强了器件内部的电导调制效应，降低了导通压降，并且增强了器件的抗闩锁能力，提高了器件可靠性。此时，第二导电类型半导体层17的深度小于等于第二导电类型半导体发射区5的深度。
如图10所示，本发明第八实施例提供一种沟槽型绝缘栅双极晶体管，本实施例是在第七实施例的基础上，在第二导电类型浮空区15中还引入一个第二导电类型沟道MOSFET。
上述实施例中，两个第二导电类型沟道MOSFET结构进一步加快了过剩载流子的抽取速度，减小了关断时间与关断损耗，从而进一步改善了正向导通与关断损耗之间的折中关系。
如图11所示，本发明第九实施例提供一种沟槽型绝缘栅双极晶体管，本实施例是在第八实施例的基础上，还设置第二导电类型半导体层17，第二导电类型半导体层17位于第二导电类型半导体漏区14和漏极金属13之间，第二导电类型半导体层17所用半导体材料的禁带宽度小于第二导电类型半导体漏区14的禁带宽度。
上述实施例中，第二导电类型半导体层17与第二导电类型半导体漏区14形成异质结，如图12所示，其在正向导通时作为空穴势垒，增强了器件发射极一侧的载流子浓度，降低了导通压降。
本发明第十实施例提供一种沟槽型绝缘栅双极晶体管的制备方法，包括以下步骤：
选取第二导电类型半导体基片作为器件的第二导电类型集电区10，在半导体基片上方依次形成第一导电类型半导体场阻止层9和第一导电类型半导体漂移区8；
在第一导电类型半导体漂移区8上方的一端形成第二导电类型半导体基区6，在第二导电类型半导体基区6上方形成第二导电类型半导体发射区5和第一导电类型半导体发射区3，第二导电类型半导体发射区5的侧面和第一导电类型半导体发射区3的侧面相互接触；
在第一导电类型半导体漂移区8上方的另一端形成第二导电类型浮空区15；在第二导电类型浮空区15上方的一侧形成第一导电类型半导体基区16，在第一导电类型半导体基区16上形成第二导电类型半导体漏区14；
在第二导电类型半导体基区6和第二导电类型浮空区15之间的第一导电类型半导体漂移区8上形成第一沟槽栅结构，第一沟槽栅结构的一侧面与第一导电类型半导体漂移区8、第二导电类型半导体基区6和第一导电类型半导体发射区3的一侧面接触，第一沟槽栅结构的另一侧面与第二导电类型浮空区15的一侧面接触；
在第一沟槽栅结构和第一导电类型半导体基区16之间的第二导电类型浮空区15上形成由第一栅电极12和设置在第一栅电极12两侧面和底面的第二栅介质层20构成的第二沟槽栅结构，且第二沟槽栅结构的一侧面与第一导电类型半导体基区16和第二导电类型半导体漏区14的一侧面接触，第二导电类型浮空区15的另一侧面与第二沟槽栅结构的另一侧面接触；
在第二导电类型半导体发射区5和部分第一导电类型半导体发射区3上形成发射极金属4；在部分第二导电类型半导体漏区14上形成漏极金属13；第一栅电极12与漏极金属13短接零电位；
在第二导电类型集电区10的下方形成金属化集电极11。
上述实施例中，通过光刻工艺，并向第一导电类型半导体漂移区8离子注入第二导电类型半导体杂质，然后进行退火处理，在第一导电类型半导体漂移区8上方的一端形成第二导电类型半导体基区6；
通过光刻工艺，并向第一导电类型半导体漂移区8离子注入第二导电类型半导体杂质，然后进行退火处理，在第一导电类型半导体漂移区8上方的另一端形成第二导电类型半导体浮空区15；
通过光刻工艺，并向第二导电类型半导体浮空区15或向第二导电类型半导体基区6离子注入第一导电类型半导体杂质，然后进行退火处理，形成第一导电类型半导体基区16和第一导电类型半导体发射区3；
通过光刻工艺，并向第二导电类型半导体浮空区15或向第二导电类型半导体基区6离子注入第二导电类型半导体型杂质，然后进行退火处理，形成第二导电类型半导体漏区14与第二导电类型半导体发射区5；
通过光刻工艺，对第二导电类型浮空区15进行沟槽刻蚀，同时刻蚀出第一沟槽和第二沟槽，第一沟槽的深度超过第二导电类型半导体基区6的结深，第二沟槽的深度小于第一沟槽的深度，沟槽刻蚀完成后，通过HF溶液将表面的TEOS漂洗干净，然后依次通过氧化和淀积工艺在第一沟槽中生长第二栅介质层2和第二栅电极1，形成第一沟槽栅结构，在第二沟槽中生长第一栅介质层20和第一栅电极12，形成第二沟槽栅结构；
通过蒸发或溅射工艺，然后通过刻蚀工艺，形成发射极金属4和漏极金属13；
通过蒸发或溅射工艺形成金属化集电极11，在形成金属化集电极11之前减薄半导体基片厚度。
可选地，还包括步骤：在形成发射极金属4之前，通过光刻工艺，在第二导电类型半导体发射区5上外延形成第二导电类型半导体层17，在部分第一导电类型半导体发射区3和第二导电类型半导体层17上形成发射极金属4，第二导电类型半导体层17的禁带宽度小于第二导电类型半导体发射区5的禁带宽度。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。
在本发明中，除非另有明确的规定和限定，第一特征在第二特征“上”或“下”可以是第一和第二特征直接接触，或第一和第二特征通过中间媒介间接接触。而且，第一特征在第二特征“之上”、“上方”和“上面”可是第一特征在第二特征正上方或斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”可以是第一特征在第二特征正下方或斜下方，或仅仅表示第一特征水平高度小于第二特征。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种沟槽型绝缘栅双极晶体管，包括：金属化集电极(11)、第二导电类型集电区(10)、第一导电类型半导体场阻止层(9)、第一导电类型半导体漂移区(8)、第二导电类型半导体基区(6)、第二导电类型半导体发射区(5)、第一导电类型半导体发射区(3)、第一沟槽栅结构、发射极金属(4)和第二导电类型浮空区(15)；
金属化集电极(11)位于第二导电类型集电区(10)的下方，第一导电类型半导体场阻止层(9)和第一导电类型半导体漂移区(8)依次位于第二导电类型集电区(10)上；第二导电类型半导体基区(6)位于第一导电类型半导体漂移区(8)上方的一端，第二导电类型半导体发射区(5)和第一导电类型半导体发射区(3)并排位于第二导电类型半导体基区(6)上，且侧面相互接触；
第二导电类型浮空区(15)位于第一导电类型半导体漂移区(8)上方的另一端；第一沟槽栅结构位于第二导电类型半导体基区(6)和第二导电类型浮空区(15)之间的第一导电类型半导体漂移区(8)上，第一沟槽栅结构的一侧面与第一导电类型半导体漂移区(8)、第二导电类型半导体基区(6)和第一导电类型半导体发射区(3)的一侧面接触，第一沟槽栅结构的另一侧面与第二导电类型浮空区(15)的一侧面接触；发射极金属(4)位于第二导电类型半导体发射区(5)和部分第一导电类型半导体发射区(3)上；
其特征在于，在第二导电类型浮空区(15)中引入至少一个第二导电类型沟道MOSFET，所述第二导电类型沟道MOSFET包括第一导电类型半导体基区(16)、第二导电类型半导体漏区(14)、第二沟槽栅结构和漏极金属(13)；
第一导电类型半导体基区(16)位于第二导电类型浮空区(15)上方的一侧，第二导电类型半导体漏区(14)位于第一导电类型半导体基区(16)上；第二沟槽栅结构位于第二导电类型浮空区(15)上，且第二沟槽栅结构的一侧面与第一导电类型半导体基区(16)和第二导电类型半导体漏区(14)的一侧面接触，第二沟槽栅结构的另一侧面与第二导电类型浮空区(15)的另一侧面接触；所述第二沟槽栅结构包括第一栅电极(12)和设置在第一栅电极(12)两侧面和底面的第一栅介质层(20)；漏极金属(13)位于部分第二导电类型半导体漏区(14)上，第一栅电极(12)与漏极金属(13)短接零电位。
2.根据权利要求1所述的一种沟槽型绝缘栅双极晶体管，其特征在于：还包括第一导电类型半导体载流子存储层(7)，第一导电类型半导体载流子存储层(7)位于第一导电类型半导体漂移区(8)和第二导电类型半导体基区(6)之间。
3.根据权利要求2所述的一种沟槽型绝缘栅双极晶体管，其特征在于：第一沟槽栅结构和第一导电类型半导体漂移区(8)之间还设置有部分所述第二导电类型浮空区(15)。
4.根据权利要求3所述的一种沟槽型绝缘栅双极晶体管，其特征在于：所述发射极金属(4)通过第二导电类型半导体发射区(5)向下延伸，其深度小于第二导电类型半导体基区(6)的结深。
5.根据权利要求4所述的一种沟槽型绝缘栅双极晶体管，其特征在于：第一沟槽栅结构的部分栅电极短接所述发射极金属(4)，形成分裂栅结构。
6.根据权利要求1-3任一项所述的一种沟槽型绝缘栅双极晶体管，其特征在于：还包括第二导电类型半导体层(17)，第二导电类型半导体层(17)位于第二导电类型半导体发射区(5)和发射极金属(4)之间，第二导电类型半导体层(17)的禁带宽度小于第二导电类型半导体发射区(5)的禁带宽度。
7.根据权利要求1-3任一项所述的一种沟槽型绝缘栅双极晶体管，其特征在于：还包括第二导电类型半导体层(17)，第二导电类型半导体层(17)位于第二导电类型半导体发射区(5)中，第二导电类型半导体层(17)的禁带宽度小于第二导电类型半导体基区(6)的禁带宽度。
8.根据权利要求7所述的一种沟槽型绝缘栅双极晶体管，其特征在于：还包括第二导电类型半导体层(17)，第二导电类型半导体层(17)位于第二导电类型半导体漏区(14)和漏极金属(13)之间，第二导电类型半导体层(17)所用半导体材料的禁带宽度小于第二导电类型半导体漏区(14)的禁带宽度。
9.一种沟槽型绝缘栅双极晶体管的制备方法，包括以下步骤：
选取第二导电类型半导体基片作为器件的第二导电类型集电区(10)，在半导体基片上方依次形成第一导电类型半导体场阻止层(9)和第一导电类型半导体漂移区(8)；
在第一导电类型半导体漂移区(8)上方的一端形成第二导电类型半导体基区(6)，在第二导电类型半导体基区(6)上方形成第二导电类型半导体发射区(5)和第一导电类型半导体发射区(3)，第二导电类型半导体发射区(5)的侧面和第一导电类型半导体发射区(3)的侧面相互接触；
在第一导电类型半导体漂移区(8)上方的另一端形成第二导电类型浮空区(15)；在第二导电类型半导体基区(6)和第二导电类型浮空区(15)之间的第一导电类型半导体漂移区(8)上形成第一沟槽栅结构，第一沟槽栅结构的一侧面与第一导电类型半导体漂移区(8)、第二导电类型半导体基区(6)和第一导电类型半导体发射区(3)的一侧面接触，第一沟槽栅结构的另一侧面与第二导电类型浮空区(15)的一侧面接触；
在第二导电类型半导体发射区(5)和部分第一导电类型半导体发射区(3)上形成发射极金属(4)；在第二导电类型集电区(10)的下方形成金属化集电极(11)；
其特征在于，还包括步骤，在第二导电类型浮空区(15)上方的一侧形成第一导电类型半导体基区(16)，在第一导电类型半导体基区(16)上形成第二导电类型半导体漏区(14)；在第二导电类型浮空区(15)上形成由第一栅电极(12)和设置在第一栅电极(12)两侧面和底面的第一栅介质层(20)构成的第二沟槽栅结构，且第二沟槽栅结构的一侧面与第一导电类型半导体基区(16)和第二导电类型半导体漏区(14)的一侧面接触，第二导电类型浮空区(15)的另一侧面与第二沟槽栅结构的另一侧面接触；在部分第二导电类型半导体漏区(14)上形成漏极金属(13)；第一栅电极(12)与漏极金属(13)短接零电位。
10.根据权利要求9所述的一种沟槽型绝缘栅双极晶体管的制备方法，其特征在于，还包括步骤：在形成发射极金属(4)之前，在第二导电类型半导体发射区(5)上形成第二导电类型半导体层(17)，在部分第一导电类型半导体发射区(3)和第二导电类型半导体层(17)上形成发射极金属(4)，第二导电类型半导体层(17)的禁带宽度小于第二导电类型半导体发射区(5)的禁带宽度。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111816697A (zh) * | 2020-07-14 | 2020-10-23 | 重庆大学 | 一种具有集成隧穿二极管的igbt |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10233506A (ja) * | 1997-02-21 | 1998-09-02 | Toshiba Corp | 絶縁ゲート型半導体装置 |
| CN101694851A (zh) * | 2009-10-16 | 2010-04-14 | 电子科技大学 | 一种具有p型浮空层的槽栅igbt |
| US20140106517A1 (en) * | 2010-12-28 | 2014-04-17 | Northrop Grumman Systems Corporation | Semiconductor devices with minimized current flow differences and methods of same |
| CN106024857A (zh) * | 2015-03-31 | 2016-10-12 | 英飞凌科技股份有限公司 | 具有沟道截断环的半导体器件及生产其的方法 |
| US20170040425A1 (en) * | 2015-08-06 | 2017-02-09 | Infineon Technologies Ag | Wide bandgap semiconductor device |
| CN109065621A (zh) * | 2018-08-29 | 2018-12-21 | 电子科技大学 | 一种绝缘栅双极晶体管及其制备方法 |
-
2019
- 2019-08-30 CN CN201910812056.XA patent/CN110504315B/zh active Active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10233506A (ja) * | 1997-02-21 | 1998-09-02 | Toshiba Corp | 絶縁ゲート型半導体装置 |
| CN101694851A (zh) * | 2009-10-16 | 2010-04-14 | 电子科技大学 | 一种具有p型浮空层的槽栅igbt |
| US20140106517A1 (en) * | 2010-12-28 | 2014-04-17 | Northrop Grumman Systems Corporation | Semiconductor devices with minimized current flow differences and methods of same |
| CN106024857A (zh) * | 2015-03-31 | 2016-10-12 | 英飞凌科技股份有限公司 | 具有沟道截断环的半导体器件及生产其的方法 |
| US20170040425A1 (en) * | 2015-08-06 | 2017-02-09 | Infineon Technologies Ag | Wide bandgap semiconductor device |
| CN109065621A (zh) * | 2018-08-29 | 2018-12-21 | 电子科技大学 | 一种绝缘栅双极晶体管及其制备方法 |
Non-Patent Citations (1)
| Title |
|---|
| 张金平，等: "IGBT新技术及发展趋势", 《大功率变流技术》 * |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111816697A (zh) * | 2020-07-14 | 2020-10-23 | 重庆大学 | 一种具有集成隧穿二极管的igbt |
Also Published As
| Publication number | Publication date |
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| CN110504315B (zh) | 2020-09-15 |
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Application publication date: 20191126 Assignee: Zhuhai Gree Electronic Components Co.,Ltd. Assignor: University of Electronic Science and Technology of China Contract record no.: X2023980042422 Denomination of invention: A groove type insulated gate bipolar transistor and its preparation method Granted publication date: 20200915 License type: Common License Record date: 20230928 |