CN215644503U - 一种沟槽型器件 - Google Patents

Abstract

本实用新型涉及一种沟槽型器件，包含第一导电类型漂移区衬底，所述第一导电类型漂移区衬底的上设有第二导电类型体区，所述第二导电类型体区内设有介质层；栅极多晶层与发射极多晶层被介质层包裹构成等间距的三沟槽结构；所述阻挡层则位于发射极多晶层下方；在第二导电类型体区表面设有第一导电类型发射极与第二导电类型发射极；所述保护层位于第一导电类型漂移区衬底表面上方；所述金属导电层则位于保护层上方并与第一导电类型发射极、第二导电类型发射极和发射极多晶层相连。通过利用阻挡层，改变空穴流出路径，优化器件内部的载流子分布。增强了载流子注入效应，能够降低IGBT的导通损耗。

Description

一种沟槽型器件

技术领域

本实用新型涉及一种沟槽型器件，特别是一种应用在IGBT上的沟槽型器件。

背景技术

在电力用半导体功率器件的实际应用中，人们普遍希望器件在满足设计要求耐压时，相同芯片面积下，开关损耗与导通损耗的进一步减小来满足节能减排的要求。

通过现有文献的理论研究与器件的实际测试，可以得出，在相同pitch下，当沟槽间距不断缩小时，器件导通损耗会降低这一结论。但随着沟槽间距的不断缩小，器件开关时，载流子的抽取难度越来越高，导致器件的关断损耗过大这一问题。

为了解决这一问题，通常采用在三个沟槽区域中，中间的沟槽区域接发射极，形成所谓的RET（Recessed Emitter Trench）结构，这样可以在不改变沟槽间距的前提下，将发射极沟槽作为载流子抽取通道，在器件开关过程中起到抽取载流子的作用，降低关断损耗。

但发射极沟槽在导通过程中依旧会起到吸引少数载流子的作用，导致沟道下方的载流子浓度分布较差，导通损耗变高。

公开于该背景技术部分的信息仅仅旨在增加对本实用新型的总体背景的理解，而不应该当被视为承认或以任何形式暗示该信息构成已为本领域一般技术人员所公知的现有技术。

实用新型内容

本实用新型的目的在于：针对现有技术存在的三槽结构中，发射极沟槽在导通过程中吸引少数载流子，导致沟道下方的载流子浓度分布较差，导通损耗变高的问题，提供一种沟槽型器件。该沟槽型器件通过在发射极沟槽底部引入阻挡层，在不损失太多器件耐压的条件下，改变少数载流子的抽取路径，优化器件的导通损耗，并维持器件关断损耗基本不变。

为了实现上述目的，本实用新型采用的技术方案为：

一种沟槽型器件，包含第一导电类型漂移区衬底、第二导电类型体区、第二导电类型发射极、第一导电类型发射极、金属导电层、介质层、栅极多晶层、发射极多晶层、保护层和阻挡层；

所述第一导电类型漂移区衬底的上设有所述第二导电类型体区、第一沟槽、第二沟槽和第三沟槽；所述第一沟槽和所述第三沟槽对称设置在所述第二沟槽两侧；所述第一沟槽、所述第二沟槽、所述第三沟槽贯穿所述第二导电类型体区；所述第一沟槽的底部、所述第二沟槽的底部和所述第三沟槽的底部均位于所述第一导电类型漂移区衬底内；

所述第一沟槽和所述第三沟槽内均设有所述栅极多晶层；所述第二沟槽内设有所述发射极多晶层；所述第一沟槽的槽壁和所述栅极多晶层之间、所述第三沟槽的槽壁和所述栅极多晶层之间、所述第二沟槽的槽壁和所述发射极多晶层之间均设有所述介质层；

所述第二沟槽下方设有所述阻挡层；

所述第二导电类型体区上表面设有第二导电类型发射极和第一导电类型发射极；

所述第二导电类型发射极位于所述第一沟槽和所述第二沟槽之间靠近所述第二沟槽的一侧；所述第一导电类型发射极位于所述第一沟槽和所述第二沟槽之间靠近所述第一沟槽的一侧；

所述金属导电层位于所述第二导电类型体区上方，并与所述第一导电类型发射极、所述第二导电类型发射极和所述发射极多晶层相连；

所述金属导电层和所述栅极多晶层之间通过所述保护层绝缘隔离。

作为本实用新型的优选方案，所述第一导电类型漂移区衬底的晶向为110或100，电阻率范围为10Ω•cm~150Ω•cm。

作为本实用新型的优选方案，所述第一沟槽和所述第二沟槽之间的间距为500nm~5μm。

作为本实用新型的优选方案，所述第一沟槽、所述第二沟槽和所述第三沟槽的沟槽深度取值范围为1μm ~6μm，所述第一沟槽、所述第二沟槽和所述第三沟槽的沟槽宽度取值范围为0.5μm ~2μm。

作为本实用新型的优选方案，所述第一沟槽、所述第二沟槽和所述第三沟槽的沟槽深度相同，沟槽宽度相同。

作为本实用新型的优选方案，所述阻挡层是通过将形成阻挡层的杂质从所述第二沟槽区域底部注入至第一导电类型漂移区衬底内部，经扩散以后形成的区域；形成阻挡层的杂质的剂量范围为2e12cm^-3~5e13cm^-3。

作为本实用新型的优选方案，所述第二导电类型体区是通过将形成第二导电类型体区的杂质注入到第一导电类型漂移区衬底形成的区域，形成第二导电类型体区的杂质注入能量范围为50keV~500keV，剂量范围为1e13cm^-3~5e13cm^-3。

作为本实用新型的优选方案，所述介质层为硅的氧化物或者硅的氮化物形成的层状结构；所述介质层的厚度为30nm ~500nm。

作为本实用新型的优选方案，所述第一导电类型发射极是通过将形成第一导电类型发射极的杂质注入到第二导电类型体区形成的区域，形成第一导电类型发射极的杂质的剂量范围为5e13cm^-3~6e15cm^-3；所述第二导电类型发射极是通过将形成第二导电类型发射极的杂质注入到第二导电类型体区形成的区域，形成第二导电类型发射极的杂质的剂量范围为5e13cm^-3~6e15cm^-3。

作为本实用新型的优选方案，所述的保护层为硅的氧化物或者硅的氮化物形成的层状结构；所述保护层的厚度为1μm ~3μm。

作为本实用新型的优选方案，所述金属导电层是包含Al，Cu，Ag中的至少一种的层状结构。

上述沟槽型器件的制作方法如下：

A，在第一导电类型漂移区衬底的表面，用热氧化、LPCVD或PECVD的方法生长硬膜氧化层，厚度范围在0.4μm ~2μm；

B，通过光刻，干法刻蚀对氧化层进行刻蚀，形成沟槽区域刻蚀窗口区；

C，对硅进行刻蚀，形成沟槽区域；

D，光刻后，带胶注入低剂量的P等N型杂质后去胶，进行退火，推阱处理，形成阻挡层，其结深范围为1μm ~5μm；

E，通过热氧化、LPCVD或PECVD的方法生长牺牲氧化层，厚度在30nm ~500nm；

F，通过干法刻蚀或湿法刻蚀，去除硬膜氧化层与牺牲氧化层；

G，通过热氧化、LPCVD或PECVD的方法生长介质层，厚度在30nm ~500nm；

H，在器件表面通过LPCVD或PECVD的方法，填充沟槽区域多晶，形成栅极多晶层与发射极多晶层；

I，注入低剂量的B等P型杂质，进行退火，推阱处理，形成第二导电类型体区，结深范围为1μm ~4μm；

J，光刻后，带胶注入高剂量的P等N型杂质后去胶，进行退火，推阱处理，形成第一导电类型发射极；

K，在装置表面通过LPCVD或PECVD的方法，淀积保护层，再通过干法刻蚀或湿法刻蚀形成窗口区并注入高剂量的B等P型杂质，进行退火，推阱处理，形成第二导电类型发射极；

L，在装置表面通过蒸发或者溅射的方法制作金属层，并通过光刻，湿法或干法刻蚀仅留下金属导电层。

综上所述，由于采用了上述技术方案，本实用新型的有益效果是：在发射极沟槽底部引入N+阻挡层，实用新型的方案与RET-Trench结构相比，在不损失太多耐压的情况下，改变载流子流出路径，优化载流子分布，维持关断损耗不变，进一步降低器件的导通损耗。

附图说明

图1是现有的RET结构示意图；

图2是本发明沟槽型器件结构示意图；

图3是两种装置载流子流出路径对比示意图；

图4是两种装置结构沟道下方载流子分布对比图；

图5是两种装置结构导通压降曲线对比图；

图6是两种装置结构导通压降与关断损耗折衷曲线对比图；

图7是本发明步骤A工艺结构示意图；

图8是本发明步骤B，C工艺结构示意图；

图9是本发明步骤D工艺结构示意图；

图10是本发明步骤E、F、G工艺结构示意图；

图11是本发明步骤H工艺结构示意图；

图12是本发明步骤I工艺结构示意图；

图13是本发明步骤J工艺结构示意图；

图14是本发明步骤K工艺结构示意图；

图15是本发明步骤L工艺结构示意图；

图标：11-第一导电类型漂移区衬底；21-介质层；31-阻挡层；41-栅极多晶层；42-发射极多晶层；51-第二导电类型体区；61-第二导电类型发射极；71-第一导电类型发射极；81-保护层；91-金属导电层。

具体实施方式

下面结合附图，对本实用新型作详细的说明。

为了使本实用新型的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本实用新型进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本实用新型，并不用于限定本实用新型。

实施例1

本实施例中第一导电类型为N，第二导电类型为P。第一导电类型漂移区11为N-漂移区衬底；第二导电类型体区51为浅掺杂的P^-体区；第一导电类型发射极71为重掺杂的N⁺发射极；第二导电类型发射极61为重掺杂的P⁺发射极。阻挡层31为N⁺阻挡层。

一种沟槽型器件，如图2所示，包含第一导电类型漂移区衬底11、第二导电类型体区51、第二导电类型发射极61、第一导电类型发射极71、金属导电层91、介质层21、栅极多晶层41、发射极多晶层42、保护层81和阻挡层31；

所述第一导电类型漂移区衬底11的上设有所述第二导电类型体区51、第一沟槽、第二沟槽和第三沟槽；所述第一沟槽和所述第三沟槽对称设置在所述第二沟槽两侧；所述第一沟槽、所述第二沟槽、所述第三沟槽贯穿所述第二导电类型体区51；所述第一沟槽的底部、所述第二沟槽的底部和所述第三沟槽的底部均位于所述第一导电类型漂移区衬底11内；所述第一沟槽、所述第二沟槽和所述第三沟槽的槽口与所述第二导电类型体区51上表面相平；

所述第一沟槽和所述第三沟槽内均设有所述栅极多晶层41；所述第二沟槽内设有所述发射极多晶层42；所述第一沟槽的槽壁和所述栅极多晶层41之间、所述第三沟槽的槽壁和所述栅极多晶层41之间、所述第二沟槽的槽壁和所述发射极多晶层42之间均设有所述介质层21；

与图1中的RET相比，不同之处在于，所述第二沟槽下方设有所述阻挡层31；所述阻挡层31能够包覆所述第二沟槽的下端；所述阻挡层31位于所述第一导电类型漂移区衬底11内；

所述第二导电类型体区51上表面设有第二导电类型发射极61和第一导电类型发射极71；

所述第二导电类型发射极61位于所述第一沟槽和所述第二沟槽之间靠近所述第二沟槽的一侧；所述第一导电类型发射极71位于所述第一沟槽和所述第二沟槽之间靠近所述第一沟槽的一侧；

图2中，第二导电类型发射极61和第一导电类型发射极71相连；

第二沟槽和第三沟槽之间采用同样的设置，所述第二导电类型发射极61位于所述第三沟槽和所述第二沟槽之间靠近所述第二沟槽的一侧；所述第一导电类型发射极71位于所述第三沟槽和所述第二沟槽之间靠近所述第三沟槽的一侧；

第一沟槽和第三沟槽呈对称设置；

所述金属导电层91位于所述第二导电类型体区51上方，并与所述第一导电类型发射极71、所述第二导电类型发射极61和所述发射极多晶层42相连；

所述金属导电层91和所述栅极多晶层41之间通过所述保护层81绝缘隔离。如2中，所述保护层81位于所述第二导电类型体区51和所述金属导电层91之间，能够遮盖所述第一沟槽和第三沟槽；但不遮盖第一沟槽以及所述第一导电类型发射极71、所述第二导电类型发射极61；

所述第一导电类型漂移区衬底11衬底的晶向为110或100，电阻率范围为10Ω•cm~150Ω•cm。

所述第一沟槽和所述第二沟槽之间的间距为500nm~5μm。类似的，所述第三沟槽和所述第二沟槽之间的间距为500nm~5μm。

所述第一沟槽、所述第二沟槽和所述第三沟槽的沟槽深度取值范围为1μm ~6μm，所述第一沟槽、所述第二沟槽和所述第三沟槽的沟槽宽度取值范围为0.5μm ~2μm。

所述第一沟槽、所述第二沟槽和所述第三沟槽的深度相同。所述第一沟槽、所述第二沟槽和所述第三沟槽的宽度相同。

所述阻挡层31是通过将形成阻挡层的杂质从所述第二沟槽区域底部注入至第一导电类型漂移区衬底内部，经扩散以后形成的区域；形成阻挡层的杂质的剂量范围为2e12cm^-3~5e13cm^-3。

所述第二导电类型体区51是通过将形成第二导电类型体区的杂质注入到第一导电类型漂移区衬底形成的区域，形成第二导电类型体区的杂质注入能量范围为50keV~500keV，剂量范围为1e13cm^-3~5e13cm^-3。

所述介质层21为硅的氧化物或者硅的氮化物形成的层状结构；所述介质层的厚度为30nm ~500nm。

所述第一导电类型发射极71是通过将形成第一导电类型发射极的杂质注入到第二导电类型体区形成的区域，形成第一导电类型发射极的杂质的剂量范围为5e13cm^-3~6e15cm^-3；所述第二导电类型发射极61是通过将形成第二导电类型发射极的杂质注入到第二导电类型体区形成的区域，形成第二导电类型发射极的杂质的剂量范围为5e13cm^-3~6e15cm^-3。

所述的保护层81为硅的氧化物或者硅的氮化物形成的层状结构；所述保护层的厚度为1μm ~3μm。

所述金属导电层91是包含Al，Cu，Ag中的至少一种的层状结构。

图3是两种载流子导通时的流出路径图，黑色虚线即为载流子路径，可以看到本实用新型的沟槽型器件载流子路径集中在沟道下方。图4是两种装置沟道下方载流子分布对比图，可以看到本实用新型的载流子浓度较高，降低了器件的导通损耗。图5是两种装置导通压降曲线对比图，本实用新型的装置的导通损耗相对于RET结构降低了10%。图6是两种装置折衷散点图，本实用新型的装置相对原点的距离比RET结构更近，整体参数更为优化。

图7至图15则是本实用新型的沟槽型器件的工艺实现示意图，相应的对应工艺为A、B、C、D、E、F、G、H、I、J、K、L。

上述沟槽型器件的制作方法如下：

A，在第一导电类型漂移区衬底11衬底的表面，用热氧化、LPCVD或PECVD的方法生长硬膜氧化层，厚度范围在0.4μm ~2μm；如图7所示；

B，通过光刻，干法刻蚀对氧化层进行刻蚀，形成沟槽区域刻蚀窗口区；

C，对硅进行刻蚀，形成沟槽区域；沟槽区域包含从左至右的第一沟槽、第二沟槽和第三沟槽；如图8所示；

D，利用光刻板，向第二沟槽内带胶注入低剂量的P等N型杂质后去胶，进行退火，推阱处理，形成阻挡层31，其结深范围为1μm ~5μm；如图9所示；第一沟槽和第三沟槽内不注入杂质；

E，通过热氧化、LPCVD或PECVD的方法生长牺牲氧化层，厚度在30nm ~500nm；

F，通过干法刻蚀或湿法刻蚀，去除硬膜氧化层与牺牲氧化层；

G，通过热氧化、LPCVD或PECVD的方法生长介质层，厚度在30nm ~500nm；如图10所示；

H，在器件表面通过LPCVD或PECVD的方法，填充沟槽区域多晶，形成栅极多晶层41与发射极多晶层42；

I，注入低剂量的B等P型杂质，进行退火，推阱处理，形成第二导电类型体区51，结深范围为1μm ~4μm；

J，光刻后，带胶注入高剂量的P等N型杂质后去胶，进行退火，推阱处理，形成第一导电类型发射极71；

K，在装置表面通过LPCVD或PECVD的方法，淀积保护层81，再通过干法刻蚀或湿法刻蚀形成窗口区并注入高剂量的B等P型杂质，进行退火，推阱处理，形成第二导电类型发射极61；

L，在装置表面通过蒸发或者溅射的方法制作金属层，并通过光刻，湿法或干法刻蚀仅留下金属导电层91。

以上所述仅为本实用新型的较佳实施例而已，并不用以限制本实用新型，凡在本实用新型的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本实用新型的保护范围之内。

Claims (10)

1.一种沟槽型器件，其特征在于，包含第一导电类型漂移区衬底（11）、第二导电类型体区（51）、第二导电类型发射极（61）、第一导电类型发射极（71）、金属导电层（91）、介质层（21）、栅极多晶层（41）、发射极多晶层（42）、保护层（81）和阻挡层（31）；

所述第一导电类型漂移区衬底（11）的上设有所述第二导电类型体区（51）、第一沟槽、第二沟槽和第三沟槽；所述第一沟槽和所述第三沟槽对称设置在所述第二沟槽两侧；所述第一沟槽、所述第二沟槽、所述第三沟槽贯穿所述第二导电类型体区（51）；所述第一沟槽的底部、所述第二沟槽的底部和所述第三沟槽的底部均位于所述第一导电类型漂移区衬底（11）内；

所述第一沟槽和所述第三沟槽内均设有所述栅极多晶层（41）；所述第二沟槽内设有所述发射极多晶层（42）；所述第一沟槽的槽壁和所述栅极多晶层（41）之间、所述第三沟槽的槽壁和所述栅极多晶层（41）之间、所述第二沟槽的槽壁和所述发射极多晶层（42）之间均设有所述介质层（21）；

所述第二沟槽下方设有所述阻挡层（31）；

所述第二导电类型体区（51）上表面设有第二导电类型发射极（61）和第一导电类型发射极（71）；

所述第二导电类型发射极（61）位于所述第一沟槽和所述第二沟槽之间靠近所述第二沟槽的一侧；所述第一导电类型发射极（71）位于所述第一沟槽和所述第二沟槽之间靠近所述第一沟槽的一侧；

所述金属导电层（91）位于所述第二导电类型体区（51）上方，并与所述第一导电类型发射极（71）、所述第二导电类型发射极（61）和所述发射极多晶层（42）相连；

所述金属导电层（91）和所述栅极多晶层（41）之间通过所述保护层（81）绝缘隔离。

2.根据权利要求1所述的沟槽型器件，其特征在于，所述第一沟槽和所述第二沟槽之间的间距为500nm~5μm。

3.根据权利要求2所述的沟槽型器件，其特征在于，所述第一沟槽、所述第二沟槽和所述第三沟槽的沟槽深度取值范围为1μm ~6μm，所述第一沟槽、所述第二沟槽和所述第三沟槽的沟槽宽度取值范围为0.5μm ~2μm。

4.根据权利要求2所述的沟槽型器件，其特征在于，所述第一沟槽、所述第二沟槽和所述第三沟槽的沟槽深度相同，沟槽宽度相同。

5.根据权利要求1所述的沟槽型器件，其特征在于，所述阻挡层（31）是通过将形成阻挡层（31）的杂质从所述第二沟槽区域底部注入至第一导电类型漂移区衬底（11）内部，经扩散以后形成的区域；形成阻挡层（31）的杂质的剂量范围为2e12cm^-3~5e13cm^-3。

6.根据权利要求1所述的沟槽型器件，其特征在于，所述第二导电类型体区（51）是通过将形成第二导电类型体区（51）的杂质注入到第一导电类型漂移区衬底（11）形成的区域，形成第二导电类型体区（51）的杂质注入能量范围为50keV~500keV，剂量范围为1e13cm^-3~5e13cm^-3。

7.根据权利要求1所述的沟槽型器件，其特征在于，所述介质层（21）为硅的氧化物或者硅的氮化物形成的层状结构；所述介质层（21）的厚度为30nm ~500nm。

8.根据权利要求1所述的沟槽型器件，其特征在于，所述第一导电类型发射极（71）是通过将形成第一导电类型发射极的杂质注入到第二导电类型体区（51）形成的区域，形成第一导电类型发射极的杂质的剂量范围为5e13cm^-3~6e15cm^-3；所述第二导电类型发射极（61）是通过将形成第二导电类型发射极的杂质注入到第二导电类型体区（51）形成的区域，形成第二导电类型发射极的杂质的剂量范围为5e13cm^-3~6e15cm^-3。

9.根据权利要求1所述的沟槽型器件，其特征在于，所述的保护层（81）为硅的氧化物或者硅的氮化物形成的层状结构；所述保护层（81）的厚度为1μm ~3μm。

10.根据权利要求1所述的沟槽型器件，其特征在于，所述金属导电层（91）是包含Al、Cu、Ag中的至少一种的层状结构。

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