CN109075202A - 半导体装置 - Google Patents

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Abstract

在IGBT的低电流导通时在IGBT的栅极流通的位移电流越大，则IGBT的导通时间变得越短。导通时间越短，则在具有IGBT的半导体装置中dV/dt变得越大，电磁噪声变得越大。提供一种半导体装置，具备半导体基板、发射极区、基区和多个蓄积区，多个蓄积区中的上方蓄积区在与延伸方向和深度方向正交的排列方向上与栅极沟槽部和虚设沟槽部直接接触，多个蓄积区中的距离半导体基板的上表面最远的下方蓄积区具有：栅极附近区域，其在排列方向上与虚设沟槽部相比距离栅极沟槽部更近；以及虚设附近区域，其在排列方向上与栅极沟槽部相比距离虚设沟槽部更近，且具有比栅极附近区域低的第一导电型的掺杂浓度。

Description

半导体装置
技术领域
本发明涉及半导体装置。
背景技术
以往，已知具有载流子蓄积层的绝缘栅双极型晶体管(IGBT)(例如参照专利文献1)。
现有技术文献
专利文献
专利文献1：日本特开2007-311627号公报
发明内容
技术问题
在IGBT的低电流导通时，在IGBT的栅极流通的位移电流越大，则IGBT的导通时间变得越短。导通时间越短，则在具有IGBT的半导体装置中集电极-发射极间电压的电压减小率(以下记为dV/dt)变得越大。dV/dt越大，则电磁噪声变得越大。
技术方案
在本发明的第一方式中，提供一种半导体装置。半导体装置可以具备半导体基板、发射极区、基区、栅极沟槽部和虚设沟槽部以及多个蓄积区。半导体基板可以具有第一导电型的漂移区。发射极区可以在半导体基板的内部设置于漂移区的上方。发射极区可以具有比漂移区的第一导电型的掺杂浓度高的第一导电型的掺杂浓度。基区可以在半导体基板的内部设置于发射极区与漂移区之间。基区可以为第二导电型。栅极沟槽部和虚设沟槽部可以被设置为从半导体基板的上表面贯穿发射极区和基区而到达漂移区。栅极沟槽部和虚设沟槽部可以分别在内部具有导电部。多个蓄积区可以在基区的下方且栅极沟槽部与虚设沟槽部之间，在从半导体基板的上表面朝向下表面的深度方向上排列而设置。多个蓄积区可以分别包括具有比漂移区的第一导电型的掺杂浓度高的第一导电型的掺杂浓度的区域。多个蓄积区中的最接近半导体基板的上表面的上方蓄积区可以在与延伸方向和深度方向正交的栅极沟槽部和虚设沟槽部的排列方向上与栅极沟槽部和虚设沟槽部直接接触。延伸方向可以是在俯视半导体基板时栅极沟槽部和虚设沟槽部的长边部分所延伸的方向。下方蓄积区可以具有栅极附近区域和虚设附近区域。下方蓄积区可以在多个蓄积区中距离半导体基板的上表面最远。栅极附近区域可以在排列方向上与虚设沟槽部相比距离栅极沟槽部更近。虚设附近区域可以在排列方向上与栅极沟槽部相比距离虚设沟槽部更近。虚设附近区域可以具有比栅极附近区域低的第一导电型的掺杂浓度。
虚设附近区域可以具有与漂移区中的第一导电型的掺杂浓度相同的第一导电型的掺杂浓度。
虚设附近区域可以具有比漂移区中的第一导电型的掺杂浓度大且比栅极附近区域的深度方向上的第一导电型的掺杂浓度的峰浓度小的第一导电型的掺杂浓度。
多个蓄积区可以具有位于上方蓄积区与下方蓄积区之间的中间蓄积区。中间蓄积区可以具有栅极附近区域和虚设附近区域。栅极附近区域可以在排列方向上与虚设沟槽部相比距离栅极沟槽部更近。虚设附近区域可以在排列方向上与栅极沟槽部相比距离虚设沟槽部更近。在中间蓄积区中，栅极附近区域中的第一导电型的掺杂浓度可以比虚设附近区域中的第一导电型的掺杂浓度大。在中间蓄积区中，栅极附近区域的排列方向的长度可以比下方蓄积区的栅极附近区域的排列方向的长度短。
多个蓄积区可以具有位于上方蓄积区与下方蓄积区之间的中间蓄积区。中间蓄积区可以具有栅极附近区域和虚设附近区域。栅极附近区域可以在排列方向上与虚设沟槽部相比距离栅极沟槽部更近。虚设附近区域可以在排列方向上与栅极沟槽部相比距离虚设沟槽部更近。中间蓄积区的栅极附近区域中的第一导电型的掺杂浓度可以比下方蓄积区的栅极附近区域中的第一导电型的掺杂浓度低。
在将排列方向上的栅极沟槽部与虚设沟槽部之间的长度设为Wm，将中间蓄积区的栅极附近区域的排列方向上的长度设为Wa的情况下，Wm和Wa可以满足0.55≤Wa/Wm≤0.95。
下方蓄积区可以在深度方向上位于栅极沟槽部的下端附近。
在本发明的第二方式中，提供一种半导体装置的制造方法。半导体装置的制造方法可以包括：形成沟槽部的步骤；从半导体基板的上表面向整个晶体管部进行第一导电型的杂质的离子注入的步骤；在晶体管部，在将掩模材料设置到了虚设沟槽部的上方的状态下进行第一导电型的杂质的离子注入的步骤。半导体基板可以具有第一导电型的漂移区。沟槽部可以具有栅极沟槽部和虚设沟槽部。在从半导体基板的上表面向整个晶体管部进行第一导电型的杂质的离子注入的步骤中，可以形成上方蓄积区。上方蓄积区可以最接近半导体基板的上表面。晶体管部可以包括栅极沟槽部和虚设沟槽部。在晶体管部，在将掩模材料设置到了虚设沟槽部的上方的状态下进行第一导电型的杂质的离子注入的步骤中，可以至少形成下方蓄积区。下方蓄积区可以距离半导体基板的上表面最远。上方蓄积区可以在栅极沟槽部和虚设沟槽部的排列方向上与栅极沟槽部和虚设沟槽部直接接触。排列方向可以是与延伸方向和深度方向正交的方向。延伸方向可以是在俯视半导体基板时栅极沟槽部和虚设沟槽部的长边部分所延伸的方向。深度方向可以是从半导体基板的上表面朝向下表面的方向。下方蓄积区可以具有栅极附近区域和虚设附近区域。栅极附近区域可以在排列方向上与虚设沟槽部相比距离栅极沟槽部更近。虚设附近区域可以在排列方向上与栅极沟槽部相比距离虚设沟槽部更近。虚设附近区域可以具有比栅极附近区域低的第一导电型的掺杂浓度。
在晶体管部，在将掩模材料设置到了虚设沟槽部的上方的状态下进行第一导电型的杂质的离子注入的步骤可以包括形成中间蓄积区。中间蓄积区可以位于上方蓄积区与下方蓄积区之间。
第一导电型的杂质可以为磷或质子。
应予说明，上述的发明内容未列举本发明的所有必要特征。另外，这些特征群的子组合也能够成为发明。
附图说明
图1是局部示出本发明的实施方式的半导体装置100的上表面的图。
图2是表示图1中的a-a'截面的一个例子的图。
图3是表示图2的b-b'截面处的掺杂浓度分布的一个例子的图。
图4是表示图2的c-c'截面处的掺杂浓度分布的一个例子的图。
图5是图2中的栅极沟槽部40附近的放大图。
图6A是表示仅具有上方蓄积区62的比较例1的低电流导通时的电子电流和位移电流的图。
图6B是表示本例的低电流导通时的电子电流和位移电流的图。
图6C是表示具有多个蓄积区60的比较例2的图。
图7是表示低电流导通时的Vge和Vce的模拟的图。
图8是表示半导体装置100的制造方法的一个例子的流程图。
图9的(a)～(d)是表示步骤S100～步骤S106的图。
图10的(a)～(d)是表示步骤S110～步骤S116的图。
图11的(a)～(c)是表示步骤S120～步骤S140的图。
图12的(a)和(b)是表示步骤S150和步骤S160的图。
图13是第一变形例中的栅极沟槽部40附近的放大图。
图14是第二变形例中的栅极沟槽部40附近的放大图。
图15是表示图13和图14的A-A截面处的掺杂浓度分布的图。
图16是表示图13和图14的A-A截面处的掺杂浓度分布的另一例的图。
符号说明
10··半导体基板，11··阱区，12··发射极区，14··基区，15··接触区，18··漂移区，20··缓冲区，21··连接部，22··集电极区，24··集电极，25··连接部，30··虚设沟槽部，32··虚设沟槽绝缘膜，33··虚设沟槽，34··虚设导电部，38··层间绝缘膜，40··栅极沟槽部，42··栅极绝缘膜，43··栅极沟槽，44··栅极导电部，48··栅极金属流道，49··接触孔，50··栅极金属层，52··发射极，53··插塞，54、56、58··接触孔，60··多个蓄积区，62··上方蓄积区，64··中间蓄积区，64g··栅极附近区域，64d··虚设附近区域，66··下方蓄积区，66g··栅极附近区域，66d··虚设附近区域，70··晶体管部，80··二极管部，82··阴极区，92··上表面，94··下表面，100··半导体装置，102··热氧化膜，104··导电层，112··掩模材料，114··掩模材料
具体实施方式
以下，通过发明的实施方式说明本发明，但以下的实施方式并不限定权利要求书所涉及的发明。另外，实施方式中说明的特征的所有组合并不一定是发明的解决方案所必须的。
图1是局部示出本发明的实施方式的半导体装置100的上表面的图。本例的半导体装置100是具有包括IGBT等晶体管的晶体管部70和包括FWD等二极管的二极管部80的半导体芯片。二极管部80在半导体基板的上表面以与晶体管部70相邻的方式设置。在图1中，示出芯片端部周边的芯片上表面，省略其他区域。
另外，在图1中，示出半导体装置100中的半导体基板的有源区，但半导体装置100可以以包围有源区的方式具有边缘终止部。有源区是指在将半导体装置100控制为导通状态时电流所流通的区域。边缘终止部具有缓和半导体基板的上表面附近的电场集中的功能。边缘终止部例如具有保护环、场板、降低表面电场和将它们组合而得的结构中的一个以上。
本例的半导体装置100具备从半导体基板的上表面起分别设置到预先确定的深度的阱区11、发射极区12、基区14、接触区15、虚设沟槽部30和栅极沟槽部40。另外，本例的半导体装置100具备设置于半导体基板的上表面的上方的栅极金属层50和发射极52。栅极金属层50和发射极52以相互分开的方式设置。
在本说明书中，有时将虚设沟槽部30和栅极沟槽部40统称为沟槽部。在本例中，将虚设沟槽部30和栅极沟槽部40以预先确定的间隔排列的方向称为排列方向。另外，在本例中，沟槽部的排列方向是与X轴平行的方向。
在本例中，沟槽部的延伸方向是与Y轴平行的方向。X轴和Y轴是在与半导体基板的上表面平行的面内相互正交的轴。另外，将与X轴和Y轴正交的轴称为Z轴。应予说明，在本说明书中，有时将与Z轴平行的方向称为半导体基板的深度方向。
应予说明，在本说明书中，“上”、“下”、“上方”和“下方”的用语不限于重力方向上的上下方向。这些用语只不过是指相对于预先确定的轴的相对方向。
在发射极52与半导体基板的上表面之间和栅极金属层50与半导体基板的上表面之间设有层间绝缘膜，但在图1中省略了。本例的层间绝缘膜具有接触孔49、54、56和58。本例的接触孔49、54、56和58以贯穿该层间绝缘膜的方式设置。
发射极52通过接触孔54而与半导体基板的上表面的发射极区12、接触区15接触。另外，发射极52通过接触孔54，介由接触区15与基区14电连接。另外，发射极52通过接触孔56和接触孔58而与虚设沟槽部30内的虚设导电部连接。在发射极52与虚设导电部之间可以设置连接部21或连接部25，所述连接部21或连接部25由掺杂了杂质的多晶硅等具有导电性的材料形成。连接部21和连接部25分别隔着绝缘膜设置在半导体基板的上表面。
栅极金属层50通过接触孔49与栅极金属流道48接触。栅极金属流道48可以由掺杂了杂质的多晶硅等形成。栅极金属流道48在半导体基板的上表面与栅极沟槽部40内的栅极导电部连接。栅极金属流道48不与虚设沟槽部30内的虚设导电部和发射极52电连接。栅极金属流道48与发射极52可以通过层间绝缘膜来电分离。本例的栅极金属流道48从接触孔49的下方设置到栅极沟槽部40的前端部。在栅极沟槽部40的前端部中，栅极导电部在半导体基板的上表面露出，与栅极金属流道48接触。
发射极52和栅极金属层50由包含金属的材料形成。例如，各电极的至少一部分区域由铝或铝-硅合金等形成。各电极可以在由铝等形成的区域的下层具有由钛、钛化合物等形成的势垒金属，也可以在接触孔内具有由钨等形成的插塞。插塞可以在与半导体基板接触的一侧具有势垒金属，并以与势垒金属接触的方式埋入钨，使钨与由铝等形成的区域介由势垒金属而相接。
1个以上的栅极沟槽部40和1个以上的虚设沟槽部30在晶体管部70的区域沿着预先确定的排列方向以预先确定的间隔进行排列。在晶体管部70中，可以沿着排列方向交替设置1个以上的栅极沟槽部40和1个以上的虚设沟槽部30。
本例的栅极沟槽部40可以具有沿着延伸方向延伸的2个长边部分和将该2个长边部分连接的连接部分。优选地，连接部分的至少一部分被设置成曲线状。通过将栅极沟槽部40的2个长边部分的端部连接，从而能够缓和长边部分的端部的电场集中。栅极金属流道48可以在栅极沟槽部40的连接部分与栅极导电部连接。
在本例的晶体管部70中，虚设沟槽部30设置于栅极沟槽部40的长边部分之间。这些虚设沟槽部30具有沿着延伸方向延伸的直线形状。
应予说明，在晶体管部70中，在与二极管部80的边界可以排列多个虚设沟槽部30。在本例的晶体管部70的边界部分，在排列方向上相邻地设置的2个虚设沟槽部30不将栅极沟槽部40夹在其间。设置于边界部分的虚设沟槽部30也可以具有长边部分和连接部分。应予说明，在本例中，沟槽部的数量是指在排列方向上排列的沟槽部的长边部分的数量。具有连接部分的虚设沟槽部30和直线形状的虚设沟槽部30的在延伸方向上的长度可以相同。
在与二极管部80的边界处连续排列的虚设沟槽部30的数量可以比在晶体管部70的与二极管部80分开的内侧连续排列的虚设沟槽部30的数量多。
在图1的例子中，在晶体管部70的与二极管部80的边界中，两根虚设沟槽部30相邻地排列。与此相对，在晶体管部70的内侧，栅极沟槽部40和虚设沟槽部30逐个交替排列。
发射极52设置在阱区11、发射极区12、基区14、接触区15、虚设沟槽部30和栅极沟槽部40的上方。阱区11从栅极金属层50附近的有源区的端部起以预先确定的范围设置。阱区11的扩散深度可以比虚设沟槽部30和栅极沟槽部40的深度深。虚设沟槽部30和栅极沟槽部40的与栅极金属层50接近的一部分区域设置于阱区11。虚设沟槽部30的延伸方向的端部的底可以被阱区11覆盖。
在本例中，将被各沟槽部所夹的部分称为台面部。台面部具有基区14。基区14是掺杂浓度比阱区11的掺杂浓度低的第二导电型。本例的基区14为P-型。应予说明，在本例中，将第一导电型设为N型，将第二导电型设为P型。但是，在另一例中，也可以将第一导电型设为P型，将第二导电型设为N型。
台面部在基区14的上表面具有掺杂浓度比基区14的掺杂浓度高的第二导电型的接触区15。本例的接触区15为P+型。另外，在晶体管部70中，以与接触区15邻接的方式在基区14的上表面选择性地设置有发射极区12。发射极区12具有比半导体基板的漂移区的第一导电型的掺杂浓度高的第一导电型的掺杂浓度。本例的发射极区12为N+型。
接触区15和发射极区12分别从相邻的一个沟槽部设置到另一个沟槽部。晶体管部70的1个以上的接触区15和1个以上的发射极区12以沿着沟槽部的延伸方向交替地在台面部的最上表面露出的方式设置。
在另一例中，晶体管部70中的台面部可以具有与延伸方向平行的条纹图案的接触区15和发射极区12。例如在与沟槽部邻接的区域设置发射极区12，在被发射极区12所夹的区域设置接触区15。
在二极管部80的台面部可以不设置发射极区12。在本例中，在二极管部80的台面部，在与晶体管部70中的至少一个接触区15相对的区域设置接触区15。本例的二极管部80具有在半导体基板的下表面露出的N+型的阴极区82。在图1中，用虚线局部示出设置阴极区82的范围。阴极区82可以设置在与后述的P+型的集电极区相同的深度范围(即，Z轴方向的范围)。在
图1中虽然省略了集电极区，但集电极区可以设置于在X-Y平面中除设置阴极区82的部分以外的部分。
在本例中，在作为二极管部80的台面部的与晶体管部70邻接的台面部的下方的区域也设置有集电极区。换言之，集电极区在X轴方向上延伸到该台面部的下方的区域，阴极区82在X轴方向上不设置到该台面部的下方的区域。由此，与在X轴方向上在整个二极管部80设置阴极区82的情况相比，能够确保设置于作为晶体管部70的台面部的与二极管部80邻接的台面部的发射极区12与二极管部80的阴极区82之间的距离。因此，能够防止从晶体管部70的栅极结构部注入到漂移层的电子流出到二极管部80的阴极区82。
在晶体管部70中，接触孔54设置于接触区15和发射极区12的各区域的上方。接触孔54不设置在与基区14和阱区11相对应的区域。
在二极管部80中，接触孔54设置于接触区15和基区14的上方。本例的接触孔54不设置在二极管部80的台面部的多个基区14中的最靠近栅极金属层50的基区14的上方。在本例中，晶体管部70的接触孔54与二极管部80的接触孔54在延伸方向上具有相同的长度。
图2是表示图1中的a-a'截面的一个例子的图。在图2中，追加示出半导体基板10、层间绝缘膜38、发射极52和集电极24。发射极52位于半导体基板10的上表面92上和层间绝缘膜38上。应予说明，上述的深度方向是从半导体基板10的上表面92朝向下表面94的方向。
集电极24与半导体基板10的下表面94直接接触。集电极24和发射极52由金属等导电材料形成。半导体基板10可以为硅基板，可以为碳化硅基板，可以为氧化镓基板，也可以为氮化镓等氮化物半导体基板等。本例的半导体基板10为硅基板。
在图2的截面中，晶体管部70的台面部从上表面92向下表面94依次具有N+型的发射极区12、P-型的基区14和多个蓄积区60。晶体管部70的发射极区12从半导体基板10的内部设置到上表面92。晶体管部70在台面部的下方具有第一导电型的漂移区18。本例的漂移区18为N-型。
多个蓄积区60在基区14的下方且栅极沟槽部40与虚设沟槽部30之间，在深度方向上排列而设置。这样，晶体管部70的基区14在半导体基板10的内部位于发射极区12与位于漂移区18的上方的多个蓄积区60之间。
多个蓄积区60分别包括具有比漂移区18的第一导电型的掺杂浓度高的第一导电型的掺杂浓度的区域。本例的多个蓄积区60分别为N+型。通过在漂移区18与基区14之间设置浓度比漂移区18的浓度高的多个蓄积区60，能够提高载流子注入增强效应(InjectionEnhancement效应：IE效应)，而降低导通电压。
在本例中，多个蓄积区60从上表面92向下表面94依次包括上方蓄积区62、中间蓄积区64和下方蓄积区66。上方蓄积区62是多个蓄积区60中最接近半导体基板10的上表面92的蓄积区。与此相对，下方蓄积区66是多个蓄积区60中距离半导体基板10的上表面92最远的蓄积区。另外，中间蓄积区64是在深度方向上位于上方蓄积区62与下方蓄积区66之间的蓄积区。
应予说明，在另一例中，多个蓄积区60可以在上方蓄积区62与下方蓄积区66之间具有2个以上的中间蓄积区64。另外，在另一例中，多个蓄积区60可以不具有中间蓄积区64而仅具有上方蓄积区62和下方蓄积区66。
晶体管部70的与二极管部80相邻的台面部从上表面92向下表面94依次具有N+型的发射极区12、P-型的基区14和N+型的上方蓄积区62。然而，在另一例中，晶体管部70的与二极管部80相邻的台面部也可以不具有上方蓄积区62。另外，另一例中的该台面部也可以包含上方蓄积区62、中间蓄积区64和下方蓄积区66。
二极管部80的台面部具有在上表面92露出的P-型的基区14。然而，二极管部80的与晶体管部70相邻的台面部在基区14上具有接触区15。该接触区15在上表面92露出。应予说明，二极管部80不具有多个蓄积区60。应予说明，虽未图示，但是可以在基区14的上表面形成比接触区15浅的p型的高浓度区域。该p型的高浓度区域将基区14与发射极52之间的接触电阻降低。特别是在形成插塞的情况下，接触电阻的降低效果大。
在晶体管部70和二极管部80这两方中，在漂移区18的下表面设置有N+型的缓冲区20。缓冲区20的掺杂浓度可以比漂移区18的掺杂浓度高。本例的缓冲区20包括在深度方向上具有多个掺杂浓度的峰的N+型的杂质区域。缓冲区20可以作为防止从基区14的下表面扩展的耗尽层到达P+型的集电极区22和N+型的阴极区82的场截止层发挥功能。
晶体管部70在缓冲区20的下表面具有P+型的集电极区22。另外，二极管部80在缓冲区20的下表面具有N+型的阴极区82。在本例中，晶体管部70是指在有源区内，在与下表面94垂直的方向上将集电极区22从下表面94向上表面92投影时的假想的投影区域，且是规则地配置有包括发射极区12和接触区15的预定的单位构成的区域。另外，在本例中，二极管部80是指在有源区内，在与下表面94垂直的方向上将集电极区22和阴极区82从下表面94向上表面92投影时的假想的投影区域，且是未规则地配置有包括发射极区12和接触区15的预定的单位构成的区域。
1个以上的虚设沟槽部30和1个以上的栅极沟槽部40从半导体基板10的上表面92贯穿基区14而到达漂移区18。在设置有发射极区12、接触区15和上方蓄积区62中的至少任一个的区域中，虚设沟槽部30还贯穿这些区域而到达漂移区18。同样地，在设置有发射极区12、接触区15、上方蓄积区62、中间蓄积区64和下方蓄积区66中的至少任一个的区域中，栅极沟槽部40还贯穿这些区域而到达漂移区18。应予说明，沟槽部贯穿杂质区域不限于以在形成杂质区域之后形成沟槽部的顺序制造。在形成沟槽部之后，在沟槽部之间形成杂质区域的顺序也包含于沟槽部贯穿杂质区域的情况。
栅极沟槽部40具有设置于半导体基板10的栅极沟槽43、栅极绝缘膜42和栅极导电部44。栅极绝缘膜42以覆盖栅极沟槽43的内壁的方式设置。栅极绝缘膜42可以通过将栅极沟槽43的内壁的半导体氧化或氮化而形成。栅极导电部44在栅极沟槽43的内部设置于比栅极绝缘膜42靠近内侧的位置。即，栅极绝缘膜42将栅极导电部44与半导体基板10绝缘。栅极导电部44由多晶硅等导电材料形成。
栅极导电部44的一部分在排列方向上与基区14相对。基区14中的与栅极导电部44相对的部分可以作为沟道形成区域发挥功能。如果对栅极导电部44施加预先确定的电压，则在基区14中的与栅极沟槽43接触的界面的表层形成沟道。应予说明，图2中的栅极沟槽部40在半导体基板10的上表面92被层间绝缘膜38覆盖。
图2中的虚设沟槽部30可以具有与栅极沟槽部40同样的结构。虚设沟槽部30具有设置于半导体基板10的虚设沟槽33、虚设沟槽绝缘膜32和虚设导电部34。虚设沟槽绝缘膜32以覆盖虚设沟槽33的内壁的方式设置。虚设导电部34设置于虚设沟槽33的内部，且设置于比虚设沟槽绝缘膜32靠近内侧的位置。虚设沟槽绝缘膜32将虚设导电部34与半导体基板10绝缘。虚设导电部34可以由与栅极导电部44相同的材料形成。例如虚设导电部34由多晶硅等导电材料形成。虚设导电部34在深度方向上可以具有与栅极导电部44相同的长度。图2中的虚设沟槽部30也在半导体基板10的上表面92被层间绝缘膜38覆盖。
本例的上方蓄积区62在排列方向(X轴方向)上与栅极沟槽部40和虚设沟槽部30直接接触。换言之，上方蓄积区62覆盖各台面部中的基区14的整个下表面。
本例的下方蓄积区66具有栅极附近区域66g和虚设附近区域66d。栅极附近区域66g是在排列方向上与虚设沟槽部30相比距离栅极沟槽部40更近的区域。换言之，栅极附近区域66g虽然从栅极沟槽部40沿着排列方向延伸，但是未到达虚设沟槽部30。与此相对，虚设附近区域66d是在排列方向上与栅极沟槽部40相比距离虚设沟槽部30更近的区域。本例的虚设附近区域66d在排列方向上具有从栅极附近区域66g的最接近虚设沟槽部30的端部起到在虚设沟槽部30中最接近栅极沟槽部40的侧壁为止的长度。
栅极附近区域66g可以具有上方蓄积区62的N型掺杂浓度以上的N型掺杂浓度。与此相对，虚设附近区域66d可以具有比栅极附近区域66g低的N型的掺杂浓度。本例的虚设附近区域66d可以具有比漂移区18的N型掺杂浓度高且比上方蓄积区62的N型掺杂浓度低的N型掺杂浓度。取而代之，如后所述，虚设附近区域66d的掺杂浓度也可以与漂移区18的N型掺杂浓度相同。在下方蓄积区66中，栅极附近区域66g可以主要有助于IE效应。
中间蓄积区64在深度方向上位于上方蓄积区62与下方蓄积区66之间。与下方蓄积区66同样地，中间蓄积区64也具有栅极附近区域64g和虚设附近区域64d。在本例中，栅极附近区域64g的N型掺杂浓度比虚设附近区域64d中的N型掺杂浓度大。
在本例中，设置有1层上方蓄积区62、1层中间蓄积区64、1层下方蓄积区66，但是各蓄积区的层数不限于此。例如，可以设置中间蓄积区64和下方蓄积区66中的一个与上方蓄积区62的两层的蓄积区。另外，上方蓄积区62、中间蓄积区64和下方蓄积区66中的至少一个蓄积区可以被设置多层。
详细情况后述，但能够抑制由于本例中的多个蓄积区60的构成而在IGBT的低电流导通时从虚设沟槽部30流到栅极沟槽部40的位移电流。
图3是表示图2的b-b'截面处的掺杂浓度分布的一个例子的图。b-b'截面是穿过上方蓄积区62、栅极附近区域64g和栅极附近区域66g，且与深度方向平行的截面。在图3中，示出晶体管部70中的从发射极区12起到栅极沟槽部40的下端附近为止的掺杂浓度分布。
在图3中，纵轴表示杂质的浓度。应予说明，纵轴为对数轴，如果刻度增加一个，则浓度变为10倍。在本说明书中，掺杂浓度是指进行了施主化或受主化的杂质的浓度。换言之，本说明书中的掺杂浓度与施主和受主的浓度差相对应(即，是指净掺杂浓度)。
上方蓄积区62、栅极附近区域64g和栅极附近区域66g的掺杂浓度分布在深度方向上分别具有峰。在本例中，多个蓄积区60所包括的蓄积区的数量为掺杂浓度的峰的数量。在本例中，多个蓄积区60具有3个峰。
作为一个例子，上方蓄积区62的掺杂浓度的峰值D62与栅极附近区域64g的掺杂浓度的峰值D64g相同。栅极附近区域64g的掺杂浓度的峰值D64g比栅极附近区域66g的峰值D66g低。在本例中，峰值D62和D64g的掺杂浓度均为1E+17[cm-3]，峰值D66g的掺杂浓度为3E+17[cm-3]。然而，这些峰值可以具有±10％左右的误差。应予说明，E是指10的乘方。例如，1E+17是指1.0×1017。
上方蓄积区62的掺杂浓度的峰位置P62、栅极附近区域64g的掺杂浓度的峰位置P64g和栅极附近区域66g中的掺杂浓度分布的峰位置P66g可以在深度方向上等间隔地配置。然而，这些峰位置可以具有±10％左右的误差。在本例中，将上表面92设为深度0[μm]。此时，峰位置P62、P64g和P66g为2.1[μm]、3.2[μm]和4.3[μm]。
各峰位置P可以根据进行N型杂质的离子注入时的加速能量来确定。在深度方向上从各峰位置平缓地扩展的掺杂浓度分布的尾部区域可以通过离子注入后的退火来形成。
优选地，多个蓄积区60中的栅极附近区域66g在深度方向上设置于栅极沟槽部40的下端附近。在本例中，栅极附近区域66g设置于栅极沟槽部40的下端附近是指栅极附近区域66g的掺杂浓度的峰位置在深度方向上比栅极沟槽部40的下端距离上表面92近1[μm]以上且1.5[μm]以下的预先确定的长度。在本例中，P66g比栅极沟槽部40的下端距离上表面92近1.2[μm]。
通过将下方蓄积区66设置于栅极沟槽部40的下端附近，从而与将下方蓄积区66设置于比栅极沟槽部40的下端附近更靠近下表面94的情况相比，能够抑制半导体装置100的耐压的降低。例如，在本例中，与栅极附近区域64g和66g比图3的例子更靠近上方蓄积区62的情况相比，能够提高耐压。另外，例如，在本例中，与仅设置上方蓄积区62和栅极附近区域64g的情况相比，能够提高耐压。应予说明，耐压提高的效果除了在设置上方蓄积区62、栅极附近区域64g和66g的情况下得到以外，在设置上方蓄积区62和栅极附近区域66g的情况下也能够得到。
上方蓄积区62与栅极附近区域64g之间的区域中的掺杂浓度以及栅极附近区域64g与栅极附近区域66g之间的区域中的掺杂浓度可以比漂移区18的掺杂浓度Dd高。换言之，上方蓄积区62与栅极附近区域64g的边界处的掺杂浓度分布的极小值Dm1可以与漂移区18的掺杂浓度Dd相同，或者比Dd大。同样地，栅极附近区域64g与栅极附近区域66g的边界处的掺杂浓度分布的极小值Dm2也可以与漂移区18的掺杂浓度Dd相同，或者比Dd大。峰值D62、D64g和D66g分别可以为极小值Dm1或Dm2的10倍以上，也可以为100倍以上。
图4是表示图2的c-c'截面处的掺杂浓度分布的一个例子的图。c-c'截面是穿过上方蓄积区62、虚设附近区域64d和虚设附近区域66d，且与深度方向平行的截面。在图4中，示出晶体管部70中的从发射极区12到栅极沟槽部40的下端附近为止的掺杂浓度分布。纵轴和横轴与图3相同，因此省略说明。用实线表示c-c'截面处的掺杂浓度分布。应予说明，作为参照，用虚线表示图3的b-b'截面处的掺杂浓度分布。
在本例中，与图3的例子的不同之处在于，虚设附近区域64d和66d分别具有比峰值D62小的N型掺杂浓度。虚设附近区域64d和66d分别可以具有比漂移区18中的N型掺杂浓度Dd大的N型掺杂浓度。另外，虚设附近区域64d和66d分别具有比栅极附近区域64g和66g的深度方向上的N型掺杂浓度的峰浓度D64g和D66g小的N型掺杂浓度。在本例中，深度方向上的虚设附近区域64d和66d的峰浓度D64d和D66d具有比极小值Dm1和Dm2小的N型掺杂浓度。峰浓度D64d和D66d的位置可以与P64g和P66g分别相同。
虚设附近区域64d和66d的峰浓度D64d和D66d可以具有漂移区18的掺杂浓度Dd的1.2倍以上、1.3倍以上、1.4倍以上或1.5倍以上的N型掺杂浓度。本例的虚设附近区域64d和66d与栅极附近区域64g和66g相比效果小，但也可以有助于IE效应。
应予说明，漂移区18的掺杂浓度Dd可以是在深度方向上在栅极沟槽部40的下端与缓冲区20之间的掺杂浓度。漂移区18的掺杂浓度Dd例如是在深度方向上在栅极沟槽部40的下端与缓冲区20的中间位置的净掺杂浓度。漂移区18的掺杂浓度Dd也可以是预先确定的深度范围内的掺杂浓度的平均值。在一个例子中，漂移区18的掺杂浓度Dd也可以是从比栅极沟槽部40的下端靠下1μm的位置到比漂移区18与缓冲区20的边界靠上1μm的位置的掺杂浓度的平均值。
取而代之，在另一例中，虚设附近区域64d和66d也可以具有与漂移区18中的N型掺杂浓度相同的N型的掺杂浓度。用单点划线表示此时的虚设附近区域64d和66d的掺杂浓度分布。此时，中间蓄积区64和下方蓄积区66可以由栅极附近区域64g和66g构成。
图5是图2中的栅极沟槽部40附近的放大图。在本例中，栅极附近区域64g的排列方向的长度Wa比栅极附近区域66g的排列方向的长度Wb短(Wa＜Wb)。然而，在另一例中，也可以为Wb＜Wa。另外，长度Wb比排列方向上的栅极沟槽部40与虚设沟槽部30之间的最短距离Wm短(Wb＜Wm)。Wa和Wm可以满足0.55≤Wa/Wm≤0.95。另外，Wb和Wm可以满足0.7＜Wb/Wm＜1。栅极附近区域64g和66g可以与虚设沟槽部30分开。应予说明，Wm可以为0.4[μm]以上且1.8[μm]以下。
图6A是表示仅具有上方蓄积区62的比较例1的低电流导通时的电子电流和位移电流的图。在图6A中，考虑到附图的便于观察性，仅示出图5中的一对沟槽部附近。在低电流导通时，栅极导电部44的电压从0[V]逐渐上升。由此，通过在基区14的栅极沟槽部40附近感应负电荷而形成沟道。
低电流导通时的初始的电流的主体不是空穴电流而是电子电流。初始是指从栅极电压Vge即将达到阈值电压前起直到进入基本为阈值电压的值且Vge恒定的米勒平台之前的期间。如果Vge接近阈值电压，则沟道打开，电子开始向漂移区注入。在图6A的比较例1中，从沟道朝向下方的电子有在上方蓄积区62中暂时沿着排列方向(X方向)移动的可能性。然而，在比上方蓄积区62靠近下方的漂移区18中，栅极沟槽部40附近已经形成有电子的蓄积层(N型区域的形成电子的蓄积层的阈值电压远小于P型区域的反转层的阈值电压)，因此阻抗比漂移区18低。因此，电子电流主要在栅极沟槽部40附近流动。
如果电子到达背面的集电极区，则从集电极区到缓冲区和漂移区开始注入空穴。本发明的发明人通过模拟确认了在图6A的比较例1中，从栅极沟槽部40的下端附近到比上方蓄积区62靠近下方的虚设沟槽部30的侧部，空穴以1E+16[cm-3]的数量级存在。空穴集中于栅极沟槽部40与虚设沟槽部30各自的下端。特别是由于虚设导电部34与发射极52是相同电位，所以在虚设沟槽部30的侧壁形成空穴的反转层。从集电极区注入的空穴集中于该空穴的反转层的附近。空穴在从虚设沟槽部30到栅极沟槽部40的下端的范围进行蓄积。由于该空穴分布，在低电流导通时向栅极沟槽部40的下端附近流通比后述的图6B的例子大的位移电流。
由空穴的蓄积引起的位移电流产生隔着栅极绝缘膜相对的栅极导电部44的充电。该栅极导电部44的充电引起栅极Vge的瞬间的增加。由于该位移电流越大，则栅极导电部44越被充电，所以栅极导电部44的电位更快速地上升。其结果是，栅极导电部44的电位瞬间超过栅极阈值。由此，电子和空穴的大量的注入开始，集电极-发射极间电流增加。对应于由集电极-发射极间电流的增加而得到的电流变化率，集电极-发射极间电压的电压减小率(dV/dt)增加。位移电流越大，则dV/dt越大。特别是，蓄积的空穴越不向发射极流动，则位移电流越大，栅极导电部44的电位的瞬间的增加变得越大。因此，在图6A的比较例1中，dV/dt变得较大，电磁噪声也变得较大。
图6B是表示本例的低电流导通时的电子电流和位移电流的图。在图6B中也仅示出图5中的一对沟槽部附近。在本例中，电子也在上方蓄积区62中沿着排列方向(X方向)移动。然而，在本例中，在上方蓄积区62的下方设置有中间蓄积区64和下方蓄积区66。在本例中，与再次返回到栅极沟槽部40附近相比，从上方蓄积区62向中间蓄积区64和下方蓄积区66推进时的对电子电流来说的阻抗更低。因此，本例的电子电流不返回到栅极沟槽部40附近，而在被栅极沟槽部40与虚设沟槽部30所夹的台面的中央附近向下方推进。换言之，本例的电子电流不是在栅极沟槽部40附近流动，而是在台面的中央附近流动。该电子电流在台面的中央附近流动的效果在蓄积区仅为单层的情况下无法产生，且无法预测。换言之，是通过具备本例的多个蓄积区60而初次获得的效果。
如果电子电流在台面的中央附近流动，则空穴在台面中央附近被切断，并不得不向栅极沟槽部40侧或者虚设沟槽部30侧流动。该台面中央部处的空穴的切断抑制栅极沟槽部40的下端的空穴的蓄积。其结果是，与图6A的例子相比，能够减小位移电流。由于能够减小位移电流，所以栅极导电部44的充电也变小，栅极Vge的瞬间的增加也得到抑制。由此，还能够抑制集电极-发射极间电压的电压减小率(dV/dt)。
本发明的发明人通过模拟确认了空穴主要分布在栅极沟槽部40的下端以及虚设沟槽部30的下端和侧部，且几乎不分布于台面中央部。在栅极沟槽部40的下端附近和虚设沟槽部30的下端附近，空穴以1E+13[cm-3]的数量级存在，充分低于图6A的比较例1中的1E+16[cm-3]。虽然不限于以下的理由，但是可认为图6B的本例中的空穴分布是因为栅极沟槽部40和虚设沟槽部30间的空穴被电子电流切断而得到的。另外，由于该空穴分布，在低电流导通时从虚设沟槽部30的下端附近向栅极沟槽部40的下端附近流通比图6A的比较例1小的位移电流。
因此，在本例中，由于与图6A的比较例1相比位移电流小，所以与图6A的比较例1相比dV/dt变小，还能够减小电磁噪声。另外，在本例中，出于抑制栅极导电部44的电位快速上升的目的，可以不对栅极导电部44设置附加的栅极电阻Rg，或者可以设置足够小的Rg。因此，与图6A的比较例1相比，在能够降低导通时的电力损耗方面也有利。
除此之外，在本例中，栅极附近区域64g和66g未与虚设沟槽部30直接接触。因此，空穴可以存在于从虚设沟槽部30的下端到在虚设沟槽部30的侧部的上方蓄积区62的正下方为止的范围。由此，与将栅极附近区域64g和66g与虚设沟槽部30直接接触的情况相比，能够将空穴引入到上表面92附近。因此，在关断时，能够从P+型的接触区15更多地抽出滞留在虚设沟槽部30附近的空穴。
即，在本例中，与将栅极附近区域64g和66g与虚设沟槽部30直接接触的情况相比，能够减少伴随着导通和关断而滞留在虚设沟槽部30附近的空穴。由此，能够促进台面中央部的空穴的切断，进一步抑制栅极电压Vge的瞬增。另外，能够改善IGBT的导通电压与关断损耗间的权衡特性。
图6C是表示具有多个蓄积区60的比较例2的图。在图6C中，仅示出图5中的一对沟槽部附近的结构。图6C的比较例2与图6B的例子同样地具有上方蓄积区62、中间蓄积区64和下方蓄积区66。然而，比较例2的中间蓄积区64和下方蓄积区66均从栅极沟槽部40延伸到虚设沟槽部30。换言之，比较例2的中间蓄积区64和下方蓄积区66不具有虚设附近区域64d和66d。
图7是表示低电流导通时的Vge和Vce的模拟的图。Vge是栅极金属层50与发射极52之间的电位差，Vce是集电极24与发射极52之间的电位差。用虚线表示图6A的比较例1中的Vge和Vce，用实线表示图6B的本例中的Vge和Vce。此外，用虚线表示图6C的比较例2(多层高浓度区域与虚设沟槽部30连接的例子)。纵轴的左侧为Vce[V]，纵轴的右侧为Vge[V]。横轴为时间[s]。
如图7所示，在图6A的比较例1和图6B的本例中，在时间1E-5[s]对栅极金属层50施加正电位。图6A的比较例1中的Vge暂时上升到8.6[V]附近之后，直到时间1.03E-5[s]稳定在7[V]左右。以后，将Vge这样地瞬间增加的情况称为“瞬增(Rapid spike)”。另一方面，Vce的电压减小率dV/dt的大小(绝对值)约为14000[V/μs]，在电压低于40V之前基本维持该dV/dt。之后，图6A的比较例1中的Vge直到时间1.04E-5[s]为止保持在7[V]，在时间1.04E-5[s]之后，电位逐渐上升。应予说明，将Vge约为7[V]且为恒定值的期间称为米勒平台。
图6B的本例中的Vge在暂时上升到比比较例1低0.5[V]的8.1[V]附近之后，直到时间1.03E-5[s]稳定在7[V]左右。另一方面，Vce的dV/dt在电压以最大的减小率开始下降的约1.028E-5[s]附近约为5800[V/μs]。在此之后，dV/dt的大小减小，在电压为200[V]以下时减小到约1200[V/μs]。该值为比较例1的1/10以下。
关于图6C的比较例2，虽然与图6B的本例相同，但是主要的不同点在于，栅极电压瞬增时的Vge峰值是比图6B的本例低0.3[V]的7.8[V]，以及电压为200[V]以下的dV/dt约为1600[V/μs]。
在对栅极金属层50施加正电位之后，在漂移区18中产生电导率调制，因此Vce逐渐降低。图6A的比较例1中的Vce在时间1.01E-5[s]～时间1.015E-5[s]电位急剧降低。与此相对，在图6B的本例中，电位在时间1.015E-5[s]～时间1.045E-5[s]降低。换言之，在图6B的本例中，电位用与图6A相比为3倍的时间缓慢降低。这样，在本例中，能够抑制低电流导通时的dV/dt。
应予说明，本例和比较例2的米勒平台是比较例1的2倍以上的长度。但是，这可以利用栅极电阻来调整。即，本例和比较例2由于dV/dt与比较例1相比为其1/10左右，所以如果相应地减小栅极电阻，则米勒平台变短。
图6B的本例的优点在于导通电压与关断损耗的权衡比图6C的比较例2更好。在图6C的比较例2中，虽然导通电压比图6B的本例降低，但是关断损耗比图6B的本例上升。综合考虑导通电压和关断损耗，图6B的本例比图6C的比较例2优异。
图8是表示半导体装置100的制造方法的一个例子的流程图。在本例中，按照步骤S100～步骤S160的顺序(即，编号从小到大的顺序)执行各步骤。
图9的(a)～(d)是表示步骤S100～步骤S106的图。图9的(a)表示在半导体基板10形成包括虚设沟槽33和栅极沟槽43的沟槽的步骤S100。半导体基板10可以是具有N-型的漂移区18作为杂质区域的基板。在步骤S100中，可以通过使用掩模材料(未图示)选择性地蚀刻半导体基板10的上表面92而形成沟槽。应予说明，图中的a-a'表示图9(a)与图2为相同的截面。另外，图中的波浪线表示省略了上表面92与下表面94之间的长度。
图9的(b)表示将半导体基板10热氧化的步骤S102。热氧化膜102可以形成在半导体基板10的整个表面。在步骤S102中，至少可以形成在上表面92和沟槽的内部。由于本例的半导体基板10是硅基板，所以热氧化膜102是硅氧化膜。与栅极沟槽43接触而形成的硅氧化膜可以看作是栅极绝缘膜42，与虚设沟槽33接触而形成的硅氧化膜可以看作是虚设沟槽绝缘膜32。
图9的(c)表示在半导体基板10上形成导电层104的步骤S104。导电层104可以以与上表面92和沟槽内部的热氧化膜102接触的方式形成。导电层104可以通过化学气相沉积法(CVD)而形成。本例的导电层104是掺杂有杂质的多晶硅层。
图9的(d)表示对导电层104进行蚀刻的步骤S106。在步骤S106的蚀刻中，热氧化膜102可以作为蚀刻停止层发挥功能。通过该蚀刻，可以除去位于上表面92上的导电层104。应予说明，位于沟槽部的内部的导电层104经过步骤S106的蚀刻，其上部可以凹陷。在本例中，虚设导电部34和栅极导电部44的各自的上部在图9的(d)的截面视图中具有V字形状。由此，形成栅极沟槽部40和虚设沟槽部30。
图10的(a)～(d)是表示步骤S110～步骤S116的图。图10的(a)表示形成基区14的步骤S110。在步骤S110中，在对整个上表面92进行P型杂质的离子注入之后，将半导体基板10退火。通过退火，使离子注入的P型杂质扩散和活化。另外，也可以通过退火使因离子注入而破坏的半导体基板10的结晶性在一定程度上恢复。退火可以在1150℃左右进行3个小时左右。
图10的(b)表示形成上方蓄积区62的步骤S112。在本例中，在二极管部80不设置上方蓄积区62。因此，在二极管部80的上方设置掩模材料112。与此相对，在晶体管部70的上方不设置掩模材料112。这样，通过在选择性地设置掩模材料112之后从上表面92进行N型杂质的离子注入，从而能够将N型杂质离子注入到晶体管部70中的整个预定的深度范围。在步骤S112中，可以进行质子或磷的离子注入。在本例中，由于进行质子的离子注入，所以在上方蓄积区62可以存在作为N型杂质的氢。掩模材料112可以由光致抗蚀剂形成。
图10的(c)表示依次形成中间蓄积区64和下方蓄积区66的步骤S114。应予说明，中间蓄积区64和下方蓄积区66先形成哪一个都可以。在一个例子中，可以在与中间蓄积区64相对应的深度位置进行N型杂质的离子注入，接着在与下方蓄积区66相对应的深度位置进行N型杂质的离子注入。另外，在另一例中，也可以在与下方蓄积区66相对应的深度位置进行N型杂质的离子注入，接着在与中间蓄积区64相对应的深度位置进行N型杂质的离子注入。
在步骤S114中，除了在二极管部80的上方设置掩模材料114以外，还在晶体管部70中的虚设沟槽部30的上方设置掩模材料114。这样，在选择性地设置了掩模材料114的状态下进行N型杂质的离子注入。掩模材料114也可以由光致抗蚀剂形成。
在步骤S114中，可以使离子注入的杂质的射程不同而进行多次离子注入。在本例中，在半导体基板10的不同深度进行质子的离子注入。质子与磷离子等相比能够注入到深的位置，注入位置的偏差也小。通过利用质子形成位于比上方蓄积区62深的位置的中间蓄积区64和下方蓄积区66，从而与利用磷来形成的情况相比，能够更容易地形成中间蓄积区64和下方蓄积区66。另外，与使用磷的情况相比，在使用了质子的情况下能够陡峭地形成多个蓄积区60的掺杂浓度分布的峰，所以在能够容易地形成具有窄的深度范围的多个蓄积区60方面也有利。
图10的(d)表示形成发射极区12和接触区15的步骤S116。在本例中，在设置在与发射极区12相对应的位置具有开口的掩模材料(未图示)之后，从上表面92进行N型杂质的离子注入。N型杂质可以为磷。另外，在设置在与接触区15相对应的位置具有开口的掩模材料之后，从上表面92进行P型杂质的离子注入。P型杂质可以为硼或铝。应予说明，发射极区12形成用的N型杂质的离子注入和接触区15形成用的P型杂质的离子注入先进行哪一个都可以。在进行该N型杂质和该P型杂质的离子注入之后，可以将半导体基板10退火。步骤S116的退火与基区14的形成(步骤S110)中的退火相比，可以是低温且短时间的退火。例如，步骤S116中的退火在1000℃左右进行30分钟左右。
图11的(a)～(c)是表示步骤S120～步骤S140的图。图11的(a)表示形成层间绝缘膜38和接触孔54的步骤S120。层间绝缘膜38可以是BPSG、PSG或BSG。接触孔54可以通过选择性地除去层间绝缘膜38而形成。应予说明，接触孔54正下方的热氧化膜102可以在步骤S120中除去。另外，接触孔49、56和58也可以在步骤S120中形成。
图11的(b)表示形成插塞53和发射极52的步骤S130。插塞53和发射极52可以通过溅射形成。插塞53可以埋入到被层间绝缘膜38的侧部与上表面92规定的接触孔54。然而，也可以如图2所记载的那样没有插塞53。插塞53可以是形成于半导体基板10的上表面92和层间绝缘膜38的侧壁的厚度比层间绝缘膜38的厚度薄的钨等势垒金属与埋入到由该势垒金属规定的凹状的部分而与层间绝缘膜38的上表面大致处于同一面地形成的钨的层叠结构。发射极52可以均匀地设置在插塞53和层间绝缘膜38上。发射极52可以是铝或铝-硅的合金。
图11的(c)表示将半导体基板10减薄的步骤S140。在步骤S140中，将半导体基板10的下表面94研磨而调整半导体基板10的厚度。半导体基板10的厚度可以根据半导体装置100应该具有的耐压而设定。
图12的(a)和(b)是表示步骤S150和步骤S160的图。图12的(a)表示形成P+型的集电极区22、N+型的阴极区82和集电极24的步骤S150。集电极区22和阴极区82可以通过离子注入形成。另外，集电极24可以是通过溅射形成的层叠结构。可以通过与下表面94直接接触地形成钛层，与该钛层直接接触地形成镍层，并与该镍层直接接触地形成金层来形成集电极24。
图12的(b)表示形成缓冲区20的步骤S160。在步骤S160中，可以从下表面94注入质子。可以使深度位置不同而对缓冲区20多次注入质子。另外，在质子注入后，可以将半导体基板10退火而使注入到缓冲区20的质子活化。例如，通过在350℃～450℃的程度的温度下进行退火，从而使离子注入的质子活化。由此，可以在缓冲区20的深度方向上的掺杂浓度分布形成多个峰。应予说明，可以在缓冲区20的形成后进行集电极24的形成。由此，能够制造半导体装置100。
图13是第一变形例中的栅极沟槽部40附近的放大图。本例的上方蓄积区62与图2的例子相同。但是，本例的半导体基板10不具有中间蓄积区64。另外，在本例中，上方蓄积区62和下方蓄积区66在深度方向上设置成台阶状。这一方面与图2的例子不同。
本例的下方蓄积区66也具有栅极附近区域66g和虚设附近区域66d。栅极附近区域66g可以如图3的例子所示具有掺杂浓度的峰，也可以不具有峰而具有均匀的掺杂浓度。虚设附近区域66d可以具有比栅极附近区域66g的峰浓度小的掺杂浓度，也可以具有与漂移区18相同的掺杂浓度。在本例中，也能够得到图6B的例子中的有利的效果。
图14是第二变形例中的栅极沟槽部40附近的放大图。在本例的下方蓄积区66中，从上方蓄积区62的下端到栅极沟槽部40的下端，栅极附近区域66g的排列方向(X轴方向)上的长度逐渐变短。换言之，栅极附近区域66g的外形被设置成曲线状。这一方面与图13的例子不同。
在本例中，与栅极附近区域66g的排列方向上的长度相对应地，虚设附近区域66d的排列方向上的长度随着向下方推进而逐渐变长。这一方面与图13的第一变形例不同。在本例中，也能够得到图6B的例子中的有利的效果。
图15是表示图13和图14的A-A截面处的掺杂浓度分布的图。纵轴为掺杂浓度ND，以对数表示。多个蓄积区60可以与虚设沟槽部30完全分开。完全分开是指在多个蓄积区60与虚设沟槽部30之间可以具备例如具有漂移区18的掺杂浓度N0的区域。在本例中，也能够得到图6B的例子中的有利的效果。
另一方面，图16是表示图13和图14的A-A截面处的掺杂浓度分布的另一例的图。如图16所示，在多个蓄积区中，既可以浓度朝向虚设沟槽部30减少而与虚设沟槽部30接触，也可以与虚设沟槽部30分开。在本例中，也能够得到图6B的例子中的有利的效果。
以上，利用实施方式说明了本发明，但本发明的技术范围不限于上述实施方式记载的范围。对上述实施方式可以进行各种变更或改良对于本领域技术人员而言是明了的。根据权利要求书的记载可知进行了那样的变更或改良的方式也包括在本发明的技术范围内。
应当注意的是，权利要求书、说明书和附图中所示的装置、系统、程序及方法中的动作、顺序、步骤及阶段等各处理的执行顺序，只要未特别明确为“在……之前”，“先于……”等，另外，未在后续处理中使用之前处理的结果，就可以按任意顺序实现。关于权利要求书、说明书和附图中的动作流程，即使为方便起见，而使用“首先”、“接下来”等进行了说明，也不表示一定要按照该顺序执行。
权利要求书(按照条约第19条的修改)
1.一种半导体装置，其特征在于，具备：
半导体基板，其具有第一导电型的漂移区；
发射极区，其在所述半导体基板的内部设置于所述漂移区的上方，且具有比所述漂移区的第一导电型的掺杂浓度高的第一导电型的掺杂浓度；
第二导电型的基区，其在所述半导体基板的内部设置于所述发射极区与所述漂移区之间；
栅极沟槽部和虚设沟槽部，被设置为从所述半导体基板的上表面贯穿所述发射极区和所述基区而到达所述漂移区，且分别在内部具有导电部；以及
多个蓄积区，在所述基区的下方且所述栅极沟槽部与所述虚设沟槽部之间，在从所述半导体基板的所述上表面朝向下表面的深度方向上排列而设置，并且所述多个蓄积区分别包括具有比所述漂移区的第一导电型的掺杂浓度高的第一导电型的掺杂浓度的区域，
所述多个蓄积区中的最接近所述半导体基板的所述上表面的上方蓄积区在与延伸方向和所述深度方向正交的所述栅极沟槽部和所述虚设沟槽部的排列方向上与所述栅极沟槽部和所述虚设沟槽部直接接触，所述延伸方向是在俯视所述半导体基板时所述栅极沟槽部和所述虚设沟槽部的长边部分所延伸的方向，
所述多个蓄积区中的距离所述半导体基板的所述上表面最远的下方蓄积区具有：
栅极附近区域，其在所述排列方向上与所述虚设沟槽部相比距离所述栅极沟槽部更近；以及
虚设附近区域，其在所述排列方向上与所述栅极沟槽部相比距离所述虚设沟槽部更近，且具有比所述栅极附近区域低的第一导电型的掺杂浓度。
2.根据权利要求1所述的半导体装置，其特征在于，所述虚设附近区域具有与所述漂移区中的第一导电型的掺杂浓度相同的第一导电型的掺杂浓度。
3.根据权利要求1所述的半导体装置，其特征在于，所述虚设附近区域具有比所述漂移区中的第一导电型的掺杂浓度大且比所述栅极附近区域的所述深度方向上的第一导电型的掺杂浓度的峰浓度小的第一导电型的掺杂浓度。
4.根据权利要求1～3中任一项所述的半导体装置，其特征在于，所述多个蓄积区具有位于所述上方蓄积区与所述下方蓄积区之间的中间蓄积区，
所述中间蓄积区具有：
栅极附近区域，其在所述排列方向上与所述虚设沟槽部相比距离所述栅极沟槽部更近；以及
虚设附近区域，其在所述排列方向上与所述栅极沟槽部相比距离所述虚设沟槽部更近，
在所述中间蓄积区中，
所述栅极附近区域中的第一导电型的掺杂浓度比所述虚设附近区域中的第一导电型的掺杂浓度大，
所述栅极附近区域的排列方向的长度比所述下方蓄积区的所述栅极附近区域的排列方向的长度短。
5.根据权利要求1～4中任一项所述的半导体装置，其特征在于，所述多个蓄积区具有位于所述上方蓄积区与所述下方蓄积区之间的中间蓄积区，
所述中间蓄积区具有：
栅极附近区域，其在所述排列方向上与所述虚设沟槽部相比距离所述栅极沟槽部更近；以及
虚设附近区域，其在所述排列方向上与所述栅极沟槽部相比距离所述虚设沟槽部更近，
所述中间蓄积区的所述栅极附近区域中的第一导电型的掺杂浓度比所述下方蓄积区的所述栅极附近区域中的第一导电型的掺杂浓度低。
6.根据权利要求4或5所述的半导体装置，其特征在于，在将所述排列方向上的所述栅极沟槽部与所述虚设沟槽部之间的长度设为Wm，将所述中间蓄积区的所述栅极附近区域的所述排列方向上的长度设为Wa的情况下，
Wm和Wa满足0.55≤Wa/Wm≤0.95。
7.根据权利要求1～6中任一项所述的半导体装置，其特征在于，所述下方蓄积区在所述深度方向上位于所述栅极沟槽部的下端附近。
8.一种半导体装置的制造方法，其特征在于，包括：
在具有第一导电型的漂移区的半导体基板形成包括栅极沟槽部和虚设沟槽部的沟槽部的步骤；
从所述半导体基板的上表面向包括所述栅极沟槽部和所述虚设沟槽部的整个晶体管部进行第一导电型的杂质的离子注入，以形成最接近所述半导体基板的所述上表面的上方蓄积区的步骤；以及
在所述晶体管部，在将掩模材料设置到了所述虚设沟槽部的上方的状态下进行第一导电型的杂质的离子注入，以至少形成距离所述半导体基板的所述上表面最远的下方蓄积区的步骤，
所述上方蓄积区在与延伸方向和深度方向正交的所述栅极沟槽部和所述虚设沟槽部的排列方向上与所述栅极沟槽部和所述虚设沟槽部直接接触，所述延伸方向是在俯视所述半导体基板时所述栅极沟槽部和所述虚设沟槽部的长边部分所延伸的方向，所述深度方向是从所述半导体基板的所述上表面朝向下表面的方向，
所述下方蓄积区具有：
栅极附近区域，其在所述排列方向上与所述虚设沟槽部相比距离所述栅极沟槽部更近；以及
虚设附近区域，其在所述排列方向上与所述栅极沟槽部相比距离所述虚设沟槽部更近，且具有比所述栅极附近区域低的第一导电型的掺杂浓度。
9.根据权利要求8所述的半导体装置的制造方法，其特征在于，在所述晶体管部，在将所述掩模材料设置到了所述虚设沟槽部的上方的状态下进行所述第一导电型的杂质的离子注入的步骤包括形成位于所述上方蓄积区与所述下方蓄积区之间的中间蓄积区。
10.根据权利要求8或9所述的半导体装置的制造方法，其特征在于，所述第一导电型的杂质为磷或质子。
11.根据权利要求1～7中任一项所述的半导体装置，其特征在于，所述下方蓄积区的所述栅极附近区域和所述虚设附近区域分别具有在所述排列方向上的所述掺杂浓度均匀的区域，在所述栅极附近区域和所述虚设附近区域的边界，所述掺杂浓度呈台阶状变化。
12.根据权利要求1～7中任一项所述的半导体装置，其特征在于，所述下方蓄积区的所述虚设附近区域具有在所述排列方向上所述掺杂浓度朝向所述虚设沟槽部而逐渐减少的区域。

Claims (10)

1.一种半导体装置，其特征在于，具备：
半导体基板，其具有第一导电型的漂移区；
发射极区，其在所述半导体基板的内部设置于所述漂移区的上方，且具有比所述漂移区的第一导电型的掺杂浓度高的第一导电型的掺杂浓度；
第二导电型的基区，其在所述半导体基板的内部设置于所述发射极区与所述漂移区之间；
栅极沟槽部和虚设沟槽部，被设置为从所述半导体基板的上表面贯穿所述发射极区和所述基区而到达所述漂移区，且分别在内部具有导电部；以及
多个蓄积区，在所述基区的下方且所述栅极沟槽部与所述虚设沟槽部之间，在从所述半导体基板的所述上表面朝向下表面的深度方向上排列而设置，并且所述多个蓄积区分别包括具有比所述漂移区的第一导电型的掺杂浓度高的第一导电型的掺杂浓度的区域，
所述多个蓄积区中的最接近所述半导体基板的所述上表面的上方蓄积区在与延伸方向和所述深度方向正交的所述栅极沟槽部和所述虚设沟槽部的排列方向上与所述栅极沟槽部和所述虚设沟槽部直接接触，所述延伸方向是在俯视所述半导体基板时所述栅极沟槽部和所述虚设沟槽部的长边部分所延伸的方向，
所述多个蓄积区中的距离所述半导体基板的所述上表面最远的下方蓄积区具有：
栅极附近区域，其在所述排列方向上与所述虚设沟槽部相比距离所述栅极沟槽部更近；以及
虚设附近区域，其在所述排列方向上与所述栅极沟槽部相比距离所述虚设沟槽部更近，且具有比所述栅极附近区域低的第一导电型的掺杂浓度。
2.根据权利要求1所述的半导体装置，其特征在于，所述虚设附近区域具有与所述漂移区中的第一导电型的掺杂浓度相同的第一导电型的掺杂浓度。
3.根据权利要求1所述的半导体装置，其特征在于，所述虚设附近区域具有比所述漂移区中的第一导电型的掺杂浓度大且比所述栅极附近区域的所述深度方向上的第一导电型的掺杂浓度的峰浓度小的第一导电型的掺杂浓度。
4.根据权利要求1～3中任一项所述的半导体装置，其特征在于，所述多个蓄积区具有位于所述上方蓄积区与所述下方蓄积区之间的中间蓄积区，
所述中间蓄积区具有：
栅极附近区域，其在所述排列方向上与所述虚设沟槽部相比距离所述栅极沟槽部更近；以及
虚设附近区域，其在所述排列方向上与所述栅极沟槽部相比距离所述虚设沟槽部更近，
在所述中间蓄积区中，
所述栅极附近区域中的第一导电型的掺杂浓度比所述虚设附近区域中的第一导电型的掺杂浓度大，
所述栅极附近区域的排列方向的长度比所述下方蓄积区的所述栅极附近区域的排列方向的长度短。
5.根据权利要求1～4中任一项所述的半导体装置，其特征在于，所述多个蓄积区具有位于所述上方蓄积区与所述下方蓄积区之间的中间蓄积区，
所述中间蓄积区具有：
栅极附近区域，其在所述排列方向上与所述虚设沟槽部相比距离所述栅极沟槽部更近；以及
虚设附近区域，其在所述排列方向上与所述栅极沟槽部相比距离所述虚设沟槽部更近，
所述中间蓄积区的所述栅极附近区域中的第一导电型的掺杂浓度比所述下方蓄积区的所述栅极附近区域中的第一导电型的掺杂浓度低。
6.根据权利要求4或5所述的半导体装置，其特征在于，在将所述排列方向上的所述栅极沟槽部与所述虚设沟槽部之间的长度设为Wm，将所述中间蓄积区的所述栅极附近区域的所述排列方向上的长度设为Wa的情况下，
Wm和Wa满足0.55≤Wa/Wm≤0.95。
7.根据权利要求1～6中任一项所述的半导体装置，其特征在于，所述下方蓄积区在所述深度方向上位于所述栅极沟槽部的下端附近。
8.一种半导体装置的制造方法，其特征在于，包括：
在具有第一导电型的漂移区的半导体基板形成包括栅极沟槽部和虚设沟槽部的沟槽部的步骤；
从所述半导体基板的上表面向包括所述栅极沟槽部和所述虚设沟槽部的整个晶体管部进行第一导电型的杂质的离子注入，以形成最接近所述半导体基板的所述上表面的上方蓄积区的步骤；以及
在所述晶体管部，在将掩模材料设置到了所述虚设沟槽部的上方的状态下进行第一导电型的杂质的离子注入，以至少形成距离所述半导体基板的所述上表面最远的下方蓄积区的步骤，
所述上方蓄积区在与延伸方向和深度方向正交的所述栅极沟槽部和所述虚设沟槽部的排列方向上与所述栅极沟槽部和所述虚设沟槽部直接接触，所述延伸方向是在俯视所述半导体基板时所述栅极沟槽部和所述虚设沟槽部的长边部分所延伸的方向，所述深度方向是从所述半导体基板的所述上表面朝向下表面的方向，
所述下方蓄积区具有：
栅极附近区域，其在所述排列方向上与所述虚设沟槽部相比距离所述栅极沟槽部更近；以及
虚设附近区域，其在所述排列方向上与所述栅极沟槽部相比距离所述虚设沟槽部更近，且具有比所述栅极附近区域低的第一导电型的掺杂浓度。
9.根据权利要求8所述的半导体装置的制造方法，其特征在于，在所述晶体管部，在将所述掩模材料设置到了所述虚设沟槽部的上方的状态下进行所述第一导电型的杂质的离子注入的步骤包括形成位于所述上方蓄积区与所述下方蓄积区之间的中间蓄积区。
10.根据权利要求8或9所述的半导体装置的制造方法，其特征在于，所述第一导电型的杂质为磷或质子。
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