CN113113489B - 半导体元件及其制备方法 - Google Patents

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Abstract

本公开提供一种具有内凹式存取装置的半导体元件及其制备方法。该半导体元件包括一基底、一栅极电极以及多个杂质区。该基底具有一埋入层。该栅极电极设置在该基底中，并穿经该埋入层。该多个杂质区设置在该基底中，并在该栅极电极的任一侧。

Description

半导体元件及其制备方法
技术领域
本申请主张2020年1月10日申请的美国正式申请案第16/739,922号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。
本公开涉及一种半导体元件及其制备方法。特别是关于一种具有内凹式存取装置(RECESSED ACCESS DEVICE，RAD)晶体管的半导体元件及其制备方法。
背景技术
各式各样半导体元件的制造，例如存储器元件、逻辑元件以及微处理器，具有小型化(miniaturization)的共同目标。当特征尺寸缩减，则晶体管的电子操作变得更困难。当由于小型化而使晶体管的宽度变得非常小时，则增加了对于如此困难的一提供因素，短通道效应(short channel effect)。这会造成晶体管致动(activating)，即使一临界电压(threshold voltage)(Vt)已经不施加到该栅极。
新型态的晶体管，例如内凹存取元件(recessed access device，RAD)晶体管，已经发展来克服在相同水平空间形成一较宽通道的传统晶体管所遭受的短通道效应。内凹存取元件晶体管包括一晶体管栅极(字元线)，其是部分形成在半导体晶圆(wafer)中的一沟槽(trench)内。通道区沿着沟槽的整个表面而形成，实际上，其是提供一较宽通道而无须增加晶体管所需的侧向空间。然而，由于增加DRAM位元密度，因此晶体管栅极与源极/汲极漏极接面深度之间的覆盖，则由于在蚀刻制程中的差异而产生了挑战。
特而言之，为了精确地控制沟槽的蚀刻深度，蚀刻制程必须通过周期地将其中断以测量在半导体晶圆中的蚀刻深度，并估计剩下的蚀刻制程时间以根据已过去的蚀刻制程时间而达到目标深度，以进行紧密地监控。然而，达到预期深度的剩下的蚀刻时间的估计是根据蚀刻率维持前后一致的一假设，也因此产生一不可靠的估计。如此一麻烦程序的问题包括低生产率以及高成本，同时增加在光阻图案中引入污染(contamination)或故障(faults)的机会。
上文的“先前技术”说明仅是提供背景技术，并未承认上文的“先前技术”说明揭示本公开的标的，不构成本公开的先前技术，且上文的“先前技术”的任何说明均不应作为本申请的任一部分。
发明内容
本公开的一实施例提供一种半导体元件。该半导体元件包括一基底、一栅极电极以及多个杂质区。该基底包括一埋入层。该栅极电极设置在该基底中，并穿经该埋入层。该多个杂质区设置在该基底中，并位在该栅极电极的任一侧。
在一些实施例中，该半导体元件还包括一虚拟电极(dummy electrode)，设置在该基底中，其中该埋入层经由该虚拟电极而暴露。
在一些实施例中，该虚拟电极的一宽度大于该栅极电极的一宽度。
在一些实施例中，该半导体元件还包括一盖层(capping layer)，覆盖该栅极电极与该虚拟电极，并接触经由该虚拟电极而暴露的该埋入层。
在一些实施例中，该虚拟电极设置在一周围区(peripheral area)，该周围区是侧向地围住一主动区，该栅极电极则设置该主动区中，且该基底延伸至包括该周围区与该主动区。
在一些实施例中，该半导体元件还包括一介电衬垫(dielectric liner)，插置在该栅极电极与该基底之间，并插置在该虚拟电极与该基底之间，其中位在该主动区中的该介电衬垫还接触该埋入层。
在一些实施例中，所述杂质区接触该埋入层。
在一些实施例中，该埋入层的一掺杂浓度(dopant concentration)大于该杂质区的一掺杂浓度。
在一些实施例中，该埋入层的一厚度小于该基底的一上表面与该埋入层的一上表面之间的一距离。
本公开的另一实施例提供一种半导体元件的制备方法。该制备方法包括形成一埋入层在一基底中；产生多个第一沟槽以及至少一第二沟槽在该基底中，并穿经该埋入层，其中所述第一沟槽的一深宽比大于该第二沟槽的一深宽比；沉积一电极层以充填所述第一沟槽与该第二沟槽；凹进该电极层，直到该埋入层暴露为止；以及引入多个掺杂物进入该基底，以形成多个杂质区在该埋入层上。
在一些实施例中，该制备方法还包括：在凹进该电极层之后，沉积一盖层以覆盖该电极层。
在一些实施例中，该埋入层优先经由充填该第二沟槽的电极层暴露。
在一些实施例中，该埋入层通过植入(implanting)所述掺杂物进入该基底所形成。
在一些实施例中，该制备方法还包括：在产生所述第一沟槽与该第二沟槽之后，保型地沉积一介电膜在暴露的基底上；以及保型地沉积一扩散阻障层在该介电膜上。
在一些实施例中，产生所述第一沟槽与该第二沟槽的步骤，包括：形成一牺牲层(sacrificial layer)，该牺牲层包括多个第一开孔以及至少一第二开孔，以暴露该基底的一上表面的一些部分；蚀刻该基底经由所述第一开孔与该第二开孔，以形成所述第一沟槽与该第二沟槽；以及在沉积该电极层之后，移除该牺牲层。
上文已相当广泛地概述本公开的技术特征及优点，从而使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中具有通常知识者应了解，可相当容易地利用下文揭示的概念与特定实施例可作为修改或设计其它结构或制程而实现与本公开相同的目的。本公开所属技术领域中具有通常知识者亦应了解，这类等效建构无法脱离后附的权利要求所界定的本公开的精神和范围。
附图说明
参阅实施方式与权利要求合并考量附图时，可得以更全面了解本申请的揭示内容，附图中相同的元件符号是指相同的元件。
图1为依据本公开一些实施例的一种半导体元件的剖视示意图。
图2为依据本公开一些实施例的一种半导体元件的制备方法的流程示意图。
图3到图12为依据本公开一实施例的该半导体元件的制备方法的各个中间阶段的剖视示意图。
其中，附图标记说明如下：
10：半导体元件
110：半导体基底
112：主动区
114：周围区
116：第一沟槽
118：第二沟槽
120：埋入层
130：介电膜
132：研磨的介电膜
134：介电衬垫
140：扩散阻障层
142：研磨的扩散阻障层
144：扩散阻障层
150：电极层
152：研磨的电极层
153：虚拟电极
154：栅极电极
160：杂质区
170：盖层
200：牺牲层
202：最上表面
204：侧向表面
230：第一开孔
240：第二开孔
250：图案化遮罩
300：制备方法
1102：上表面
1202：上表面
d1：第一深度
d2：第二深度
d3：蚀刻深度
d4：蚀刻深度
S302：步骤
S304：步骤
S306：步骤
S308：步骤
S310：步骤
S312：步骤
S314：步骤
S316：步骤
S318：步骤
S320：步骤
T：厚度
W1：宽度
W2：宽度
具体实施方式
以下描述了组件和配置的具体范例，以简化本公开的实施例。当然，这些实施例仅用以例示，并非意图限制本公开的范围。举例而言，在叙述中第一部件形成于第二部件之上，可能包含形成第一和第二部件直接接触的实施例，也可能包含额外的部件形成于第一和第二部件之间，使得第一和第二部件不会直接接触的实施例。另外，本公开的实施例可能在许多范例中重复参照标号及/或字母。这些重复的目的是为了简化和清楚，除非内文中特别说明，其本身并非代表各种实施例及/或所讨论的配置之间有特定的关系。
本文中使用的术语仅是为了实现描述特定实施例的目的，而非意欲限制本发明。如本文中所使用，单数形式“一(a)”、“一(an)”，及“该(the)”意欲亦包括复数形式，除非上下文中另作明确指示。将进一步理解，当术语“包括(comprises)”及/或“包括(comprising)”用于本说明书中时，所述术语规定所陈述的特征、整数、步骤、操作、元件，及/或组件的存在，但不排除存在或增添一或更多个其他特征、整数、步骤、操作、元件、组件，及/或上述各者的群组。
图1为依据本公开一些实施例的一种半导体元件的剖视示意图。请参考图1，半导体元件10包括一半导体基底110、一埋入层120、多个栅极电极154以及多个杂质区160，埋入层120位在半导体基底110中，多个栅极电极154穿经埋入层120，多个杂质区160设置在该栅极电极154的任一侧。半导体元件10可为一凹进存取元件(recessed access device，RAD)晶体管，具有形成在半导体基底110内的栅极电极154。在一些实施例中，若是埋入层120与该杂质区160的掺杂物类型(dopant type)及/或掺杂浓度不同的话，则所述杂质区160可接触埋入层120。
半导体元件10还包括一虚拟电极(dummy electrode)153，设置在半导体基底110中，并穿经埋入层120。在一些实施例中，虚拟电极153位在一周围区(peripheral area)114中，周围区114是围住一主动区112，而所述栅极电极154位在主动区112中，其中半导体基底110延伸以包括主动区112与周围区114。
半导体元件10亦包括一盖层(capping layer)170，覆盖所述栅极电极154，用以保护所述栅极电极154。在一些实施例中，盖层170还覆盖虚拟电极153，并接触在周围区114中的埋入层。
半导体元件10亦可包括一介电衬垫(dielectric liner)134以及一扩散阻障层(diffusion barrier liner)144。介电衬垫134插置在半导体基底110与所述栅极电极154之间，并插置在半导体基底110与虚拟电极153之间。扩散阻障层144夹置在介电衬垫134与所述栅极电极154之间，并夹置在介电衬垫134与虚拟电极153之间。用在帮助改善栅极电极154与虚拟电极153的生长的品质控制，则扩散阻障层134是可选择的。
图2为依据本公开一些实施例的一种半导体元件的制备方法300的流程示意图。图3到图12为依据本公开一实施例的该半导体元件的制备方法的各个中间阶段的剖视示意图。图3到图12所示的各个阶段亦以图表而图例说明在图2中的流程图中。在接下来的讨论中，图3到图12所示的各个制造阶段是参考如图2所示的制程步骤进行讨论。
请参考图3，依据图2中的一步骤S302，一埋入层120形成在一半导体基底110中。埋入层120是通过植入多个掺杂物(dopants)进入半导体基底110所形成。为了控制接下来部分电极移除的深度，所植入的掺杂物可崩溃半导体基底110的晶格结构(latticestructure)。在一些实施例中，埋入层120亦可用于控制接下来源极/漏极植入的深度。
在一些实施例中，埋入层120可包括IV族元素(elements)，例如碳。在其他实施例中，掺杂物可为选自III族元素的p型掺杂物，或是选自V族元素的n型掺杂物。如图3所示，埋入层120具有一厚度T，其是小于从半导体基底110的一上表面1102到埋入层120的一上表面1202的一距离D。在一些实施例中，在植入之后，可执行一退火(annealing)制程，以驱动植入的掺杂物扩散到一预期的深度(desirable depth)。
接着，依据图2中的一步骤S304，一牺牲层(sacrificial layer)200形成在半导体基底110上。牺牲层200包括依序形成在半导体基底110上的一下层(underlying layer)210以及一上层(overlying layer)220。形成在半导体基底110的整个上表面1102上的下层210，是防止污染并用作是一缓冲层(buffer layer)，以缓解在半导体基底110与上层220之间的界面处的应力。下层210可为一沉积层(deposition layer)或一氧化层(oxidizedlayer)，氧化层是含有氧化硅(silicon oxide)或二氧化硅(silicon dioxide)。上层220可包括任何介电质(dielectric)，例如二氧化硅、氮化硅、其他适合的介电材料或其组合。下层210可使用一化学气相沉积(chemical vapor deposition，CVD)制程或一热氧化(thermal oxidation)制程所形成，其中所述热生长氧化物可显示比沉积的氧化物的一较高纯度。上层220使用一低压CVD制程所形成。
请参考图4，依据图2中的一步骤S306，多个第一开孔230以及一或多个第二开孔240形成在牺牲层200中，以暴露半导体基底110的一些部分。所述第一开孔230产生在保留给一主动区112的区域，例如晶体管等主要部件(components)形成在主动区112中，同时所述第二开孔240则产生在保留给一周围区114的区域，周围区114是侧向围住主动区112。半导体基底110延伸以包括主动区112与周围区114。在一些实施例中，周围区114可包括周围线路，其是经配置以控制或操作所述主要部件。在其他实施例中，一或多个切割道(scribelines)可位在周围区114中。
形成所述第一开孔230与所述第二开孔240的步骤包括涂布例如光阻的一图案化遮罩250在牺牲层200上，其是留下上层220暴露的一些部分；以及执行至少一蚀刻制程以移除牺牲层200未被图案化遮罩250所保护的所述部分。应当理解，蚀刻制程可使用多个蚀刻剂(etchant)以蚀刻牺牲层200，蚀刻剂是根据上层220与下层210所选择。举例来说，在执行使用灰化制程(ashing process)或湿式剥除制程(stripping process)的蚀刻制程之后，是移除图案化遮罩250。
请参考图5，依据图2中的一步骤S308，多个第一沟槽116以及一或多个第二沟槽118形成在半导体基底110中，并穿经埋入层120。经由所述第一开孔230与所述第二开孔240非等向地干蚀刻半导体基底110，以在主动区112中形成所述第一沟槽116，并在周围区114中形成所述第二沟槽118，举例来说，所述非等向性地干蚀刻是使用一反应式离子蚀刻(reactive ion etching，RIE)制程。
第一开孔230与第二开孔240的尺寸(或宽度)可被控制，以调整所述第一沟槽116与所述第二沟槽118的蚀刻深度。更特别地是，因为RIE滞后效应(RIE lag effect)，所以蚀刻深度随着勘度的缩减而递减。如图5所示，由于第一开孔230的宽度小于第二开孔240的宽度，因此从半导体基底110的上表面1102起算，所述第一沟槽116具有一第一深度d1，而所述第二沟槽118具有一第二深度d2，是大于第一深度d1。在一些实施例中，所述第一沟槽116的一深宽比(aspect ratio)大于所述第二沟槽118的深宽比。
请参考图6，依据图2中的一步骤S310，一介电膜130沉积在暴露的半导体基底110上。在一些实施例中，介电膜130保型地生长在所述第一沟槽116与所述第二沟槽118中，并生长在牺牲层200的一最上表面202以及邻近最上表面202处的侧向表面204上。牺牲层200的侧向表面204与所述第一开孔230及所述第二开孔240连接。介电膜130具有一大致均匀厚度。举个例子，介电膜130包括氧化物(oxide)、氮(nitride)、氮氧化物(oxynitride)，或高介电常数(high-k)材料，并可使用CVD制程、离子层沉积(atomic layer deposition，ALD)制程或其类似制程所形成。
请参考图7，依据图2中的一步骤S312，在一些实施例中，一扩散阻障层140选择的沉积在介电膜130上。扩散阻障层140达到对于介电膜130与半导体基底110的一良好粘性，借此避免接下来的电极沉积(electrode deposition)从介电膜130及半导体基底110剥离(flaking)或是碎裂(spalling)。举例来说，扩散阻障层140为一大致保型层，并使用一物理气相沉积(physical vapor deposition，PVD)制程所形成。在一些实施例中，扩散阻障层140可为一单层结构，其包含耐火金属(refractory metals)(例如钽及钛)、耐火金属氮化物(refractory metal nitrides)，或耐火金属氮硅化物(refractory metal siliconnitrides)。在其他实施例中，扩散阻障层140可包括一多层结构，其包含一或多个耐火金属(refractory metals)(例如钽及钛)、耐火金属氮化物(refractory metal nitrides)，或耐火金属氮硅化物(refractory metal silicon nitrides)。
请参考图8，依据图2中的一步骤S314，一电极层150沉积在所述第一沟槽116与所述第二沟槽118中，其是涂布有介电膜130(以及扩散阻障层140)。电极层150具有一足够的厚度以充填所述第一沟槽116与所述第二沟槽118，并覆盖暴露的介电膜130(或暴露的扩散阻障层140)。电极层150包含多晶硅或金属，例如钨、铝、铜、钼(molybdenum)、钛、钽、钌(ruthenium)或其组合。电极层150可使用CVD制程、PVD制程、ALD制程或其他适合的制程所形成。
请参考图9及图10，依据图2中的一步骤S316，电极层150凹进到半导体基底110的上表面1102的下方。据此，多个栅极电极154形成在主动区112中，且一或多个虚拟电极153形成在周围区114中。如图9所示，可使用一化学机械研磨(chemical mechanicalpolishing，CMP)制程研磨电极层150、扩散阻障层140以及介电膜130，并可使用一或多个湿蚀刻制程蚀刻牺牲层200，以暴露半导体基底110的上表面1102。如此一来，可形成一研磨的电极层152、一研磨的扩散阻障层142以及一研磨的介电膜132。
如图10所示的所述栅极电极154与所述虚拟电极153可通过使用蚀刻制程将研磨的电极层152凹进入半导体基底110所形成，而蚀刻制程是例如RIE制程。可将研磨的介电膜132与研磨的扩散阻障层142凹入，与研磨的电极层152的蚀刻同时进行，以形成介电衬垫134与扩散阻障层144。一旦埋入层12暴露，则停止研磨的介电膜132、研磨的扩散阻障层142以及研磨的电极层152的蚀刻。换言之，执行一终点侦测步骤(endpoint detection step)，以侦测在蚀刻期间的蚀刻制程的一终点，且该终点发生于位在埋入层120中的材料释放进入蚀刻腔室时。
由于如上所述的RIE滞后效应，故在主动区112中的研磨的电极层152的一蚀刻深度d3，小于在周围区114中的研磨的电极层152的一蚀刻深度d4。因此，在周围区114中的埋入层120可优先暴露。意即，可控制在半导体基底110中的埋入层120的深度以及在牺牲层200中的所述第一开孔230与所述第二开孔240的宽度，以调整埋入半导体基底110中的栅极电极154的高度。
请参考图11，依据图2中的一步骤S318，多个掺杂物引入到半导体基底110中，以在所述栅极电极154的任一侧形成多个杂质区160。所述杂质区160可当成晶体管的源极/漏极区。所述掺杂物进入到半导体基底110的引入是通过一扩散制程或一离子植入(ion-implantation)制程所达成。若是个别的晶体管为一p型晶体管的话，可使用硼(boron)或铟(indium)执行掺杂物引入；若个别的晶体管为一n型晶体管的话，则可使用磷(phosphorous)、砷(arsenic)或锑(antimony)。为了形成所述杂质区160的轮廓，就掺杂浓度及/或掺杂物类型来说，埋入层120与所述杂质区160可彼此不同。在一些实施例中，埋入层120的掺杂浓度可大于所述杂质区160的掺杂浓度。
请参考图12，依据图2中的一步骤S320，一盖层170沉积在栅极电极154与虚拟电极153上，以保护栅极电极154与虚拟电极153。盖层170可保型地设置，以充填所述第一沟槽116与所述第二沟槽118，并覆盖暴露的半导体基底110。在一些实施例中，盖层170包括高密度等离子体氧化物(high-density plasma oxide)。在一些实施例中，盖层170可使用CMP制程进行研磨，以暴露所述杂质区160。据此，可完全地形成如图1所示的半导体元件10。
综上所述，本公开的制备方法形成一埋入层120在半导体基底110中，并形成虚拟电极153，且同时形成栅极电极154，而埋入层120是用于侦测一终点，虚拟电极153具有一相对大的宽度，其中虚拟电极153具有一宽度W2，是大于栅极电极154的宽度W1。据此，可通过调整用于沉积电极层的所述第一及第二沟槽的尺寸，并调整在半导体基底110中的埋入层120的一深度，以控制栅极电极154的高度。因此，可改善半导体元件10的品质。
本公开的一实施例提供一种半导体元件。该半导体元件包括一基底、一栅极电极以及多个杂质区。该基底包括一埋入层。该栅极电极设置在该基底中，并穿经该埋入层。该多个杂质区设置在该基底中，并位在该栅极电极的任一侧。
本公开的另一实施例提供一种半导体元件的制备方法。该制备方法包括形成一埋入层在一基底中；产生多个第一沟槽以及至少一第二沟槽在该基底中，并穿经该埋入层，其中所述第一沟槽的一深宽比大于该第二沟槽的一深宽比；沉积一电极层以充填所述第一沟槽与该第二沟槽；凹进该电极层，直到该埋入层暴露为止；以及引入多个掺杂物进入该基底，以形成多个杂质区在该埋入层上。
虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的精神与范围。例如，可用不同的方法实施上述的许多制程，并且以其他制程或其组合替代上述的许多制程。
再者，本申请的范围并不受限于说明书中所述的制程、机械、制造、物质组成物、手段、方法与步骤的特定实施例。该技艺的技术人士可自本公开的揭示内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的制程、机械、制造、物质组成物、手段、方法、或步骤。据此，此等制程、机械、制造、物质组成物、手段、方法、或步骤是包含于本申请案的权利要求内。

Claims (11)

1.一种半导体元件，包括：
一基底，包括一埋入层，其中该埋入层的上表面是低于该基底的一上表面；
一栅极电极，设置在该基底中，并穿经该埋入层；
一虚拟电极，设置在该基底中，其中该埋入层经由该虚拟电极而暴露，其中该虚拟电极的一宽度大于该栅极电极的一宽度，并且该虚拟电极设置在一周围区，该周围区是侧向地围住一主动区，该栅极电极设置在该主动区中，且该基底延伸至包括该周围区与该主动区；以及
多个杂质区，设置在该基底中，并位在该埋入层上方的该栅极电极的一部分的任一侧。
2.如权利要求1所述的半导体元件，还包括一盖层，覆盖该栅极电极与该虚拟电极，并接触经由该虚拟电极而暴露的该埋入层。
3.如权利要求1所述的半导体元件，还包括一介电衬垫，插置在该栅极电极与该基底之间，并插置在该虚拟电极与该基底之间，其中位在该主动区中的该介电衬垫还接触该埋入层。
4.如权利要求1所述的半导体元件，其中所述杂质区接触该埋入层。
5.如权利要求4所述的半导体元件，其中该埋入层的一掺杂浓度大于该杂质区的一掺杂浓度。
6.如权利要求1所述的半导体元件，其中该埋入层的一厚度小于该基底的一上表面与该埋入层的一上表面之间的一距离。
7.一种半导体元件的制备方法，包括：
形成一埋入层在一基底中，其中该埋入层的一上表面是低于该基底的一上表面，其中该埋入层是通过植入多个掺杂物进入该基底所形成；
产生多个第一沟槽以及至少一第二沟槽在该基底中，并穿经该埋入层，其中所述第一沟槽的一深宽比大于该第二沟槽的一深宽比；
沉积一电极层以充填所述第一沟槽与该第二沟槽；
使用一反应式离子蚀刻制程凹进该电极层，直到该埋入层暴露为止；以及
引入多个掺杂物进入该基底，以形成多个杂质区在该埋入层上。
8.如权利要求7所述的半导体元件的制备方法，还包括：在凹进该电极层之后，沉积一盖层以覆盖该电极层。
9.如权利要求7所述的半导体元件的制备方法，其中该埋入层优先经由充填该第二沟槽的电极层暴露。
10.如权利要求7所述的半导体元件的制备方法，还包括：
在产生所述第一沟槽与该第二沟槽之后，保型地沉积一介电膜在暴露的基底上；以及
保型地沉积一扩散阻障层在该介电膜上。
11.如权利要求10所述的半导体元件的制备方法，其中产生所述第一沟槽与该第二沟槽的步骤，包括：
形成一牺牲层，该牺牲层包括多个第一开孔以及至少一第二开孔，以暴露该基底的一上表面的一些部分；
蚀刻该基底经由所述第一开孔与该第二开孔，以形成所述第一沟槽与该第二沟槽；以及
在沉积该电极层之后，移除该牺牲层。
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