CN104332492A - 半导体器件及其制造方法 - Google Patents

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CN104332492A CN201410323950.8A CN201410323950A CN104332492A CN 104332492 A CN104332492 A CN 104332492A CN 201410323950 A CN201410323950 A CN 201410323950A CN 104332492 A CN104332492 A CN 104332492A
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李哉勋
金兑根
朴赞毫
许泫廷
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Abstract

本发明提供了一种半导体器件，其包括：彼此间隔开地布置在衬底的一个表面上的发射极和第一场板；布置在衬底的另一个表面上的集电极；布置在衬底中的沟槽式栅极；布置在衬底中的场扩散结；以及连接沟槽式栅极和第一场板的第一触点。第一场板具有第一部分和第二部分，第一部分相对于第一触点朝着发射极延伸并具有第一宽度，第二部分相对于第一触点朝着场扩散结延伸并具有第二宽度。第二宽度大于第一宽度。

Description

半导体器件及其制造方法
相关申请的交叉引用
本申请要求于2013年7月22日提交至韩国知识产权局的韩国专利申请No.10-2013-0086137的优先权和利益，该申请的内容以引用方式全文并入本文中。
技术领域
本发明构思涉及一种半导体器件及其制造方法，并且更具体地说，涉及一种绝缘栅双极型晶体管及其制造方法。
背景技术
高压半导体器件包括绝缘栅双极型晶体管(IGBT)、功率金属氧化物半导体场效应晶体管(MOSFET)、双极晶体管等。
具体地说，IGBT是功率MOSFET与双极晶体管的组合开关器件。IGBT具有低驱动功率、高开关速度、高击穿电压和高电流密度。IGBT可包括形成在衬底的一个表面上的发射体和形成在衬底的另一个表面上的集电体。根据该构造，IGBT具有沿着竖直方向形成的沟道。
发明内容
本发明构思提供了一种半导体器件，其可提高击穿电压并可减小器件尺寸。
本发明构思还提供了一种制造半导体器件的方法，其可提高击穿电压并可减小器件尺寸。
本发明构思的一方面涉及一种半导体器件，该半导体器件包括：发射极和第一场板，所述发射极和第一场板布置在衬底的一个表面上并且彼此间隔开；集电极，其布置在衬底的另一个表面上；沟槽式栅极，其布置在衬底中；场扩散结，其布置在衬底中；以及第一触点，其连接沟槽式栅极和第一场板，其中，第一场板具有第一部分和第二部分，所述第一部分相对于第一触点朝着发射极延伸并具有第一宽度，所述第二部分相对于第一触点朝着场扩散结延伸并具有大于第一宽度的第二宽度。
半导体器件还可包括第二场板，其与第一场板间隔开地布置在衬底的所述一个表面上，并且连接至场扩散结。
场扩散结可不含与第一场板重叠的部分。
半导体器件还可包括层间介电层，其布置在衬底的所述一个表面上并具有平坦表面。发射极和第一场板可布置在层间介电层上，并且第一触点穿过层间介电层。
衬底可为第一导电类型，并且沟槽式栅极可包括沿着长方向彼此邻近的第一栅极和第二栅极、以及连接第一栅极的终止部分与第二栅极的终止部分的栅极连接部分，并且第一触点可与栅极连接部分接触。
栅极连接部分可由第一导电类型的衬底直接包围。
半导体器件还可包括第二导电类型的结扩散区，其布置在栅极连接部分的朝向场扩散结设置的侧表面上，而未布置在栅极连接部分的朝向发射极设置的侧表面上。
结扩散区可与第一场板完全重叠。
结扩散区可与场扩散结布置在相同水平上。
半导体器件还可包括：第二导电类型的体部，其布置在第一栅极和第二栅极之间；第一导电类型的发射体，其布置在体部中；第二导电类型的浮阱，其限定在第一栅极和第二栅极各自的一侧而不与体部重叠；以及第二触点，其连接发射体和发射极。
第一栅极可包括第一部分和第二部分，与第一部分相比第二部分的位置更加靠近栅极连接部分，第二栅极包括分别与所述第一栅极的第一部分和第二部分相对应的第一部分和第二部分，并且发射体可布置在所述第一栅极的第一部分与所述第二栅极的第一部分之间，而未布置在所述第一栅极的第二部分与所述第二栅极的第二部分之间。
所述第一栅极的第二部分和所述第二栅极的第二部分可与发射极重叠。
半导体器件还可包括第二导电类型的伪发射体，其布置在位于所述第一栅极的第二部分与所述第二栅极的第二部分之间的体部中。
浮阱可与场扩散区限定在相同水平上。
半导体器件还可包括：与第一导电类型不同的第二导电类型的体部，其围绕第一栅极和第二栅极布置；第一导电类型的发射体，其布置在位于第一栅极和第二栅极的侧表面上的体部中；以及第二触点，其连接发射体和发射极。
本发明构思的另一方面包括一种半导体器件，该半导体器件包括：第一导电类型的衬底，所述衬底具有限定在该衬底中的第一区和第二区；第一沟槽式栅极和第二沟槽式栅极，所述第一沟槽式栅极和第二沟槽式栅极布置在第一区中并且彼此位置沿着长方向邻近；体部，其布置在第一沟槽式栅极和第二沟槽式栅极之间，并具有与第一导电类型不同的第二导电类型；第一导电类型的发射体，其布置在体部中；第二导电类型的浮阱，其限定在第一沟槽式栅极和第二沟槽式栅极各自的一侧而不与体部重叠；发射极，其布置在衬底上，并将被连接至发射体；栅极连接部分，其布置在第一区中，并连接第一沟槽式栅极的终止部分和第二沟槽式栅极的终止部分；场扩散结，其布置在第二区中；第一触点，其与第一区中的栅极连接部分接触；以及第一场板，其具有第一部分和第二部分，并且连接至第一区上的第一触点，第一部分相对于第一触点朝着发射极延伸并具有第一宽度，并且第二部分相对于第一触点朝着场扩散结延伸并具有大于第一宽度的第二宽度。
半导体器件还可包括层间介电层，所述层间介电层布置在衬底上并具有平坦表面，同时所述层间介电层覆盖第一沟槽式栅极、第二沟槽式栅极和栅极连接部分，并且第一触点穿过所述层间介电层，并且发射极和第一场板布置在所述层间介电层上。
场扩散结可不含与第一场板重叠的部分。
半导体器件还可包括第二场板，其与第一场板间隔开，并连接至场扩散结。
栅极连接部分可由第一导电类型的衬底直接包围。
半导体器件还可包括第二导电类型的结扩散区，其布置在栅极连接部分的朝向场扩散结设置的侧表面上，而未布置在栅极连接部分的朝向发射极设置的侧表面上。
半导体器件还可包括连接发射极和发射体的第二触点，并且第一触点和第二触点布置在相同的高度，并包括彼此相同的材料。
第一沟槽式栅极可包括第一部分和第二部分，与第一部分相比第二部分的位置更加靠近栅极连接部分，并且第二沟槽式栅极可包括分别与所述第一沟槽式栅极的第一部分和第二部分相对应的第一部分和第二部分，并且发射体可布置在第一沟槽式栅极的第一部分与第二沟槽式栅极的第一部分之间，而未布置在第一沟槽式栅极的第二部分与第二沟槽式栅极的第二部分之间。
第一沟槽式栅极的第二部分和第二沟槽式栅极的第二部分可与发射极重叠。
半导体器件还可包括第二导电类型的伪发射体，其布置在位于第一沟槽式栅极的第二部分与第二沟槽式栅极的第二部分之间的体部中。
本发明构思的又一方面涉及一种半导体器件，该半导体器件包括：发射极和第一场板，所述发射极和第一场板布置在衬底的一个表面上并且彼此间隔开；集电极，其布置在衬底的另一个表面上；沟槽式栅极，其布置在衬底中，并包括沿着长方向彼此邻近的第一栅极和第二栅极；第一触点，其连接沟槽式栅极与第一场板；以及第二导电类型的结扩散区。沟槽式栅极包括连接第一栅极的终止部分与第二栅极的终止部分的栅极连接部分。结扩散区布置在栅极连接部分的朝着场扩散结布置的侧表面上。
半导体器件可包括布置在衬底中的场扩散结。第一场板可具有第一部分和第二部分，所述第一部分相对于第一触点朝着发射极延伸并具有第一宽度，所述第二部分相对于第一触点朝着场扩散结延伸并具有大于第一宽度的第二宽度。
半导体器件可包括第二场板，其与第一场板间隔开地布置在衬底的一个表面上，并连接至场扩散结。
场扩散结可不与第一场板重叠。
半导体器件可包括布置在衬底的一个表面上并具有平坦表面的层间介电层。发射极和第一场板可布置在层间介电层上。第一触点可穿过层间介电层。
衬底可为第一导电类型。第一触点可与栅极连接部分接触。
栅极连接部分可由第一导电类型的衬底直接包围。
结扩散区可与第一场板完全重叠。
结扩散区可布置在与场扩散结的水平相同的水平上。
结扩散区可不布置在栅极连接部分的朝着发射极布置的侧表面上。
附图说明
通过参照附图详细描述本发明构思的优选实施例，本发明构思的以上和其它特征和优点将变得更加清楚，在所有不同的示图中，图中相同的标号可指代相同或相似的部件。附图不一定按照比例，而是重点在于示出本发明构思的实施例的原理。在附图中，为了清楚起见，可夸大层和区的厚度。
图1是根据本发明构思的第一实施例的半导体器件的平面图；
图2是根据本发明构思的第一实施例的半导体器件的局部平面图；
图3是沿着图2的线A-A、B-B和C-C截取的剖视图；
图4是根据本发明构思的第二实施例的半导体器件的局部平面图；
图5是沿着图4的线A-A、B-B和C-C截取的剖视图；
图6是根据本发明构思的第三实施例的半导体器件的局部平面图；
图7是沿着图6的线A-A、B-B和C-C截取的剖视图；
图8是根据本发明构思的第四实施例的半导体器件的局部平面图；
图9是沿着图8的线A-A、B-B和C-C截取的剖视图；
图10是根据本发明构思的第五实施例的半导体器件的剖视图；
图11是根据本发明构思的第六实施例的半导体器件的局部平面图；
图12是根据本发明构思的第六实施例的半导体器件的局部平面图；
图13是包括根据本发明构思的一些实施例的半导体器件的半导体系统的框图；
图14是包括根据本发明构思的一些实施例的半导体器件的电子系统的框图；
图15和图16示出了可采用根据本发明构思的一些实施例的半导体器件的示例性电子系统；
图17至图21示出了根据本发明构思的第一实施例的半导体器件的制造方法中的中间处理步骤。
具体实施方式
下文中将参照其中示出了本发明构思的优选实施例的附图更加全面地描述本发明构思。然而，本发明构思可按照许多不同的形式实现，并且不应构造为限于本文阐述的实施例。另外，提供这些实施例以使得本公开彻底且充分，并且将把本发明构思的范围传递给本领域技术人员。在整个说明书中，相同的标号指代相同的组件。在附图中，为了清楚起见，可夸大层和区的厚度。
应该理解，当元件或层被称作“连接至”或“结合至”另一元件或层时，其可直接连接至或结合至所述另一元件或层，或者可存在中间元件或层。当元件被称作“直接连接至”或“直接结合至”另一元件或层时，不可能存在中间元件或层。相同标号始终指代相同元件。如本文所用，术语“和/或”包括一个或者更多相关所列项的任意和全部组合。
还应该理解，当一层被称作“位于”另一层或衬底“之上”时，其可直接位于所述另一层或衬底之上，或者可存在中间层。相反，当一个元件被称作“直接位于”另一个元件“之上”时，不可能存在中间元件。
应该理解，虽然本文中可使用术语例如第一、第二等来描述多个元件，但是这些元件不应被这些术语限制。这些术语仅用于将一个元件与另一元件区分开。因此，例如，下面讨论的第一元件、第一组件或第一部分可被称作第二元件、第二组件或第二部分，而不背离本发明构思的教导。
除非本文中另有指教或上下文清楚地表示相反的含义，否则在描述本发明构思的上下文(尤其是在权利要求的上下文)中使用术语“一个”、“一”以及相似表达应该被理解为覆盖单数和复数两种形式。除非另外说明，否则术语“包括”应被理解为开放形式的术语(即，意指“包括，但不限于，”)。
除非另外限定，否则本文中使用的所有技术和科学术语具有与本发明构思所属领域的普通技术人员之一通常理解的含义相同的含义。应该理解，除非另有指明，否则本文提供的任何和所有示例或示例性术语仅旨在更好地示出本发明构思，而非限制本发明构思的范围。另外，除非另外定义，否则在通用词典中定义的所有术语不应该被过度地解释。
下文中，将参照图1至图3描述根据本发明构思的第一实施例的半导体器件。
图1是根据本发明构思的第一实施例的半导体器件的平面图，图2是根据本发明构思的第一实施例的半导体器件的局部平面图，并且图3是沿着图2的线A-A、B-B和C-C截取的剖视图。
首先，参照图1，根据本发明构思的第一实施例的半导体器件1可具有第一区I和第二区II。第一区I是器件形成区，其中可形成浮阱(图3的105)、发射体(图3的135)等。第二区II是终止部分，其中可布置有用于场扩散的终止环(见图3的240)、第二场板250等。发射极140可连接至高压半导体器件的发射体(图3的135)，并且可成形为板形。如图1所示，用于将相同的电压施加至沟槽式栅极结构(图2的110)的第一场板160可成形为包围发射极140。
参照图2和图3，根据本发明构思的第一实施例的半导体器件1可包括沟槽式栅极结构110、场扩散结240、第二触点144、发射极140、第一场板160和集电极150。
衬底100可包括底部衬底和在底部衬底上生长的外延层，但是本发明构思不限于此。衬底100可仅包括底部衬底而不具有外延层。所述衬底100可为硅衬底、砷化镓衬底、锗化硅衬底、陶瓷衬底、石英衬底或用于显示器的玻璃衬底。作为另外一种选择，衬底100可为绝缘体上半导体(SOI)。在以下描述中，以硅衬底为例说明。另外，衬底100可具有例如第一导电类型(例如，N型)。
沟槽式栅极结构110可形成在衬底100的第一区I中。如图所示，沟槽式栅极结构110可包括沿着长方向彼此邻近的第一沟槽式栅极112和第二沟槽式栅极114，还包括用于连接第一沟槽式栅极112的终止部分与第二沟槽式栅极114的终止部分的栅极连接部分116。例如，栅极连接部分116可指沟槽式栅极结构110的与第一场板160重叠的那一部分。第一沟槽式栅极112和第二沟槽式栅极114各自可包括与发射极140重叠的一部分和不与发射极140和第一场板160重叠的一部分。
参照图3，沟槽108可形成在衬底100中，并且栅极绝缘层120可沿着沟槽108的侧表面和底表面共形地形成。第一沟槽式栅极112、第二沟槽式栅极114和栅极连接部分116可形成在沟槽108中的栅极绝缘层120上。在图2和图3中示出的实施例中，沟槽式栅极结构110，例如第一沟槽式栅极112和第二沟槽式栅极114以及栅极连接部分116可完全填充沟槽108，但是本发明构思不限于此。沟槽式栅极结构110可部分地填充沟槽108。
沟槽式栅极结构110例如可包括多晶硅，但不限于此。第一沟槽式栅极112、第二沟槽式栅极114和栅极连接部分116可同时形成。栅极绝缘层120可包括二氧化硅、氮化硅、氧氮化硅和高k(介电)材料中的至少一个。高k材料可包括但不限于二氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、二氧化钛、钡锶钛氧化物、氧化钡钛、氧化锶钛、氧化钇、氧化铝、铅钪钽氧化物和铌酸铅锌中的至少一个。
作为另外一种选择，沟槽108可具有呈各种形状的截面。沟槽108的截面可朝着衬底100的内侧呈锥形，其侧表面和底表面可为矩形或可为圆形。
在衬底100中的第一沟槽式栅极112和第二沟槽式栅极114周围可形成体部106、发射体135、势垒层107、浮阱105等。
在第一区I中，体部106可形成在彼此邻近的第一沟槽式栅极112与第二沟槽式栅极114之间。详细地说，体部106可形成在第一沟槽式栅极112和第二沟槽式栅极114的彼此面对的侧表面之间。体部106可具有与衬底100的第一导电类型不同的第二导电类型(例如，P型)。体部106可不向上延伸至栅极连接部分116。
发射体135可形成在体部106中，并可具有与衬底100的导电类型相同的第一导电类型(例如，N型)。发射体135的至少一些部分可与第一沟槽式栅极112和第二沟槽式栅极114的侧表面重叠。第二导电类型(例如，P型)的掺杂区136可形成在发射体135之间。
浮阱105可形成在第一沟槽式栅极112和第二沟槽式栅极114各自的一侧上，并可具有第二导电类型(例如，P型)。另外，浮阱105可形成为不与体部106重叠。因此，浮阱105可不形成在第一沟槽式栅极112和第二沟槽式栅极114的相互面对的侧表面上。浮阱105可改进传导调制。传导调制指以下现象：当次载流子(即，空穴)的数量在主载流子(即，电子)以低浓度存在的区域中增加时，主载流子的数量与次载流子的数量成比例地增加，并且电阻相应地减小。
在根据本发明构思的第一实施例的半导体器件1中，第一导电类型(例如，N型)的掺杂物可以以小浓度掺杂到衬底100(即，漂移区)中。因此，如果空穴在漂移区中增加，则电子的数量可与增加的空穴数量成比例地在漂移区中增加。因此，电流可从集电体154流至发射体135。
势垒层107可形成在第一沟槽式栅极112与第二沟槽式栅极114之间，并具有第一导电类型(例如，N型)。势垒层107可形成在体部106下方。势垒层107可用作针对引入衬底100(即，漂移区)中的空穴的势垒。势垒层107可在漂移区中累积更多空穴，并改进传导调制。势垒层107可具有与漂移区的导电类型相同的导电类型，即，第一导电类型(例如，N型)。与漂移区相比，势垒层107可具有更高的掺杂浓度。另外，与浮阱105相比，势垒层107可具有更低的掺杂浓度。
在根据本发明构思的第一实施例的半导体器件1中，体部106可形成为比第一沟槽式栅极112和第二沟槽式栅极114更浅。另外，浮阱105可形成为比体部106更深。另外，浮阱105可形成为比第一沟槽式栅极112和第二沟槽式栅极114更深，或者可形成为与第一沟槽式栅极112和第二沟槽式栅极114的深度相同。因此，第一沟槽式栅极112和第二沟槽式栅极114的一侧表面可由浮阱105完全包围。
场扩散结240可形成在衬底100的第二区II中。场扩散结240可具有第二导电类型(例如，P型)。场扩散结240可使形成在第一区I中的电场扩散。在图3中例示了形成在第二区II中的三个场扩散结240a、240b和240c，但是本发明构思不限于此。
在第一区I中，结扩散区104可仅形成在栅极连接部分116的一个侧表面(例如，图3中的其右侧表面)上，而不形成在栅极连接部分116的其它侧表面(例如，图3中的其左侧表面)上。栅极连接部分116可包括面对第二场板250的侧表面116a(见图2)(也就是说，朝着场扩散结240布置的侧表面116a)以及面对发射极140的侧表面116b。
在根据本发明构思的第一实施例的半导体器件1中，结扩散区104可形成在栅极连接部分116的面对第二场板250的侧表面116a上(也就是朝着场扩散结240设置的侧表面116a)，而不形成在栅极连接部分116的面对发射极140的侧表面116b上。也就是说，栅极连接部分116的一个侧表面可由第二导电类型(例如，P型)的结扩散区104直接包围，并且栅极连接部分116的另一个侧表面可由第一导电类型(例如，N型)的衬底100直接包围。这里，表述“由第一导电类型的衬底直接包围”的含义是：由第一导电类型的衬底100直接包围的栅极连接部分116的侧表面仅包括第一导电类型(例如，N型)的衬底100而不包括第二导电类型(例如，P型)的掺杂区(例如，结扩散区)。因此，栅极连接部分116的所述一个侧表面116a可仅包括第二导电类型(例如，P型)的表面，而栅极连接部分116的所述另一个侧表面116b可仅包括第一导电类型(例如，N型)的表面。
在根据本发明构思的第一实施例的半导体器件1中，浮阱105、场扩散结240和结扩散区104可形成在相同水平上或位于相同深度。这里，这种位于“相同水平”上的两个元件可由相同制造工序形成。浮阱105、场扩散结240和结扩散区104可以形成在衬底100中基本相同的深度处。
另外，在根据本发明构思的第一实施例的半导体器件1中，浮阱105和结扩散区104可彼此连接。
结扩散区104可形成在栅极连接部分116的两个侧表面之一上，从而更加有效地使半导体器件1中产生的电场扩散。也就是说，结扩散区104和第一场板160可同时形成，从而更有效地抑制电场在栅极连接部分116上集中。
层间介电层130可形成在衬底100的一个表面上。详细地说，层间介电层130可覆盖第一沟槽式栅极112、第二沟槽式栅极114、栅极连接部分116和场扩散结240的全部。层间介电层130可具有平面化的表面。层间介电层130可包括二氧化硅，但是本发明构思不限于此。
参照图3，第一触点142和第二触点144可形成在第一区I中，并且第三触点146可形成在第二区II中。第一触点142可穿过层间介电层130，随后与发射体135接触。在其中第二导电类型(例如，P型)的掺杂区136形成在发射体135之间的情况下，第一触点142可与发射体135和第二导电类型(例如，P型)的掺杂区136二者接触。第二触点144可穿过层间介电层130，随后与栅极连接部分116接触。第三触点146可穿过层间介电层130，随后与场扩散结240a、240b和240c中的一个(例如，场扩散结240c)接触。与第三触点146接触的场扩散结240c可为距离栅极连接部分116最远的场扩散结，但是本发明构思不限于此。在图3中示出的实施例中，三个场扩散结240a、240b和240c中的仅一个场扩散结240c可与第三触点146接触，但是本发明构思不限于此。
由于第一触点至第三触点(142、144和146)穿过具有平面化表面的层间介电层130，因此三个触点可具有相同的高度。另外，第一触点至第三触点(142、144和146)可包括相同的材料。第一触点至第三触点(142、144和146)可包括例如铝、铜、钨和钛中的至少一个，但是本发明构思不限于此。
发射极140、第一场板160和第二场板250可形成在具有层间介电层130的衬底100的一个表面上。换句话说，发射极140、第一场板160和第二场板250可形成在层间介电层130上。发射极140和第一场板160可彼此间隔开地形成在衬底100的第一区I中。第二场板250可形成在衬底100的第二区II中，以与第一场板160间隔开。
发射极140可通过第一触点142连接至发射体135，第一场板160可通过第二触点144连接至栅极连接部分116，并且第二场板250可通过第三触点146连接至场扩散结240。
通过第一触点142电连接至发射体135的发射极140可将发射体电压Vs提供至发射体135。通过第二触点144电连接至栅极连接部分116的第一场板160可将栅极电压Vg提供至沟槽式栅极结构110。第一场板160可在将栅极电压Vg提供至沟槽式栅极结构110的同时用作场板。第二场板250可浮置。
由于发射极140、第一场板160和第二场板250形成在平面化的层间介电层130上，因此它们可具有相同厚度。另外，发射极140、第一场板160和第二场板250可包括相同材料。详细地说，发射极140、第一场板160和第二场板250可包括例如铝、铜、钨和钛中的至少一个，但是本发明构思不限于此。
另外，第一触点至第三触点(142、144和146)、发射极140、第一场板160和第二场板250可包括相同的材料，但是本发明构思不限于此。
第一场板160可具有相对于第二触点144朝着发射极140延伸的第一部分160a和相对于第二触点144朝着场扩散结240延伸的第二部分160b。第一场板160的第一部分160a的宽度可为第一宽度W1，并且第一场板160的第二部分160b的宽度可为第二宽度W2。在根据本发明构思的第一实施例的半导体器件1中，第一场板160的第一部分160a的第一宽度W1可小于第一场板160的第二部分160b的第二宽度W2。例如，第一场板160的相对于第二触点144朝着场扩散结240延伸的第二部分160b的第二宽度W2可在30μm至100μm的范围内。随着第一场板160的第二部分160b的第二宽度W2从30μm增加至100μm，击穿电压可从1340V增加至1430V。更具体地说，当第一场板160的第二部分160b的第二宽度W2大于或等于50μm时，半导体器件1的击穿电压可为1400V或更高。
相对于第二触点144具有不对称的宽度的第一场板160可不与形成在第二区II中的场扩散结240重叠。因此，栅极连接部分116与最靠近栅极连接部分116的场扩散结240a之间的距离可大于第一场板160的第二部分160b的第二宽度W2。
另外，形成在栅极连接部分116的面对场扩散结240的一个侧表面上的结扩散区104可与第一场板160完全重叠。详细地说，结扩散区104可与第一场板160的第二部分160b完全重叠。结扩散区104可与第一场板160同时形成，从而更有效地抑制电场在栅极连接部分116上集中。然而，由于结扩散区104与第一场板160完全重叠，因此可忽略由于结扩散区104导致的半导体器件1尺寸的增加。
集电体154不仅可形成在衬底100的被层间介电层130完全覆盖的一个表面上，而且可形成在与衬底100的所述一个表面面对的衬底100的另一个表面上。集电体154可具有第二导电类型(例如，P型)。
形成在衬底100的所述另一个表面上的集电极150可与集电体154接触。集电极150可包括例如铝、铜、钨、钛、镍、钒化镍、银和金中的至少一个，但是本发明构思不限于此。集电极150可与发射极140包括相同材料，或与发射极140包括不同材料。
缓冲层152可形成在衬底100的所述另一个表面上，以与集电体154接触，但是本发明构思不限于此。缓冲层152可防止穿通现象，从而提高击穿电压特性。也就是说，缓冲层152可用作电场停止层。缓冲层152可具有与衬底100(例如，漂移区)的导电类型相同的导电类型，即，第一导电类型(例如，N型)。缓冲层152可具有比漂移区更高的掺杂浓度和比发射体135更低的掺杂浓度。
现在将参照图1、图4和图5描述根据本发明构思的第二实施例的半导体器件2。以下描述将集中于与图1至图3所示的先前实施例的不同之处。
图4是根据本发明构思的第二实施例的半导体器件的局部平面图，示出了图1的部分X的局部放大的平面图。图5是沿着图4的线A-A、B-B和C-C截取的剖视图。
参照图4和图5，根据本发明构思的第二实施例的半导体器件2可不包括结扩散区104。在其中仅用第一场板160而不用结扩散区104就可获得足够高的击穿电压特性的情况下，可不形成结扩散区104。
栅极连接部分116可由第一导电类型的衬底100直接包围。衬底100的直接包围栅极连接部分116的那部分可不具有第二导电类型(例如，P型)而是仅具有第一导电类型(例如，N型)。也就是说，栅极连接部分116的两个侧表面均可仅具有第一导电类型。
在如图4所示的第二实施例中，浮阱105的边界可位于浮阱105不与发射极140和第一场板160重叠的区域中间，但是本发明构思不限于此。
现在将参照图1、图6和图7描述根据本发明构思的第三实施例的半导体器件3。以下描述将集中于与图1至图3所示的先前实施例的不同之处。
图6是根据本发明构思的第三实施例的半导体器件的局部平面图，示出了图1的部分X的局部放大的平面图。图7是沿着图6的线A-A、B-B和C-C截取的剖视图。
参照图6和图7，根据本发明构思的第三实施例的半导体器件3可包括未电连接至发射极140的伪发射体137。
第一沟槽式栅极112可包括第一部分112-1和第二部分112-2。另外，第二沟槽式栅极114可包括第一部分114-1和第二部分114-2。第一沟槽式栅极112的第一部分112-1和第二沟槽式栅极114的第一部分114-1可彼此对应地布置，并且第一沟槽式栅极112的第二部分112-2和第二沟槽式栅极114的第二部分114-2可彼此对应地布置。也就是说，第一沟槽式栅极112的第一部分112-1和第一沟槽式栅极112的第二部分112-2可分别面对第二沟槽式栅极114的第一部分114-1和第二沟槽式栅极114的第二部分114-2。另外，与第一沟槽式栅极112的第一部分112-1相比，第一沟槽式栅极112的第二部分112-2可更靠近栅极连接部分116，并且与第二沟槽式栅极114的第一部分114-1相比，第二沟槽式栅极114的第二部分114-2可更靠近栅极连接部分116。第一沟槽式栅极112的第二部分112-2和第二沟槽式栅极114的第二部分114-2可与发射极140重叠。
体部106可形成在其中未形成浮阱105的第一沟槽式栅极112的第一部分112-1与第二沟槽式栅极114的第一部分114-1之间以及第一沟槽式栅极112的第二部分112-2与第二沟槽式栅极114的第二部分114-2之间。另外，还可在体部106下方形成势垒层107。
第一导电类型(例如，N型)的发射体135可形成在第一沟槽式栅极112的第一部分112-1与第二沟槽式栅极114的第一部分114-1之间的体部106中。然而，第一导电类型(例如，N型)的发射体135可不形成在第一沟槽式栅极112的第二部分112-2与第二沟槽式栅极114的第二部分114-2之间的体部106中。
第二导电类型(例如，P型)的伪发射体137可形成在其中未形成第一导电类型(例如，N型)的发射体135的第一沟槽式栅极112的第二部分112-2与第二沟槽式栅极114的第二部分114-2之间。第二导电类型(例如，P型)的伪发射体137可形成在第一沟槽式栅极112的第二部分112-2与第二沟槽式栅极114的第二部分114-2之间的体部106中。虽然体部106和伪发射体137形成为具有相同的导电类型，即，第二导电类型(例如，P型)，但是它们可以形成为不同浓度。详细地说，体部106可以形成为第一浓度，并且伪发射体137可以形成为高于第一浓度的第二浓度。
第二导电类型(例如，P型)的掺杂区136可形成在发射体135之间，所述发射体135是形成在第一沟槽式栅极112的第一部分112-1与第二沟槽式栅极114的第一部分114-1之间的发射体135。在根据本发明构思的第三实施例的半导体器件3中，第二导电类型的掺杂区136和第二导电类型的伪发射体137可形成在相同水平上，但是本发明构思不限于此。第二导电类型的掺杂区136和第二导电类型的伪发射体137可通过分开的工序形成。
形成在第一沟槽式栅极112的第一部分112-1与第二沟槽式栅极114的第一部分114-1之间的发射体135可与穿过层间介电层130的第一触点142接触。然而，可不在形成于第一沟槽式栅极112的第二部分112-2与第二沟槽式栅极114的第二部分114-2之间的伪发射体137上形成第一触点142。也就是说，形成在第一沟槽式栅极112的第二部分112-2和第二沟槽式栅极114的第二部分114-2之间的伪发射体137可不电连接至发射极140。因此，伪发射体137可不用作高电压半导体器件。
虽然伪发射体137不用作高电压半导体器件，但是伪发射体137可使形成在第一区I中的电场扩散。也就是说，伪发射体137可用作另一结扩散区或场扩散结，从而提高半导体器件3的击穿电压。
现在，将参照图1、图8和图9描述根据本发明构思的第四实施例的半导体器件4。以下描述将集中于与图1至图3所示的先前实施例的不同之处。
图8是根据本发明构思的第四实施例的半导体器件的局部平面图，示出了图1的部分X的局部放大的平面图。图9是沿着图8的线A-A、B-B和C-C截取的剖视图。
参照图8和图9，根据本发明构思的第四实施例的半导体器件4可不包括浮阱105和结扩散区104。
参照图9，体部106可形成在第一沟槽式栅极112和第二沟槽式栅极114周围。也就是说，体部106可形成在第一沟槽式栅极112和第二沟槽式栅极114二者处。另外，形成在体部106中的发射体135也可形成在第一沟槽式栅极112和第二沟槽式栅极114二者处。
第一触点142可形成在通过栅极连接部分116彼此连接的第一沟槽式栅极112与第二沟槽式栅极114之间，以及形成在连接至一个栅极连接部分116的第二沟槽式栅极114与连接至另一栅极连接部分116的第一沟槽式栅极112之间。
参照图9，与发射体135接触的第一触点142形成在与接触栅极连接部分116的第二触点144相同的高度处，并且第一触点142和第二触点144可包括相同的材料。
现在将参照图1、图2和图10描述根据本发明构思的第五实施例的半导体器件5。
图10是沿着图2的线A-A、B-B和C-C截取的根据本发明构思的第五实施例的半导体器件的剖视图。
参照图10，根据本发明构思的第五实施例的半导体器件5可不包括缓冲层152。在其中不用缓冲层152就可获得足够高的击穿电压特性的情况下，可不形成缓冲层152。
现在，将参照图1和图11描述根据本发明构思的第六实施例的半导体器件6。
图11是根据本发明构思的第六实施例的半导体器件的局部平面图，示出了图1的部分X的局部放大的平面图。
参照图11，在根据本发明构思的第六实施例的半导体器件6中，第一场板160和栅极连接部分116可通过多个第二触点144彼此连接。
第一场板160和栅极连接部分116可通过所述多个第二触点144彼此连接，从而更加有效地使在半导体器件6操作的同时产生的电场扩散。
现在将参照图1和图12描述根据本发明构思的第七实施例的半导体器件7。
图12是根据本发明构思的第七实施例的半导体器件的局部平面图，示出了图1的部分X的局部放大的平面图。
参照图12，在根据本发明构思的第七实施例的半导体器件7中，结扩散区104和浮阱105可不彼此连接而是可彼此分离。
结扩散区104和浮阱105可通过分开的掩模工序形成，但是本发明构思不限于此。另外，结扩散区104和浮阱105可以形成在衬底100中的不同深度。
结扩散区104可形成在栅极连接部分116的面对第二场板250的一个侧表面上，从而提高半导体器件7的击穿电压特性。
图13是包括根据本发明构思的一些实施例的半导体器件的半导体系统的框图。
参照图13，包括根据本发明构思的一些实施例的半导体器件的半导体系统1101可包括电源1102、开关1103、负载1104等。开关1103可将功率从电源1102传输至负载1104。具体地说，电源1102可提供例如600V或更高的电压。在短路的情况下(例如，在将地电压GND施加至节点N1的情况下)，瞬间可将600V或更高的电压施加至开关1103。开关1103应该能够在预定时间段(例如，5μs或更长)内承受该高电压。
参照图1至图12描述的根据本发明构思的一些实施例的半导体器件中的至少一个可用作开关1103。
在示出的实施例中，参照图1至图12描述的根据本发明构思的一些实施例的半导体器件可用于电源装置，但是本发明构思不限于此。
图14是包括根据本发明构思的一些实施例的半导体器件的电子系统的框图。
参照图14，电子系统1100可包括控制器1110、输入/输出(I/O)装置1120、存储器1130、接口1140、电源装置1160和总线1150。控制器1110、I/O装置1120、存储器1130和/或接口1140可通过总线1150彼此连接。总线1150对应于传输数据的路径。
控制器1110可包括微处理器、数字信号处理器、微控制器和能够具有与微处理器、数字信号处理器和微控制器的那些功能相似的功能的逻辑元件中的至少一个。I/O装置1120可包括小键盘、键盘、显示装置等。存储器1130可存储数据和/或命令。接口1140可执行将数据发送至通信网络或从通信网络接收数据的功能。接口1140可为有线或无线的。例如，接口1140可包括天线或有线/无线收发器等。虽然未示出，但是电子系统1100还可包括作为工作存储器的高速DRAM和/或SRAM，以改进控制器1110的操作。电源装置1160可转换外部输入的功率，以将经转换的功率提供至对应组件1110、1120、1130和1140。可在电子系统1100中安装一个或更多个电源装置1160。根据本发明构思的一些实施例的半导体器件可针对电源装置1160的一些组件提供。
电子系统1100可应用于个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动电话、数字音乐播放器、存储卡或能够在无线环境下发送和/或接收信息的任何类型的电子装置。
图15和图16示出了可采用根据本发明构思的一些实施例的半导体器件的示例性半导体系统。图15示出了其中根据本发明构思的实施例的半导体器件应用于平板PC的示例，并且图16示出了其中根据本发明构思的实施例的半导体器件应用于笔记本计算机的示例。本领域技术人员清楚的是，根据本发明构思的一些实施例的半导体器件也可应用于本文未示出的其它IC装置。
下文中，将参照图1、图3和图17至图21描述制造根据本发明构思的第一实施例的半导体器件的方法。
图17至图21示出了沿着图2的线A-A、B-B和C-C截取的制造根据本发明构思的第一实施例的半导体器件的方法中的中间处理步骤。
参照图17，第一掩模图案可被形成在衬底100上，并且第二导电类型(例如，P型)的预浮阱105p和第二导电类型的预结扩散区104p可被形成在衬底100的第一区I中。另外，预场扩散结240p可被形成在衬底100的第二区II中。
第二导电类型的预浮阱105p可用于形成浮阱(图3的105)。第二导电类型的预结扩散区104p可用于形成结扩散区(图3的104)。预场扩散结240p可用于形成场扩散结(图3的240)。第二导电类型的预浮阱105p和第二导电类型的预结扩散区104p可彼此连接，但是本发明构思不限于此。
例如，可通过植入第二导电类型的掺杂物形成预浮阱105p、预结扩散区104p和预场扩散结240p。第二导电类型的掺杂物可包括例如硼(B)，但不限于此。
接着，可去除第一掩模图案。
参照图18，第一导电类型(例如，N型)的势垒层107可被形成在衬底100的第一区I中。
详细地说，可通过在衬底100的第一区I的除势能区以外的整个表面上注入第一导电类型的掺杂物来形成势垒层107，同时用第二掩模图案覆盖该势能区，其中在该势能区中将要形成栅极连接部分116。势垒层107可以形成为相当小的浓度，例如，小于第二导电类型的预浮阱105p的浓度。因此，势垒层107可不形成在预浮阱105p中，像在图18中示出的实施例中那样。第一导电类型的掺杂物可为磷(P)，但是本发明构思不限于此。
接着，去除第二掩模图案。
参照图19，沟槽式栅极结构110可形成在衬底100的第一区I中。
详细地说，沟槽108可形成在衬底100的第一区I中。如图19所示，沟槽108的深度可大于势垒层107、预浮阱105p和预结扩散区104p的深度。
接着，栅极绝缘层120可沿着沟槽108的侧壁和底表面共形地形成。栅极绝缘层120可包括二氧化硅、氮化硅、氧氮化硅和高k材料中的至少一个。
接着，沟槽108可填充在栅极绝缘层120上，从而完成沟槽式栅极结构110。例如，沟槽108可填充有导电材料，以充分地形成在衬底100上，然后执行化学机械平坦化(CMP)，以暴露衬底100的顶表面，从而完成沟槽式栅极结构110。
如以上参照图2和图3的描述，沟槽式栅极结构110可包括沿着长方向彼此邻近的第一沟槽式栅极112和第二沟槽式栅极114以及连接第一沟槽式栅极112的终止部分与第二沟槽式栅极114的终止部分的栅极连接部分116。
参照图20，第二导电类型的预浮阱105p和预结扩散区104p可通过推进工艺扩散，从而形成第二导电类型的浮阱105和结扩散区104。作为用于形成浮阱105的推进工艺的结果，预场扩散结240p可扩散，从而形成第二导电类型的场扩散结240。推进工艺可包括例如热管退火、快速热退火(RTA)或激光退火。
详细地说，推进工艺可使第二导电类型的预浮阱105p和第一导电类型的势垒层107二者扩散。然而，与硼(B)相比，磷(P)不容易扩散。也就是说，在形成第二导电类型的浮阱105的同时，不会扩散大量的势垒层107。
参照图21，体部106可形成在第一沟槽式栅极112和第二沟槽式栅极114之间。体部106可不与浮阱105重叠。
接着，第一导电类型的发射体135可形成在体部106中。另外，可在形成于体部106中的发射体135之间形成第二导电类型的掺杂区136。
接着，层间介电层130可形成在衬底100的一个表面上，以使得层间介电层130覆盖第一沟槽式栅极112、第二沟槽式栅极114、栅极连接部分116和场扩散结240。
接着，可形成穿过层间介电层130的第一触点至第三触点(142、144和146)。第一触点142可与发射体135和第二导电类型的掺杂区136接触，第二触点144可与栅极连接部分116接触，并且第三触点146可与场扩散结240接触。
接着，连接至第一触点142的发射极140、连接至第二触点144的第一场板160和连接至第三触点146的第二场板250可被形成在层间介电层130上。
形成在第二触点144上的第一场板160可具有相对于第二触点144沿第一方向朝着场扩散结240延伸的第二部分160b和相对于第二触点144沿与第一方向相反的方向朝着发射极140延伸的第一部分160a。
第一场板160的第一部分160a可为相对于第二触点144朝着发射极140延伸的部分。第一场板160的第一部分160a的第一宽度W1可小于第一场板160的第二部分160b的第二宽度W2。
发射极140、第一场板160和第二场板250的每一个可成形为板形。发射极140、第一场板160、第二场板250和第一触点至第三触点(142、144和146)可包括例如铝、铜、钨和钛中的至少一个，但是本发明构思不限于此。
接着，参照图3，衬底100的厚度可通过减薄工艺减小。
接着，缓冲层152可被形成在衬底100的未形成层间介电层130的另一个表面上。
接着，集电体154可被形成在衬底100的另一个表面上，以与缓冲层152接触。集电体154可具有第二导电类型。
接着，集电极150可被形成在衬底100的另一表面上，以与集电体154接触。集电极150可包括例如铝、铜、钨、钛、镍、钒化镍、银和金中的至少一个，但是本发明构思不限于此。
虽然已经参照本发明构思的示例性实施例具体示出和描述了本发明构思，但是本领域技术人员应该理解，在不脱离由权利要求限定的本发明构思的实质和范围的情况下，可对其作出各种形式和细节上的修改。因此，期望当前实施例在所有方面被认为是示出性而非限制性的，应该参照权利要求而非以上描述来指明本发明构思的范围。

Claims (20)

1.一种半导体器件，包括：
发射极和第一场板，所述发射极和第一场板布置在衬底的一个表面上并且彼此间隔开；
集电极，其布置在所述衬底的另一个表面上；
沟槽式栅极，其布置在所述衬底中；
场扩散结，其布置在所述衬底中；以及
第一触点，其连接所述沟槽式栅极和所述第一场板，
其中，所述第一场板具有第一部分和第二部分，所述第一部分相对于所述第一触点朝着所述发射极延伸并具有第一宽度，所述第二部分相对于所述第一触点朝着所述场扩散结延伸并具有大于第一宽度的第二宽度。
2.根据权利要求1所述的半导体器件，进一步包括第二场板，所述第二场板与所述第一场板间隔开地布置在所述衬底的所述一个表面上，并且连接至所述场扩散结。
3.根据权利要求1所述的半导体器件，其中所述场扩散结不含与所述第一场板重叠的部分。
4.根据权利要求1所述的半导体器件，进一步包括层间介电层，所述层间介电层布置在所述衬底的所述一个表面上，并具有平坦表面，其中：
所述发射极和所述第一场板布置在所述层间介电层上，并且
所述第一触点穿过所述层间介电层。
5.根据权利要求1所述的半导体器件，其中：
所述衬底为第一导电类型，
所述沟槽式栅极包括沿着长方向彼此邻近的第一栅极和第二栅极、以及连接所述第一栅极的终止部分与所述第二栅极的终止部分的栅极连接部分，并且
所述第一触点与所述栅极连接部分接触。
6.根据权利要求5所述的半导体器件，其中所述栅极连接部分由第一导电类型的衬底直接包围。
7.根据权利要求5所述的半导体器件，进一步包括第二导电类型的结扩散区，所述结扩散区布置在所述栅极连接部分的朝向所述场扩散结设置的侧表面上，而未布置在所述栅极连接部分的朝向所述发射极设置的侧表面上。
8.根据权利要求7所述的半导体器件，其中所述结扩散区与所述第一场板完全重叠。
9.根据权利要求5所述的半导体器件，进一步包括：
第二导电类型的体部，其布置在所述第一栅极和所述第二栅极之间；
第一导电类型的发射体，其布置在所述体部中；
第二导电类型的浮阱，其限定在所述第一栅极和所述第二栅极各自的一侧而不与所述体部重叠；以及
第二触点，其连接所述发射体和所述发射极。
10.根据权利要求9所述的半导体器件，其中：
所述第一栅极包括第一部分和第二部分，与所述第一部分相比所述第二部分的位置更加靠近所述栅极连接部分，
所述第二栅极包括分别与所述第一栅极的第一部分和所述第一栅极的第二部分相对应的第一部分和第二部分，并且
所述发射体布置在所述第一栅极的第一部分与所述第二栅极的第一部分之间，而未布置在所述第一栅极的第二部分与所述第二栅极的第二部分之间。
11.根据权利要求10所述的半导体器件，进一步包括第二导电类型的伪发射体，所述伪发射体布置在位于所述第一栅极的第二部分与所述第二栅极的第二部分之间的体部中。
12.根据权利要求5所述的半导体器件，进一步包括：
与第一导电类型不同的第二导电类型的体部，所述体部围绕所述第一栅极和所述第二栅极布置；
第一导电类型的发射体，其布置在位于所述第一栅极的侧表面和所述第二栅极的侧表面上的体部中；以及
第二触点，其连接所述发射体和所述发射极。
13.一种半导体器件，包括：
第一导电类型的衬底，所述衬底具有限定在该衬底中的第一区和第二区；
第一沟槽式栅极和第二沟槽式栅极，所述第一沟槽式栅极和所述第二沟槽式栅极布置在所述第一区中并且彼此位置沿着长方向邻近；
体部，其布置在所述第一沟槽式栅极和所述第二沟槽式栅极之间，并具有与第一导电类型不同的第二导电类型；
第一导电类型的发射体，其布置在所述体部中；
第二导电类型的浮阱，其限定在所述第一沟槽式栅极和所述第二沟槽式栅极各自的一侧而不与所述体部重叠；
发射极，其布置在所述衬底上并将被连接至所述发射体；
栅极连接部分，其布置在所述第一区中，并连接所述第一沟槽式栅极的终止部分和所述第二沟槽式栅极的终止部分；
场扩散结，其布置在所述第二区中；
第一触点，其与所述第一区中的栅极连接部分接触；以及
第一场板，其具有第一部分和第二部分，并且连接至所述第一区上的第一触点，所述第一部分相对于所述第一触点朝着所述发射极延伸并具有第一宽度，并且所述第二部分相对于所述第一触点朝着所述场扩散结延伸并具有大于所述第一宽度的第二宽度。
14.根据权利要求13所述的半导体器件，进一步包括层间介电层，所述层间介电层布置在所述衬底上并具有平坦表面，同时所述层间介电层覆盖所述第一沟槽式栅极、所述第二沟槽式栅极和所述栅极连接部分，
其中所述第一触点穿过所述层间介电层，并且所述发射极和所述第一场板布置在所述层间介电层上。
15.根据权利要求13所述的半导体器件，其中所述场扩散结不含与所述第一场板重叠的部分。
16.根据权利要求13所述的半导体器件，进一步包括第二场板，所述第二场板与所述第一场板间隔开，并连接至所述场扩散结。
17.根据权利要求13所述的半导体器件，其中所述栅极连接部分由第一导电类型的衬底直接包围。
18.根据权利要求13所述的半导体器件，进一步包括第二导电类型的结扩散区，所述结扩散区布置在所述栅极连接部分的朝向所述场扩散结设置的侧表面上，而未布置在所述栅极连接部分的朝向发射极设置的侧表面上。
19.根据权利要求13所述的半导体器件，进一步包括连接所述发射极和所述发射体的第二触点，
其中所述第一触点和所述第二触点布置在相同的高度，并包括彼此相同的材料。
20.根据权利要求19所述的半导体器件，其中：
所述第一沟槽式栅极包括第一部分和第二部分，与所述第一部分相比所述第二部分的位置更加靠近所述栅极连接部分，
所述第二沟槽式栅极包括分别与所述第一沟槽式栅极的第一部分和所述第一沟槽式栅极的第二部分相对应的第一部分和第二部分，并且
所述发射体布置在所述第一沟槽式栅极的第一部分与所述第二沟槽式栅极的第一部分之间，而未布置在所述第一沟槽式栅极的第二部分与所述第二沟槽式栅极的第二部分之间。
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