CN116646382A - 一种沟槽栅igbt芯片的元胞结构及制作方法 - Google Patents

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Abstract

本发明提供了一种沟槽栅IGBT芯片的元胞结构及制作方法，沟槽栅IGBT芯片的元胞结构包括：单晶硅衬底、氧化层、P型硅区、N型硅区、多晶硅栅极、隔离介质层、正面金属层、钝化层以及反面金属层；多晶硅栅极位于沟槽内，多晶硅栅极包括真栅沟槽和假栅沟槽，在任一两条真栅沟槽的版图终点附近将两条真栅进行封口，且封口后的封闭区域为接地的Pwell区，或者浮空的Dummy P区。本发明在两条真栅沟槽的版图终点附近，将两条真栅进行封口的图形设计，这样在芯片开通的过程中，可以有效阻挡N+发射极一侧的沟道电流绕过平面真栅沟槽终点，到达另一侧的沟道反型层区域，从而有效地起到缓解芯片在开通过程中的电流震荡的效果。

Description

一种沟槽栅IGBT芯片的元胞结构及制作方法
技术领域
本发明涉及IGBT芯片结构设计技术领域，具体涉及一种沟槽栅IGBT芯片的元胞结构及制作方法。
背景技术
IGBT是一种大功率半导体分立器件，结合了MOS器件高开关频率，易于控制和BJT器件的大电流处理能力能等优点，在工业变频、消费电子、轨道交通、新能源、航天航空等领域有着广泛的应用。
在传统的沟槽栅IGBT芯片元胞结构的设计中，为了降低芯片的导通压降，需要提高导通状态下芯片正面的载流子浓度，因此会引入一些假栅和浮空Dummy P区的设计，而尽量将发射极N+区域集中在有限的接地Pwell区域内。相比于真栅两侧都有发射极N+区域的设计，仅使用真栅单侧沟道的设计（元胞区横截面和俯视图如图1所示）能够最大限度的减少接地Pwell区域的面积，增加Dummy P区域的面积，在相同的发射极N+区域面积的情况下，能够提供更高的正面载流子浓度，从而降低芯片的导通压降。
然而，由于这样的设计只使用了真栅单侧的沟道，另一侧为浮空的Dummy P区，在芯片导通的过程中，N+发射极一侧的沟道电流会绕过平面上的真栅沟槽终点，流向沟槽另一侧的反型层区域（沟槽的两侧侧壁都有反型层），这样会造成芯片开通过程中的元胞电流不均匀，宏观上表现为开通过程中的电流震荡效果，严重时会引发芯片在开关过程中的失效和烧毁。
发明内容
有鉴于此，本发明提供了一种沟槽栅IGBT芯片的元胞结构及制作方法，在两条真栅沟槽的版图终点附近，将两条真栅进行封口的图形设计，封闭的区域可以是接地的Pwell区域，也可以是浮空的Dummy P区域，这样在芯片开通的过程中，可以有效阻挡N+发射极一侧的沟道电流绕过平面真栅沟槽终点，到达另一侧的沟道反型层区域，从而有效地起到缓解芯片在开通过程中的电流震荡的效果。
为了实现上述目的，本发明提供了一种沟槽栅IGBT芯片的元胞结构，包括：单晶硅衬底、氧化层、P型硅区、N型硅区、多晶硅栅极、隔离介质层、正面金属层、钝化层以及反面金属层；所述多晶硅栅极位于沟槽内，所述多晶硅栅极包括真栅沟槽和假栅沟槽；
其中，在任一两条真栅沟槽的版图终点附近将两条真栅进行封口，且封口后的封闭区域为接地的Pwell区，或者浮空的Dummy P区。
在可能的一些实施方式中，所述元胞结构还包括背面缓冲层和接触孔。
为了实现上述目的，本发明还提供了一种制作方法，用于制作上述的沟槽栅IGBT芯片的元胞结构，该方法包括：
在任一两条真栅沟槽的版图终点附近将两条真栅进行封口，且封口后的封闭区域为接地的Pwell区，或者浮空的Dummy P区。
在可能的一些实施方式中，在任一两条真栅沟槽的版图终点附近将两条真栅进行封口，包括：
使用与沟槽方向垂直的横栅图形或者使用圆弧形状的沟槽图形与沟槽终点连接的方式对两条真栅进行封口。
在可能的一些实施方式中，所述在任一两条真栅沟槽的版图终点附近将两条真栅进行封口，且封口后的封闭区域为接地的Pwell区，包括：
将所述多晶硅栅极以及沟槽设计为长条形，在两条真栅的平面终点图形附近，使用与沟槽方向垂直的横栅图形对两条真栅中间的接地的Pwell区进行封口处理。
在可能的一些实施方式中，所述在任一两条真栅沟槽的版图终点附近将两条真栅进行封口，且封口后的封闭区域为接地的Pwell区，包括：
将所述多晶硅栅极以及沟槽设计为长条形，在两条真栅的平面终点图形附近，使用圆弧形状的沟槽图形与沟槽终点连接，从而对两条真栅中间的接地的Pwell区进行封口处理。
在可能的一些实施方式中，在任一两条真栅沟槽的版图终点附近将两条真栅进行封口，且封口后的封闭区域为浮空的Dummy P区，包括：
将所述多晶硅栅极以及沟槽设计为长条形，在两条真栅的平面终点图形附近，使用与沟槽方向垂直的横栅图形对两条真栅中间的浮空的Dummy P区进行封口处理。
在可能的一些实施方式中，在任一两条真栅沟槽的版图终点附近将两条真栅进行封口，且封口后的封闭区域为浮空的Dummy P区，包括：
将所述多晶硅栅极以及沟槽设计为长条形，在两条真栅的平面终点图形附近，使用圆弧形状的沟槽图形与沟槽终点连接，从而对两条真栅中间的浮空的Dummy P区进行封口处理。
采用上述实施例的有益效果是：
本发明在两条真栅沟槽的版图终点附近，将两条真栅进行封口的图形设计，封闭的区域可以是接地的Pwell区域，也可以是浮空的Dummy P区域，这样在芯片开通的过程中，可以有效阻挡N+发射极一侧的沟道电流绕过平面真栅沟槽终点，到达另一侧的沟道反型层区域，从而有效的起到缓解芯片在开通过程中的电流震荡的效果。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术中的沟槽栅IGBT芯片的元胞结构一实施例的结构示意图；
图2为本发明提供的沟槽栅IGBT芯片的元胞结构第一实施例的结构示意图；
图3为本发明提供的沟槽栅IGBT芯片的元胞结构第二实施例的结构示意图；
图4为本发明提供的沟槽栅IGBT芯片的元胞结构第三实施例的结构示意图；
图5为本发明提供的沟槽栅IGBT芯片的元胞结构第四实施例的结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
请参阅图1，图1为现有技术中的沟槽栅IGBT芯片的元胞结构一实施例的结构示意图，传统的沟槽栅IGBT芯片元胞结构的设计中引入一些假栅和浮空Dummy P区的设计，且尽量将发射极N+区域集中在有限的接地Pwell区域内。相比于真栅两侧都有发射极N+区域的设计，仅使用真栅单侧沟道的设计能够最大限度地减少接地Pwell区域的面积，增加DummyP区域的面积，在相同的发射极N+区域面积的情况下，能够提供更高的正面载流子浓度，从而降低芯片的导通压降。
然而，由于这样的设计只使用了真栅单侧的沟道，另一侧为浮空的Dummy P区，在芯片导通的过程中，N+发射极一侧的沟道电流会绕过平面上的真栅沟槽终点，流向沟槽另一侧的反型层区域（沟槽的两侧侧壁都有反型层），这样会造成芯片开通过程中的元胞电流不均匀，宏观上表现为开通过程中的电流震荡效果，严重时会引发芯片在开关过程中的失效和烧毁。
针对现有技术中提出的技术问题，本发明实施例提供了一种沟槽栅IGBT芯片的元胞结构及制作方法，现具体说明如下。
在本发明的实施例中，本发明提供的一种沟槽栅IGBT芯片的元胞结构，请参阅图2-5，该元胞结构包括：单晶硅衬底11、氧化层12、P型硅区13、N型硅区14、多晶硅栅极15、隔离介质层16、正面金属层17、钝化层18以及反面金属层19；所述多晶硅栅极15位于沟槽内，所述多晶硅栅极15包括真栅沟槽和假栅沟槽。
其中，在任一两条真栅沟槽的版图终点附近将两条真栅进行封口，且封口后的封闭区域为接地的Pwell区，或者浮空的Dummy P区。
需要说明的是，在任一两条真栅沟槽的版图终点附近将两条真栅进行封口后，这样在芯片开通的过程中，可以有效阻挡N+发射极一侧的沟道电流绕过平面真栅沟槽终点，到达另一侧的沟道反型层区域。这样的元胞设计与传统的沟槽栅IGBT芯片制造工艺完全兼容，在不增加设计与制造工艺复杂度的情况下，有效地起到了缓解芯片在开通过程中的电流震荡的效果。
在可能的一些实施方式中，所述元胞结构还包括背面缓冲层和接触孔20。
为了实现上述目的，本发明还提供了一种制作方法，用于制作上述的沟槽栅IGBT芯片的元胞结构，该方法包括：
在任一两条真栅沟槽的版图终点附近将两条真栅进行封口，且封口后的封闭区域为接地的Pwell区，或者浮空的Dummy P区。
在可能的一些实施方式中，请具体参阅图2，在任一两条真栅沟槽的版图终点附近将两条真栅进行封口，包括：
使用与沟槽方向垂直的横栅图形或者使用圆弧形状的沟槽图形与沟槽终点连接的方式对两条真栅进行封口。
在可能的一些实施方式中，请具体参阅图2，所述在任一两条真栅沟槽的版图终点附近将两条真栅进行封口，且封口后的封闭区域为接地的Pwell区，包括：
将所述多晶硅栅极以及沟槽设计为长条形，在两条真栅的平面终点图形附近，使用与沟槽方向垂直的横栅图形对两条真栅中间的接地的Pwell区进行封口处理。
具体的，在图2中，元胞区俯视图中靠左边的两条真栅（即：多晶硅栅极15）的平面终点图形附近，使用与沟槽方向垂直的横栅图形对两条真栅中间的接地的Pwell区进行封口处理。同样地靠右边的两条真栅（图2中仅显示一条，即最右边一条真栅）做出与左边的两条真栅相同的封口处理。
在可能的一些实施方式中，请具体参阅图3，所述在任一两条真栅沟槽的版图终点附近将两条真栅进行封口，且封口后的封闭区域为接地的Pwell区，包括：
将所述多晶硅栅极以及沟槽设计为长条形，在两条真栅的平面终点图形附近，使用圆弧形状的沟槽图形与沟槽终点连接，从而对两条真栅中间的接地的Pwell区进行封口处理。
具体的，在图3中，元胞区俯视图中靠左边的两条真栅（即：多晶硅栅极15）的平面终点图形附近，使用圆弧形状的沟槽图形与沟槽终点连接，从而对两条真栅中间的接地的Pwell区进行封口处理。同样地靠右边的两条真栅（图3中仅显示一条，即最右边一条真栅）做出与左边的两条真栅相同的封口处理。
在可能的一些实施方式中，请具体参阅图4，在任一两条真栅沟槽的版图终点附近将两条真栅进行封口，且封口后的封闭区域为浮空的Dummy P区，包括：
将所述多晶硅栅极以及沟槽设计为长条形，在两条真栅的平面终点图形附近，使用与沟槽方向垂直的横栅图形对两条真栅中间的浮空的Dummy P区进行封口处理。
具体的，在图4中，元胞区俯视图中靠右边的两条真栅（即：多晶硅栅极15）的平面终点图形附近，使用与沟槽方向垂直的横栅图形对两条真栅中间的浮空的Dummy P区进行封口处理。同样地靠右边的两条真栅（图4中仅显示一条，即最左边一条真栅）做出与右边的两条真栅相同的封口处理。
在可能的一些实施方式中，请具体参阅图5，在任一两条真栅沟槽的版图终点附近将两条真栅进行封口，且封口后的封闭区域为浮空的Dummy P区，包括：
将所述多晶硅栅极以及沟槽设计为长条形，在两条真栅的平面终点图形附近，使用圆弧形状的沟槽图形与沟槽终点连接，从而对两条真栅中间的浮空的Dummy P区进行封口处理。
具体的，在图5中，元胞区俯视图中靠右边的两条真栅（即：多晶硅栅极15）的平面终点图形附近，使用圆弧形状的沟槽图形与沟槽终点连接，从而对两条真栅中间的浮空的Dummy P区进行封口处理。同样地靠右边的两条真栅（图5中仅显示一条，即最左边一条真栅）做出与右边的两条真栅相同的封口处理。
综上，本发明提供的沟槽栅IGBT芯片的元胞结构及其制作方法通过在两条真栅沟槽的版图终点附近，将两条真栅进行封口的图形设计，封闭的区域可以是接地的Pwell区域，也可以是浮空的Dummy P区域，这样在芯片开通的过程中，可以有效阻挡N+发射极一侧的沟道电流绕过平面真栅沟槽终点，到达另一侧的沟道反型层区域，从而有效的起到缓解芯片在开通过程中的电流震荡的效果。
以上对本发明所提供的沟槽栅IGBT芯片的元胞结构及其制作方法进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。

Claims (8)

1.一种沟槽栅IGBT芯片的元胞结构，其特征在于，包括：单晶硅衬底、氧化层、P型硅区、N型硅区、多晶硅栅极、隔离介质层、正面金属层、钝化层以及反面金属层；所述多晶硅栅极位于沟槽内，所述多晶硅栅极包括真栅沟槽和假栅沟槽；
其中，在任一两条真栅沟槽的版图终点附近将两条真栅进行封口，且封口后的封闭区域为接地的Pwell区，或者浮空的Dummy P区。
2.根据权利要求1所述的沟槽栅IGBT芯片的元胞结构，其特征在于，所述元胞结构还包括背面缓冲层和接触孔。
3.一种制作方法，用于制作如权利要求1-2任一项所述的沟槽栅IGBT芯片的元胞结构，其特征在于，所述方法包括：
在任一两条真栅沟槽的版图终点附近将两条真栅进行封口，且封口后的封闭区域为接地的Pwell区，或者浮空的Dummy P区。
4.根据权利要求3所述的制作方法，其特征在于，在任一两条真栅沟槽的版图终点附近将两条真栅进行封口，包括：
使用与沟槽方向垂直的横栅图形或者使用圆弧形状的沟槽图形与沟槽终点连接的方式对两条真栅进行封口。
5.根据权利要求3或4所述的制作方法，其特征在于，所述在任一两条真栅沟槽的版图终点附近将两条真栅进行封口，且封口后的封闭区域为接地的Pwell区，包括：
将所述多晶硅栅极以及沟槽设计为长条形，在两条真栅的平面终点图形附近，使用与沟槽方向垂直的横栅图形对两条真栅中间的接地的Pwell区进行封口处理。
6.根据权利要求3或4所述的制作方法，其特征在于，所述在任一两条真栅沟槽的版图终点附近将两条真栅进行封口，且封口后的封闭区域为接地的Pwell区，包括：
将所述多晶硅栅极以及沟槽设计为长条形，在两条真栅的平面终点图形附近，使用圆弧形状的沟槽图形与沟槽终点连接，从而对两条真栅中间的接地的Pwell区进行封口处理。
7.根据权利要求3或4所述的制作方法，其特征在于，在任一两条真栅沟槽的版图终点附近将两条真栅进行封口，且封口后的封闭区域为浮空的Dummy P区，包括：
将所述多晶硅栅极以及沟槽设计为长条形，在两条真栅的平面终点图形附近，使用与沟槽方向垂直的横栅图形对两条真栅中间的浮空的Dummy P区进行封口处理。
8.根据权利要求3或4所述的制作方法，其特征在于，在任一两条真栅沟槽的版图终点附近将两条真栅进行封口，且封口后的封闭区域为浮空的Dummy P区，包括：
将所述多晶硅栅极以及沟槽设计为长条形，在两条真栅的平面终点图形附近，使用圆弧形状的沟槽图形与沟槽终点连接，从而对两条真栅中间的浮空的Dummy P区进行封口处理。
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Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150021658A1 (en) * 2013-07-22 2015-01-22 Samsung Electronics Co., Ltd. Semiconductor device and method for fabricating the same
CN104882477A (zh) * 2015-06-03 2015-09-02 杭州士兰集成电路有限公司 沟槽栅型igbt器件及其制造方法
CN109755300A (zh) * 2018-11-28 2019-05-14 株洲中车时代电气股份有限公司 一种沟槽igbt芯片
CN209199938U (zh) * 2018-12-04 2019-08-02 成都森未科技有限公司 一种实现功率半导体器件元胞区绝对浮空的沟槽隔断结构
CN209199937U (zh) * 2018-12-04 2019-08-02 成都森未科技有限公司 一种用于调整功率半导体器件电容比例的版图结构
CN209357729U (zh) * 2018-12-04 2019-09-06 成都森未科技有限公司 一种沟槽接发射极的功率半导体器件版图结构
CN111009576A (zh) * 2019-10-30 2020-04-14 国电南瑞科技股份有限公司 一种全封闭式igbt沟槽栅结构

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150021658A1 (en) * 2013-07-22 2015-01-22 Samsung Electronics Co., Ltd. Semiconductor device and method for fabricating the same
CN104882477A (zh) * 2015-06-03 2015-09-02 杭州士兰集成电路有限公司 沟槽栅型igbt器件及其制造方法
CN109755300A (zh) * 2018-11-28 2019-05-14 株洲中车时代电气股份有限公司 一种沟槽igbt芯片
CN209199938U (zh) * 2018-12-04 2019-08-02 成都森未科技有限公司 一种实现功率半导体器件元胞区绝对浮空的沟槽隔断结构
CN209199937U (zh) * 2018-12-04 2019-08-02 成都森未科技有限公司 一种用于调整功率半导体器件电容比例的版图结构
CN209357729U (zh) * 2018-12-04 2019-09-06 成都森未科技有限公司 一种沟槽接发射极的功率半导体器件版图结构
CN111009576A (zh) * 2019-10-30 2020-04-14 国电南瑞科技股份有限公司 一种全封闭式igbt沟槽栅结构

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