CN108028265B - 半导体装置 - Google Patents

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Abstract

一种半导体装置，其具有形成有半导体元件的元件区域和配置在元件区域的周围的外周区域，在该半导体装置中，具有：第1导电型的第1半导体区域，其遍及元件区域和外周区域地延伸；以及第2导电型的第2半导体区域，其与第1半导体区域之间构成配置有pn结的超结构造，与元件区域中的第2导电型的第2半导体区域的杂质总量相对于第1导电型的第1半导体区域的杂质总量的杂质总量比相比，外周区域中的杂质总量比更接近1。

Description

半导体装置
技术领域
本发明涉及超结(Super Junction)构造的半导体装置。
背景技术
超结(SJ)构造的MOS晶体管(以下，称为“SJMOS”。)具有高耐压且低导通电阻的特性，在该MOS晶体管中周期性地形成有漂移区域与p型的柱状区域的pn结。在SJMOS中，能够使电流在杂质浓度变高的漂移区域中流过，使导通电阻降低。另一方面，在反向偏置时利用从pn结延伸的耗尽层将漂移区域耗尽而确保高耐压。此时，为了使漂移区域完全耗尽，p型的杂质总量与n型的杂质总量之比被设定为接近1。
在将SJMOS作为功率半导体元件来使用的情况下等，为了提高雪崩耐量或维持高可靠性，优选将配置在元件区域的周围的外周区域的耐压设定为比配置半导体元件的元件区域的耐压高。由此，能够抑制在流过足够的雪崩电流之前外周区域变成负阻模式而使雪崩耐量变低。特别是在SJMOS中，在击穿时漂移区域的电场强度变高。因此，当外周区域的耐压较低时，在产生雪崩击穿之后的雪崩电流和电压的增大较小的时候导致损坏，可靠性降低。
但是，在SJMOS中，如上述那样通过SJ构造的杂质总量的比来确保耐压。
因此，存在如下方法：通过使p型的柱状区域在外周区域中比在元件区域中更深，将外周区域的耐压设定为比元件区域高(例如参照专利文献1。)。根据该构造，通过在外周区域中沿深度方向大范围地形成耗尽层，能够使外周区域的耐压比元件区域高。
现有技术文献
专利文献
专利文献1：日本特开2008-78282号公报
发明内容
发明要解决的课题
但是，当在元件区域与外周区域之间p型的柱状区域的深度出现差异时，在元件区域与外周区域之间的边界处，电位分布的失真变得急剧。其结果是，引起耐压降低、振荡、雪崩耐量降低等，从而半导体装置的可靠性降低。
鉴于上述问题点，本发明的目的在于，提供半导体装置，该半导体装置使外周区域的耐压比元件区域高，并且具有可靠性高的超结构造。
用于解决课题的手段
根据本发明的一个方式，提供半导体装置，其具有形成有半导体元件的元件区域和配置在元件区域的周围的外周区域，其中，该半导体装置具有：(Ⅰ)第1导电型的第1半导体区域，其遍及元件区域和外周区域地延伸；(Ⅱ)以及第2导电型的第2半导体区域，其与第1半导体区域之间构成配置有pn结的超结构造，与元件区域中的第2导电型的第2半导体区域的杂质总量相对于第1导电型的第1半导体区域的杂质总量的杂质总量比相比，外周区域中的杂质总量比更接近1。
根据本发明的其他方式，提供半导体装置，其具有形成有半导体元件的元件区域和配置在元件区域的周围的外周区域，其中，该半导体装置具有：(Ⅰ)第1导电型的第1半导体区域，其遍及元件区域和外周区域地延伸；(Ⅱ)以及多个第2导电型的第2半导体区域，它们在第1半导体区域的内部相互分开地排列成与第1半导体区域之间分别形成沿着膜厚方向延伸的pn结，从而构成周期性地配置有pn结的超结构造，第2半导体区域的上部的宽度在元件区域和外周区域中相同并且第2半导体区域的下部的宽度在元件区域和外周区域中不同，使得与元件区域相比，在外周区域中第2导电型的杂质总量相对于第1导电型的杂质总量的杂质总量比更接近1。
根据本发明的另一方式，提供半导体装置，其具有形成有半导体元件的元件区域和配置在元件区域的周围的外周区域，其中，该半导体装置具有：(Ⅰ)第1导电型的第1半导体区域，其遍及元件区域和外周区域地延伸；(Ⅱ)以及多个第2导电型的第2半导体区域，它们在第1半导体区域的内部相互分开地排列成与第1半导体区域之间分别形成沿着膜厚方向延伸的pn结，从而构成周期性地配置有pn结的超结构造，第2半导体区域的下部的宽度在元件区域和外周区域中相同并且第2半导体区域的上部的宽度在元件区域和外周区域中不同，使得与元件区域相比，在外周区域中第2导电型的杂质总量相对于第1导电型的杂质总量的杂质总量比更接近1。
发明效果
根据本发明，能够提供半导体装置，该半导体装置使外周区域的耐压比元件区域高，并且具有可靠性高的超结构造。
附图说明
图1是示出本发明第1实施方式的半导体装置的结构的示意性剖视图。
图2是示出本发明第1实施方式的半导体装置的结构的示意性俯视图。
图3是示出比较例的半导体装置的结构的示意性剖视图。
图4的(a)是示出对图3所示的比较例的电位分布进行仿真而得的结果的图表，图4的(b)是示出对图3所示的比较例的电场分布进行仿真而得的结果的图表。
图5是示出漂移区域中的杂质总量比与耐压之间的关系的图表。
图6是示出本发明第1实施方式的半导体装置的p型柱状区域的形状的第1实施例的示意性剖视图。
图7是示出图6所示的外周区域中的p型柱状区域的杂质量分布的图表。
图8是示出图6所示的p型柱状区域的宽度的示意性俯视图。
图9是示出图6所示的元件区域中的p型柱状区域的杂质量分布的图表。
图10的(a)是示出对本发明第1实施方式的半导体装置的电位分布进行仿真而得的结果的图表，图10的(b)是示出对本发明第1实施方式的半导体装置的电场分布进行仿真而得的结果的图表。
图11是示出本发明第1实施方式的半导体装置的p型柱状区域的形状的第2实施例的示意性剖视图。
图12是示出图11所示的p型柱状区域的宽度的示意性俯视图。
图13是示出图11所示的元件区域中的p型柱状区域的杂质量分布的图表。
图14是示出本发明第1实施方式的半导体装置的p型柱状区域的形状的第3实施例的示意性剖视图。
图15是示出图14所示的p型柱状区域的宽度的示意性俯视图。
图16是示出图14所示的外周区域中的p型柱状区域的杂质量分布的图表。
图17是示出本发明第1实施方式的半导体装置的p型柱状区域的形状的第4实施例的示意性剖视图。
图18是示出图17所示的p型柱状区域的宽度的示意性俯视图。
图19是示出图17所示的外周区域中的p型柱状区域的杂质量分布的图表。
图20是用于说明p型柱状区域的形成方法的例子的示意图。
图21是示出本发明第1实施方式的第1实施例的变形例的半导体装置的结构的示意性剖视图。
图22是示出本发明第1实施方式的第2实施例的变形例的半导体装置的结构的示意性剖视图。
图23是示出本发明第1实施方式的第3实施例的变形例的半导体装置的结构的示意性剖视图。
图24是示出本发明第1实施方式的第4实施例的变形例的半导体装置的结构的示意性剖视图。
图25是示出本发明第2实施方式的半导体装置的结构的示意性俯视图。
图26是示出本发明第2实施方式的变形例的半导体装置的结构的示意性俯视图。
具体实施方式
接着，参照附图对本发明的实施方式进行说明。在以下的附图的记载中，对相同或类似的部分赋予相同或类似的标号。但是，附图是示意性的，需要留意各层的厚度的比例等与现实不同。因此，具体的厚度或尺寸需要参照以下的说明来进行判断。并且，在附图彼此之间当然也包含彼此的尺寸关系或比例不同的部分。
并且，以下所示的实施方式例示了用于将本发明的技术思想具体化的装置或方法，本发明的实施方式的构成部件的材质、形状、构造、配置等并不限于下述的内容。能够在权利要求的范围内对本发明的实施方式施加各种变更。
(第1实施方式)
如图1所示，本发明第1实施方式的半导体装置1具有形成有半导体元件的元件区域101和配置在元件区域101的周围的外周区域102。半导体装置1具有：第1导电型的第1半导体区域(漂移区域10)，其遍及元件区域101和外周区域102地延伸；以及多个第2导电型的第2半导体区域(p型柱状区域20)，它们在第1半导体区域的内部相互分开地排列。
另外，第1导电型和第2导电型是彼此相反的导电型。即，如果第1导电型是n型，则第2导电型是p型，如果第1导电型是p型，则第2导电型是n型。这里，第1导电型是n型，第2导电型是p型。
p型柱状区域20被配置成与漂移区域10之间分别形成沿着膜厚方向(半导体装置1的深度方向)延伸的pn结。也就是说，通过漂移区域10和p型柱状区域20来构成周期性地配置有pn结的超结(SJ)构造。并且，虽然在后面进行详细叙述，但外周区域102中的第2导电型的杂质总量相对于第1导电型的杂质总量的杂质总量比(以下，称为“杂质总量比”。)被设定为比元件区域101中的杂质总量比更接近1。
这里，第2导电型的杂质总量是SJ构造的区域内的p型柱状区域20的中心间的p型杂质总量，第1导电型的杂质总量是在SJ构造的区域内存在于p型柱状区域20的中心间的漂移区域10的n型杂质总量。
在半导体装置1中，在漏电极30上配置有高浓度的n型半导体区域40。n型半导体区域40例如是将作为n型的杂质的磷(P)等掺入到硅(Si)等半导体衬底中而形成的。n型半导体区域40作为漏区来发挥功能。漏电极30与n型半导体区域40被欧姆连接。
在n型半导体区域40上配置有杂质浓度比n型半导体区域40低的漂移区域10。形成在漂移区域10的内部的p型柱状区域20的底部到达n型半导体区域40的上表面。如图1所示，在元件区域101和外周区域102中，p型柱状区域20的深度相等。
在元件区域101中，在各个p型柱状区域20的上方配置有杂质浓度比p型柱状区域20高的p型的衬底区50。相邻的衬底区50被漂移区域10分开。p型柱状区域20的上端部到达衬底区50的下表面。
在衬底区50的内侧呈岛状配置有n型的源区60。源区60的上表面与衬底区50和漂移区域10的上表面齐平。
在至少与衬底区50对置的区域的上方，例如在相邻的源区60的上方和源区60间的漂移区域10的上方配置有栅电极70。栅电极70例如是多晶硅膜。栅电极70被绝缘膜80覆盖，栅电极70、源区60、衬底区50和漂移区域10通过绝缘膜80进行电绝缘。栅电极70与衬底区50之间的绝缘膜80作为栅绝缘膜来发挥功能。绝缘膜80例如使用二氧化硅膜等。
此外，以覆盖绝缘膜80的上表面和侧面的方式配置源电极90。源电极90与在未配置绝缘膜80的区域中露出的源区60和衬底区50连接。
在半导体装置1中，在对漏电极30与源电极90之间施加规定的电压的状态下对栅电极70施加阈值以上的栅电压，从而在衬底区50的与栅电极70对置的区域中形成沟道。由此，在漏电极30与源电极90之间流过漏电流。
在外周区域102中，在漂移区域10的上部配置有p型区域110，该p型区域110与最接近元件区域101的p型柱状区域20的上部连接，其杂质浓度比p型柱状区域20高，例如杂质浓度与衬底区50相等。并且，从p型区域110朝向外周区域102的外缘方向延伸的p型的降低表面电场(Resurf)区域120形成在漂移区域10的上部。降低表面电场区域120的杂质浓度比衬底区50或p型区域110低。通过在漂移区域10的表面形成降低表面电场区域120，在反向偏置时使来自pn结的耗尽层向外侧延伸，使耗尽层的延伸在外周区域102中变得平缓。由此，电场集中得到缓和，提高了半导体装置1的耐压。
如图2所示，在半导体装置1中，p型柱状区域20遍及元件区域101和外周区域102地连续与漂移区域10的主面平行地呈条状延伸。也就是说，在俯视时，n型的漂移区域10和p型柱状区域20呈条状交替配置。
在SJMOS中，为了提高雪崩耐量和维持可靠性，优选将外周区域102的耐压设定为比元件区域101的耐压高。因此，如图3所示的比较例那样，存在如下方法：通过使p型柱状区域20在外周区域102中比在元件区域101中深，将外周区域102的耐压设定为比元件区域101高。但是，在比较例的半导体装置中，如图4的(a)的区域A所示，在元件区域101与外周区域102的边界处产生电位分布的急剧失真。其结果是，半导体装置产生耐压降低、振荡、雪崩耐量降低等。由于电位分布的急剧失真，例如如图4的(b)的区域B所示，在元件区域101与外周区域102之间的边界附近，在元件区域101的端部产生电场集中。其结果是，比较例的半导体装置的耐压降低。
与此相对，在图1所示的半导体装置1中，在元件区域101和外周区域102中的p型柱状区域20的深度相等的状态下，对元件区域101和外周区域102中的p型柱状区域20的深度方向的杂质量分布进行控制而将外周区域102的耐压设定为比元件区域101的耐压高。以下，对半导体装置1中的p型柱状区域20的杂质量分布的控制进行说明。
在图5中示出了半导体装置1中的p型的杂质总量和n型的杂质总量之比与耐压VB之间的关系。图5的横轴是p型的杂质总量Qp与n型的杂质总量Qn之比(以下，称为“杂质总量比R”。)。这里，R＝Qp/Qn。如图5所示，在杂质总量比R为1的情况下，即，在杂质总量Qp与杂质总量Qn的关系为Qp＝Qn的情况下，耐压VB最高。并且，杂质总量比R与1之间的差分的绝对值越大，耐压越低。
在半导体装置1中，根据图5所示的杂质总量比R与耐压VB之间的关系，外周区域102的耐压被设定为比元件区域101的耐压高。即，p型的杂质总量和n型的杂质总量被设定为元件区域101中的杂质总量比R1与1之间的差分的绝对值比外周区域102中的杂质总量比R2与1之间的差分的绝对值大。因此，杂质总量比R1与1之间的差分的绝对值ΔR1(ΔR1＝|1-R1|)和杂质总量比R2与1之间的差分的绝对值ΔR2(ΔR2＝|1-R2|)为ΔR1＞ΔR2的关系。
当p型柱状区域20的中心间的间隔L在元件区域101和外周区域102中相同的情况下，p型柱状区域20的宽度越窄，杂质总量Qp越少。也就是说，杂质总量比R减小。相反地，p型柱状区域20的宽度越宽，杂质总量Qp越大，杂质总量比R增大。在图1所示的半导体装置1中，元件区域101和外周区域102中的p型的柱状区域的宽度Wp被设定为满足ΔR1＞ΔR2的关系。
另一方面，例如，仅在元件区域101中使p型柱状区域20的一部分宽度Wp在半导体装置1的深度方向上与p型柱状区域20的其他部分不同(例如变宽)。通过以这种方式使p型柱状区域20的一部分宽度Wp在深度方向上变宽，使元件区域101中的杂质总量比R1比外周区域102中的杂质总量比R2大。
p型柱状区域20的宽度Wp在外周区域102的深度方向上恒定。这里，外周区域102的p型柱状区域20的宽度和p型柱状区域20的中心位置被设定为使得杂质总量Qp和杂质总量Qn相等且杂质总量比R2为1。因此，外周区域102中的差分的绝对值ΔR2小于元件区域101中的差分的绝对值ΔR1。另外，即使杂质总量Qp和杂质总量Qn在外周区域102中不完全相等，只要差分的绝对值ΔR2小于差分的绝对值ΔR1即可。
例如，如图6所示的第1实施例那样，在外周区域102的p型柱状区域20的宽度Wp在深度方向上恒定为宽度Wa的情况下，杂质总量Qp与杂质总量Qn相等，杂质总量比R2接近1。此时，杂质总量Qp和杂质总量Qn如图7所示的那样为杂质量Qa。另外，表示杂质量分布的图表的纵轴为深度方向的深度D、横轴为杂质量Q(以下均同样。)。
此时，通过使元件区域101中的p型柱状区域20的上部的宽度Wp比下部的宽度Wp宽，使元件区域101中的杂质总量比R1成为比外周区域102中的杂质总量比R2更远离1的值。由此，差分的绝对值ΔR2小于差分的绝对值ΔR1。在图6所示的第1实施例中，在元件区域101中重复设置的p型柱状区域20的中心间的间隔L也与外周区域102的间隔L相等，并且元件区域101的p型柱状区域20的上部的宽度Wb较宽，下部的宽度Wa与外周区域102的p型柱状区域20的宽度Wa相同(Wa＜Wb)。这里，优选宽度为Wb的p型柱状区域20的上部区域被设置在比p型柱状区域20整体的深度方向的一半的位置靠上方的位置。即，优选元件区域101的p型柱状区域20的宽度Wp与外周区域102的p型柱状区域20的宽度Wp不同的区域的厚度为p型柱状区域20的整体的厚度的一半以下。此外，更优选宽度Wb的区域被设置在p型柱状区域20的上侧1/3区域的范围内。在图8中示出了元件区域101与外周区域102之间的边界区域处的p型柱状区域20的俯视图。用点划线表示元件区域101的p型柱状区域20的下部，元件区域101的p型柱状区域20在元件区域101与外周区域102之间的边界区域处与外周区域102的p型柱状区域20连续设置。另一方面，元件区域101的p型柱状区域20的上部的宽度比外周区域102的p型柱状区域20的上部的宽度宽，在边界区域处变窄。
在图6所示的元件区域101的p型柱状区域20的杂质量分布中，如图9所示，上部的杂质量Qb比下部的杂质量Qa多。因此，由于元件区域101中的杂质总量比R1是大于1且比外周区域102中的杂质总量比R2更远离1的值，所以能够设定为ΔR1＞ΔR2。
因此，在半导体装置1中，元件区域101的耐压比外周区域102的耐压小。在图10的(a)中示出了半导体装置1的、元件区域101与外周区域102的边界附近的电位分布的仿真结果。与比较例的情况的图4的(a)不同，在元件区域101与外周区域102的边界处电位分布平滑地发生变化。其结果是，如图10的(b)所示，不会在元件区域101的端部产生电场集中。
另外，在图6的第1实施例中示出了元件区域101中的杂质总量比R1大于1的例子，但作为电流路径的元件区域101的被p型柱状区域20夹着的漂移区域10的宽度变窄。因此，优选ΔR1＞ΔR2且杂质总量比R1小于1。即，如图11所示的第2实施例那样，重复设置的p型柱状区域20的中心间的间隔L在元件区域101和外周区域102中相同，将元件区域101中的p型柱状区域20的下部较窄的区域的宽度设为宽度Wc，将上部的宽度设为外周区域102的p型柱状区域20的宽度Wa(Wa＞Wc)。这里，优选p型柱状区域20的宽度较窄的区域被设置在比p型柱状区域20的一半靠下侧的位置，更优选设置在p型柱状区域20的下侧1/3区域的范围内。
在图12中示出了元件区域101与外周区域102之间的边界区域处的p型柱状区域20的俯视图。元件区域101的p型柱状区域20的下部用点划线来表示，其宽度比外周区域102的p型柱状区域20窄，在边界区域处变宽。另一方面，元件区域101的p型柱状区域20的上部在边界区域处与外周区域102的p型柱状区域20连续设置。由于Wa＞Wc，所以如图13所示，元件区域101中的p型柱状区域20的下部的杂质量Qc比上部的杂质量Qa小。因此，使元件区域101中的杂质总量比R1成为小于1且比外周区域102中的杂质总量比R2更远离1的值，能够设定为ΔR1＞ΔR2。
如上所述，示出了如下例子：在外周区域102的深度方向上，各个p型柱状区域20的宽度Wp恒定，在元件区域101的深度方向上，各个p型柱状区域20的一部分区域的宽度Wp与外周区域102的p型柱状区域20的宽度Wp不同，并且p型柱状区域20的剩余区域的宽度Wp与外周区域102中的p型柱状区域20的宽度Wp相等。但也可以是，元件区域101的深度方向上的p型柱状区域20的宽度Wp恒定，在外周区域102的深度方向上，p型柱状区域20的一部分区域的宽度Wp与外周区域102的p型柱状区域20的宽度Wp不同，并且p型柱状区域20的剩余区域的宽度Wp为与元件区域101的p型柱状区域20相等的宽度，由此，也可以满足ΔR1＞ΔR2的关系。在该情况下，由于作为电流路径的元件区域101的构造和以前一样，所以导通电阻不会增加。
例如，如图14所示的第3实施例那样，重复设置的p型柱状区域20的中心间的间隔L在元件区域101和外周区域102中相同，外周区域102中的p型柱状区域20具有宽度Wp较宽的上部区域和宽度较窄的下部区域，杂质总量比R2接近1。这里，将外周区域102中的p型柱状区域20较宽的上部区域的宽度设为宽度Wd，将较窄的下部区域的宽度设为宽度We。这里，优选p型柱状区域20的宽度We的区域设置在比p型柱状区域20的一半靠下侧的位置，更优选设置在下侧1/3区域的范围内。另一方面，元件区域101中的p型柱状区域20的宽度为宽度Wd，在p型柱状区域20的深度方向上恒定。在图15中示出了元件区域101与外周区域102之间的边界区域处的p型柱状区域20的俯视图。由于Wd＞We，所以如图16所示，外周区域102中的p型柱状区域20的基于宽度We的杂质量Qe小于p型柱状区域20的基于宽度Wd的杂质量Qd。因此，外周区域102中的杂质总量比R2比元件区域101中的杂质总量比R1更接近1，能够设定为ΔR1＞ΔR2。
或者，如图17所示的第4实施例那样，重复设置的p型柱状区域20的中心间的间隔L在元件区域101和外周区域102中相同，将外周区域102中的p型柱状区域20较宽的上部区域的宽度设为宽度Wg，将宽度较窄的下部区域的宽度设为宽度Wf，杂质总量比R2比杂质总量比R1更接近1。这里，优选将p型柱状区域20的宽度Wg的区域设置在比p型柱状区域20的一半靠上侧的位置，更优选设置在上侧1/3区域的范围内。另一方面，元件区域101中的p型柱状区域20的宽度为宽度Wf，在p型柱状区域20的深度方向上恒定。在图18中示出了元件区域101与外周区域102之间的边界区域处的p型柱状区域20的俯视图。由于Wg＞Wf，所以如图19所示，外周区域102中的p型柱状区域20的基于宽度Wg的杂质量Qg小于p型柱状区域20的基于宽度Wf的杂质量Qf。因此，外周区域102中的杂质总量比R2比元件区域101中的杂质总量比R1更接近1，能够设定为ΔR1＞ΔR2。
为了改善导通电压与耐压的折衷关系，SJMOS的柱状区域的集成度较高。由于p型柱状区域20的宽度Wp较窄，所以当使宽度Wp在深度方向上均匀地变化时，杂质总量比的变化量较大，耐压的变化量也较大，因此难以控制。特别是在使用掩模形成p型柱状区域20的情况下，需要考虑掩模尺寸的裕量，进而更难控制。因此，难以通过在深度方向上均匀地变更p型柱状区域20的整个宽度Wp来设定杂质量平衡。因此，优选的是，不使p型柱状区域20的整个宽度Wp发生变化，而是如已经说明的那样使一部分发生变化。
如以上说明的那样，在半导体装置1中，在外周区域102和元件区域101的一方中，p型柱状区域20的深度方向的杂质量分布恒定，在外周区域102和元件区域101的另一方中，p型柱状区域20的深度方向的杂质量分布发生变化，以使外周区域102的耐压比元件区域101的耐压高。例如，将p型柱状区域20的宽度Wp设定为杂质总量比R2接近1并且满足ΔR1＞ΔR2的关系。由此，既能够维持较高的耐压，又能够在元件区域101和外周区域102中设置耐压的差而提高可靠性。也就是说，在半导体装置1中实现了雪崩耐量的提高和高可靠性。
另外，半导体装置1的SJ构造例如能够通过“深沟槽方式”形成，在该深沟槽方式中，将p型的外延层埋入到对漂移区域10进行纵长较深地蚀刻而形成的槽(沟槽)中。在以深沟槽方式形成p型柱状区域20的情况下，仅在深度方向上变更p型柱状区域20的一部分槽宽。因此，由于能够同时形成元件区域101的p型柱状区域20和外周区域102的p型柱状区域20，所以与对p型柱状区域20的一部分杂质浓度进行变更而使ΔR1＞ΔR2的情况相比，能够抑制工序的增多。
或者，也可以通过沉积多层外延层的“多外延层方式”来形成SJ构造。在图20中示出了利用多外延层方式形成的p型柱状区域20的例子。在多外延层方式中，在形成了n型的外延层之后，使用利用光刻技术等形成的掩模，将硼等p型的杂质离子注入到外延层的规定的区域。然后，通过退火工序在n型的外延层内形成p型区域200。一边通过热扩散来扩大半导体区域，一边反复进行上述工序，由此，上下的p型区域200相互连接而在n型的半导体区域中形成p型的柱状区域。在多外延层方式中，沿着深度方向产生多个收缩部位。因此，p型柱状区域20如图20所示的那样形成为多个丸子状的p型区域200在深度方向上连结而成的形状。
在通过多外延层方式形成p型柱状区域20的情况下，只要在深度方向上形成p型柱状区域20的中途变更为曝光尺寸不同的掩模即可。因此，能够同时形成元件区域101的p型柱状区域20和外周区域102的p型柱状区域20。因此，与对p型柱状区域20的一部分杂质浓度进行变更而使ΔR1＞ΔR2的情况相比，能够抑制工序的增多。这里，在各个p型区域200的最大宽度Wp恒定的情况下，p型柱状区域20在深度方向上恒定。相反地，当在深度方向上各个p型区域200的最大宽度Wp发生变化的情况下，p型柱状区域20在深度方向上发生变化。
另外，在1个p型柱状区域20中，优选使多个(2～5个)丸子状的p型区域200的宽度与剩余的p型区域200的宽度不同而满足ΔR1＞ΔR2的关系。
＜变形例＞
也可以在元件区域101与外周区域102之间配置杂质总量比R处于元件区域101与外周区域102的中间的过渡区域。例如，在元件区域101和外周区域102的至少任意一方中，p型柱状区域20的宽度Wp在深度方向上的一部分中变宽并且在剩余区域中恒定，在另一方中沿深度方向恒定，在该情况下，在过渡区域中，也使p型柱状区域20的宽度Wp在深度方向上的一部分中变宽并且在剩余区域中恒定。此时，在过渡区域中，将宽度Wp较宽的区域的厚度设定为处于元件区域101与外周区域102的厚度的中间。
例如，如图6所示的第1实施例那样，在元件区域101的p型柱状区域20具有宽度Wb的上部区域和宽度Wa的下部区域，且外周区域102的p型柱状区域20在深度方向上具有恒定的宽度Wa的情况(Wa＜Wb)下，如图21所示，在过渡区域103中也以具有宽度Wb的上部区域和宽度Wa的下部区域的方式形成p型柱状区域20。此时，使过渡区域103的p型柱状区域20的宽度Wa的区域的厚度比元件区域101的p型柱状区域20的宽度Wa的区域的厚度小，使得宽度Wa的区域比元件区域101的p型柱状区域20少。由此，过渡区域103中的杂质总量比R处于元件区域101与外周区域102的中间。
当如图11所示的第2实施例、图14所示的第3实施例和图17所示的第4实施例那样，p型柱状区域20的宽度Wp发生变化的情况下也同样如此。在图22、图23、图24中分别示出了配置在p型柱状区域20为图11、图14和图17所示的形状的半导体装置1中的过渡区域103的例子。
通过配置过渡区域103，元件区域101与外周区域102的边界处的电位分布的变化减小，能够抑制失真的产生。其结果是，电场分布的变化变得平滑，能够进一步提高半导体装置1的耐压。
另外，如图21～图24所示，优选降低表面电场区域120配置在俯视时比过渡区域103靠外侧的位置。这是因为，降低表面电场区域120与耐压比外周区域102低的过渡区域103的p型柱状区域20接触会导致半导体装置1的耐压降低。
(第2实施方式)
如图25所示，本发明第2实施方式的半导体装置1的p型柱状区域20在俯视时隔开恒定的中心间的间隔L而配置成点状。其他结构与图1所示的第1实施方式相同。
即，如图25所示，在与深度方向垂直的截面为矩形的p型柱状区域20中，也与p型柱状区域20为条状的情况同样，对p型柱状区域20的深度方向的杂质量分布进行调整。例如，在元件区域101和外周区域102的任意一方中，使p型柱状区域20的深度方向的杂质量分布恒定。并且，在另一方中，使深度方向的杂质量分布发生变化。其结果是，能够将外周区域102的耐压设定为比元件区域101的耐压高。图25示出了在元件区域101中使p型柱状区域20的直径在下部减小的例子。其他结构实际上与第1实施方式相同，从而省略重复的记载。
如上述那样，在第2实施方式的半导体装置1中，也能够维持较高的耐压，并且能够在元件区域101和外周区域102中设置耐压的差而提高半导体装置1的可靠性。
并且，也可以在元件区域101与外周区域102之间配置杂质总量比R处于元件区域101与外周区域102的中间的过渡区域103。例如，在外周区域102的p型柱状区域20的直径恒定、元件区域101的p型柱状区域20的直径在下部减小的情况下，使p型柱状区域20的直径在过渡区域103中也在下部减小。此时，过渡区域103中的杂质总量比R处于元件区域101与外周区域102的中间。即，设定为过渡区域103中的p型柱状区域20的直径较小的下部区域的厚度比元件区域101中的p型柱状区域20的直径较小的下部区域的厚度小。
或者，也可以使过渡区域103的p型柱状区域20的直径的变化量比元件区域101或外周区域102的p型柱状区域20的直径的变化量小。例如图26所示，在外周区域102的p型柱状区域20的直径恒定为直径d1、元件区域101的p型柱状区域20的直径从直径d1变小到直径d2的情况(d1＞d2)下，使过渡区域103的p型柱状区域20的直径从直径d1变化到直径d3。此时，通过使d1＞d3＞d2，能够使过渡区域103中的杂质总量比R处于元件区域101与外周区域102的中间。
另外，如上所述，例示了p型柱状区域20的与深度方向垂直的截面为矩形的半导体装置1。但是，p型柱状区域20的截面可以采用矩形以外的多边形或圆形等各种形状。
(其他实施方式)
如上述那样，通过实施方式来记载了本发明，但不应该理解为本发明被形成本文公开的一部分的描述和附图中限定。本领域技术人员明显可从本文公开中获得各种代替实施方式、实施例和运用技术。
如上所述，说明了如下例子：使元件区域101和外周区域102中的任意一方的p型柱状区域20的宽度Wp的一部分沿深度方向发生变化，从而对p型柱状区域20的深度方向的宽度进行调整。但是，也可以不对p型柱状区域20的宽度进行调整，而对p型柱状区域20的杂质浓度分布进行调整。
并且，也可以在满足ΔR1＞ΔR2的关系的范围内改变外周区域102中的p型柱状区域20的中心间的间隔L。并且，也可以在满足ΔR1＞ΔR2的关系的范围内，在使宽度Wp沿p型柱状区域20的深度方向恒定的部分中改变宽度Wp的一部分。
并且，也可以是，p型柱状区域20的深度在元件区域101和外周区域102中相等，p型柱状区域20的底部不到达n型半导体区域40的上表面。
并且，也可以是，在过渡区域103中，从元件区域101朝向外周区域102设置多个p型柱状区域20，使p型柱状区域20的杂质总量按照多个阶段从元件区域101朝向外周区域102逐渐变化。
这样，本发明当然也可以包含未在此处记载的各种实施方式等。因此，本发明的技术范围仅由基于上述说明为恰当的权利要求范围内的发明特定事项来确定。
产业上的可利用性
本发明的半导体装置能够用在采用超结构造的半导体装置的用途中。

Claims (10)

1.一种半导体装置，其具有形成有半导体元件的元件区域和配置在所述元件区域的周围的外周区域，该半导体装置的特征在于，具有：
第1导电型的第1半导体区域，其遍及所述元件区域和所述外周区域地延伸；以及
第2导电型的第2半导体区域，其在所述第1半导体区域的内部相互分开地排列成与所述第1半导体区域之间分别形成沿着膜厚方向延伸的pn结，从而构成周期性地配置有所述pn结的超结构造，所述膜厚方向是所述半导体装置的深度方向，
所述第2半导体区域的上部的宽度在所述元件区域和所述外周区域中相同并且所述第2半导体区域的下部的宽度在所述元件区域和所述外周区域中不同，使得与所述元件区域相比，在所述外周区域中第2导电型的杂质总量相对于第1导电型的杂质总量的杂质总量比更接近1。
2.一种半导体装置，其具有形成有半导体元件的元件区域和配置在所述元件区域的周围的外周区域，该半导体装置的特征在于，具有：
第1导电型的第1半导体区域，其遍及所述元件区域和所述外周区域地延伸；以及
第2导电型的第2半导体区域，其在所述第1半导体区域的内部相互分开地排列成与所述第1半导体区域之间分别形成沿着膜厚方向延伸的pn结，从而构成周期性地配置有所述pn结的超结构造，所述膜厚方向是所述半导体装置的深度方向，
所述第2半导体区域的下部的宽度在所述元件区域和所述外周区域中相同并且所述第2半导体区域的上部的宽度在所述元件区域和所述外周区域中不同，使得与所述元件区域相比，在所述外周区域中第2导电型的杂质总量相对于第1导电型的杂质总量的杂质总量比更接近1。
3.根据权利要求1或2所述的半导体装置，其特征在于，
在所述外周区域和所述元件区域的一方中，所述第2半导体区域在深度方向上为恒定的宽度，
在所述外周区域和所述元件区域的另一方中，所述第2半导体区域沿着深度方向具有宽度与所述恒定的宽度相同的区域和宽度与所述恒定的宽度不同的区域。
4.根据权利要求1或2所述的半导体装置，其特征在于，
所述第2半导体区域的所述宽度不同的区域的厚度为所述第2半导体区域的整体的厚度的一半以下。
5.根据权利要求1或2所述的半导体装置，其特征在于，
在所述元件区域与所述外周区域之间形成有过渡区域，所述过渡区域的所述杂质总量比处于所述元件区域与所述外周区域的中间。
6.根据权利要求5所述的半导体装置，其特征在于，
在所述元件区域和所述外周区域的至少任意一个区域中，所述第2半导体区域的宽度在深度方向上发生变化，
在所述过渡区域中，所述第2半导体区域的宽度在深度方向上发生变化，
所述过渡区域中的所述宽度发生变化的深度方向的位置与所述元件区域或所述外周区域的所述第2半导体区域的所述宽度发生变化的位置不同。
7.根据权利要求5所述的半导体装置，其特征在于，
该半导体装置还具有降低表面电场区域，该降低表面电场区域形成在所述外周区域中的所述第1半导体区域的上部，
所述降低表面电场区域配置在俯视时比所述过渡区域靠外侧的位置处。
8.根据权利要求1或2所述的半导体装置，其特征在于，
所述第2半导体区域的深度在所述元件区域和所述外周区域中相同。
9.根据权利要求1或2所述的半导体装置，其特征在于，
所述第2半导体区域遍及所述元件区域和所述外周区域地与所述第1半导体区域的主面平行地呈条状延伸，所述第2半导体区域的中心间的间隔在所述元件区域和所述外周区域中相同。
10.根据权利要求1或2所述的半导体装置，其特征在于，
所述第2半导体区域配置成在俯视时呈点状，所述第2半导体区域的中心间的间隔在所述元件区域和所述外周区域中相同。
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