JPWO2017094144A1 - 半導体装置 - Google Patents

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Abstract

半導体素子が形成された素子領域及び素子領域の周囲に配置された外周領域を有する半導体装置であって、素子領域と外周領域にわたって延在する第１導電型の第１の半導体領域と、第１の半導体領域との間にｐｎ接合が配置されたスーパージャンクション構造を構成する第２導電型の第２の半導体領域とを備え、外周領域における第１導電型の第１の半導体領域の不純物総量に対する第２導電型の第２の半導体領域の不純物総量の不純物総量比が、素子領域における不純物総量比よりも１に近い。

Description

本発明は、スーパージャンクション構造の半導体装置に関する。
ドリフト領域とｐ型の柱状領域とのｐｎ接合が周期的に形成されたスーパージャンクション（ＳＪ）構造のＭＯＳトランジスタ（以下において、「ＳＪＭＯＳ」という。）は、高耐圧且つ低オン抵抗であるという特性を有する。ＳＪＭＯＳでは、不純物濃度を高くしたドリフト領域を電流が流れ、オン抵抗を下げることができる。一方、逆バイアス時にｐｎ接合から伸びる空乏層によってドリフト領域が空乏化されて、高耐圧が確保される。このとき、ドリフト領域を完全に空乏化させるために、ｐ型の不純物総量とｎ型の不純物総量との比が１近傍に設定される。
ＳＪＭＯＳをパワー半導体素子として使用する場合などには、アバランシェ耐量の向上や信頼性を高く維持するために、半導体素子が配置される素子領域の耐圧よりも素子領域の周囲に配置される外周領域の耐圧を高く設定することが好ましい。これにより、十分なアバランシェ電流が流れる前に外周領域が負性抵抗モードになってアバランシェ耐量が低くなることを抑制できる。特に、ＳＪＭＯＳでは、ブレークダウン時にドリフト領域の電界強度が高くなる。このため、外周領域の耐圧が低いと、アバランシェ降伏が生じてからのアバランシェ電流と電圧の増大が小さいうちに破壊に至り、信頼性が低下する。
しかし、ＳＪＭＯＳでは、上記のようにＳＪ構造の不純物総量の比によって耐圧が確保される。
このため、素子領域よりも外周領域においてｐ型の柱状領域を深くすることによって、素子領域よりも外周領域の耐圧を高く設定する方法がある（例えば特許文献１参照。）。この構造によれば、外周領域において深さ方向に空乏層を広範囲に形成することにより、外周領域の耐圧を素子領域よりも高くできる。
特開２００８−７８２８２号公報
しかしながら、素子領域と外周領域との間でｐ型の柱状領域の深さに差をつけると、素子領域と外周領域との境界で電位分布の歪みが急峻となる。その結果、耐圧の低下や発振、アバランシェ耐量の低下などが引き起こされるなど、半導体装置の信頼性が低下する。
上記問題点に鑑み、本発明は、素子領域よりも外周領域の耐圧を高くしつつ、信頼性の高いスーパージャンクション構造を有する半導体装置を提供することを目的とする。
本発明の一態様によれば、半導体素子が形成された素子領域及び素子領域の周囲に配置された外周領域を有する半導体装置であって、（ア）素子領域と外周領域にわたって延在する第１導電型の第１の半導体領域と、（イ）第１の半導体領域との間にｐｎ接合が配置されたスーパージャンクション構造を構成する第２導電型の第２の半導体領域とを備え、外周領域における第１導電型の第１の半導体領域の不純物総量に対する第２導電型の第２の半導体領域の不純物総量の不純物総量比が、素子領域における不純物総量比よりも１に近い半導体装置が提供される。
本発明の他の態様によれば、半導体素子が形成された素子領域及び素子領域の周囲に配置された外周領域を有する半導体装置であって、（ア）素子領域と外周領域にわたって延在する第１導電型の第１の半導体領域と、（イ）第１の半導体領域との間に膜厚方向に沿って延伸するｐｎ接合をそれぞれ形成するように第１の半導体領域の内部に互いに離間して配列され、ｐｎ接合が周期的に配置されたスーパージャンクション構造を構成する複数の第２導電型の第２の半導体領域とを備え、第１導電型の不純物総量に対する第２導電型の不純物総量の不純物総量比が素子領域よりも外周領域において１に近いように、第２の半導体領域の上部の幅が素子領域と外周領域とにおいて同等であり且つ第２の半導体領域の下部の幅が素子領域と外周領域とにおいて異なる半導体装置が提供される。
本発明の更に他の態様によれば、半導体素子が形成された素子領域及び素子領域の周囲に配置された外周領域を有する半導体装置であって、（ア）素子領域と外周領域にわたって延在する第１導電型の第１の半導体領域と、（イ）第１の半導体領域との間に膜厚方向に沿って延伸するｐｎ接合をそれぞれ形成するように第１の半導体領域の内部に互いに離間して配列され、ｐｎ接合が周期的に配置されたスーパージャンクション構造を構成する複数の第２導電型の第２の半導体領域とを備え、第１導電型の不純物総量に対する第２導電型の不純物総量の不純物総量比が素子領域よりも外周領域において１に近いように、第２の半導体領域の下部の幅が素子領域と外周領域とにおいて同等であり且つ第２の半導体領域の上部の幅が素子領域と外周領域とにおいて異なる半導体装置が提供される。
本発明によれば、素子領域よりも外周領域の耐圧を高くしつつ、信頼性の高いスーパージャンクション構造を有する半導体装置を提供できる。
本発明の第１の実施形態に係る半導体装置の構成を示す模式的な断面図である。 本発明の第１の実施形態に係る半導体装置の構成を示す模式的な平面図である。 比較例の半導体装置の構成を示す模式的な断面図である。 図４（ａ）は図３に示した比較例の電位分布をシミュレーションした結果を示すグラフであり、図４（ｂ）は図３に示した比較例の電界分布をシミュレーションした結果を示すグラフである。 ドリフト領域における不純物総量比と耐圧の関係を示すグラフである。 本発明の第１の実施形態に係る半導体装置のｐ型柱状領域の形状の第１実施例を示す模式的な断面図である。 図６に示した外周領域におけるｐ型柱状領域の不純物量分布を示すグラフである。 図６に示したｐ型柱状領域の幅を示す模式的な平面図である。 図６に示した素子領域におけるｐ型柱状領域の不純物量分布を示すグラフである。 図１０（ａ）は本発明の第１の実施形態に係る半導体装置の電位分布をシミュレーションした結果を示すグラフであり、図１０（ｂ）は本発明の第１の実施形態に係る半導体装置の電界分布をシミュレーションした結果を示すグラフである。 本発明の第１の実施形態に係る半導体装置のｐ型柱状領域の形状の第２実施例を示す模式的な断面図である。 図１１に示したｐ型柱状領域の幅を示す模式的な平面図である。 図１１に示した素子領域におけるｐ型柱状領域の不純物量分布を示すグラフである。 本発明の第１の実施形態に係る半導体装置のｐ型柱状領域の形状の第３実施例を示す模式的な断面図である。 図１４に示したｐ型柱状領域の幅を示す模式的な平面図である。 図１４に示した外周領域におけるｐ型柱状領域の不純物量分布を示すグラフである。 本発明の第１の実施形態に係る半導体装置のｐ型柱状領域の形状の第４実施例を示す模式的な断面図である。 図１７に示したｐ型柱状領域の幅を示す模式的な平面図である。 図１７に示した外周領域におけるｐ型柱状領域の不純物量分布を示すグラフである。 ｐ型柱状領域の形成方法の例を説明するための模式図である。 本発明の第１の実施形態の第１実施例の変形例に係る半導体装置の構成を示す模式的な断面図である。 本発明の第１の実施形態の第２実施例の変形例に係る半導体装置の構成を示す模式的な断面図である。 本発明の第１の実施形態の第３実施例の変形例に係る半導体装置の構成を示す模式的な断面図である。 本発明の第１の実施形態の第４実施例の変形例に係る半導体装置の構成を示す模式的な断面図である。 本発明の第２の実施形態に係る半導体装置の構成を示す模式的な平面図である。 本発明の第２の実施形態の変形例に係る半導体装置の構成を示す模式的な平面図である。
次に、図面を参照して、本発明の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
また、以下に示す実施形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施形態は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の実施形態は、請求の範囲において、種々の変更を加えることができる。
（第１の実施形態）
本発明の第１の実施形態に係る半導体装置１は、図１に示すように、半導体素子が形成された素子領域１０１と素子領域１０１の周囲に配置された外周領域１０２を有する。半導体装置１は、素子領域１０１と外周領域１０２にわたって延在する第１導電型の第１の半導体領域（ドリフト領域１０）と、第１の半導体領域の内部に互いに離間して配列された複数の第２導電型の第２の半導体領域（ｐ型柱状領域２０）とを備える。
なお、第１導電型と第２導電型とは互いに反対導電型である。すなわち、第１導電型がｎ型であれば、第２導電型はｐ型であり、第１導電型がｐ型であれば、第２導電型はｎ型である。ここでは、第１導電型がｎ型、第２導電型がｐ型である。
ｐ型柱状領域２０は、ドリフト領域１０との間に膜厚方向（半導体装置１の深さ方向）に沿って延伸するｐｎ接合をそれぞれ形成するように配置されている。つまり、ドリフト領域１０とｐ型柱状領域２０とによって、ｐｎ接合が周期的に配置されたスーパージャンクション（ＳＪ）構造が構成されている。そして、詳細は後述するが、外周領域１０２における第１導電型の不純物総量に対する第２導電型の不純物総量の不純物総量比（以下において「不純物総量比」という。）が、素子領域１０１における不純物総量比よりも１に近いように設定されている。
ここで、第２導電型の不純物総量はＳＪ構造の領域内においてｐ型柱状領域２０の中心間のｐ型不純総量であり、第１導電型の不純物総量はＳＪ構造の領域内においてｐ型柱状領域２０の中心間に存在するドリフト領域１０のｎ型不純物総量である。
半導体装置１では、ドレイン電極３０上に、高濃度のｎ型半導体領域４０が配置されている。ｎ型半導体領域４０は、例えばシリコン（Ｓｉ）等の半導体基板にｎ型の不純物であるリン（Ｐ）等をドープして形成される。ｎ型半導体領域４０は、ドレイン領域として機能する。ドレイン電極３０とｎ型半導体領域４０とはオーミック接続されている。
ｎ型半導体領域４０の上に、ｎ型半導体領域４０よりも不純物濃度の低いドリフト領域１０が配置されている。ドリフト領域１０の内部に形成されたｐ型柱状領域２０の底部は、ｎ型半導体領域４０の上面に達している。図１に示すように、素子領域１０１と外周領域１０２で、ｐ型柱状領域２０の深さは同等である。
素子領域１０１においては、ｐ型柱状領域２０のそれぞれの上方に、ｐ型柱状領域２０よりも不純物濃度の高いｐ型のベース領域５０が配置されている。隣接するベース領域５０は、ドリフト領域１０によって離間されている。ｐ型柱状領域２０の上端部は、ベース領域５０の下面に達している。
ベース領域５０の内側に、ｎ型のソース領域６０が島状に配置されている。ソース領域６０の上面は、ベース領域５０及びドリフト領域１０の上面と同一平面レベルである。
少なくともベース領域５０と対向する領域の上方に、例えば隣接するソース領域６０の上方とソース領域６０間のドリフト領域１０の上方とにわたって、ゲート電極７０が配置されている。ゲート電極７０は、例えばポリシリコン膜である。ゲート電極７０は絶縁膜８０によって覆われており、ゲート電極７０と、ソース領域６０、ベース領域５０及びドリフト領域１０とは、絶縁膜８０によって電気的に絶縁されている。ゲート電極７０とベース領域５０との間の絶縁膜８０は、ゲート絶縁膜として機能する。絶縁膜８０には、例えばシリコン酸化膜などが使用される。
更に、絶縁膜８０の上面及び側面を覆ってソース電極９０が配置されている。ソース電極９０は、絶縁膜８０が配置されていない領域に露出するソース領域６０及びベース領域５０と接続されている。
半導体装置１では、ドレイン電極３０とソース電極９０間に所定の電圧を加えた状態でしきい値以上のゲート電圧をゲート電極７０に印加することにより、ベース領域５０のゲート電極７０に対向する領域にチャネルが形成される。これにより、ドレイン電極３０とソース電極９０間にドレイン電流が流れる。
外周領域１０２では、素子領域１０１に最近接のｐ型柱状領域２０の上部に接して、ｐ型柱状領域２０よりも不純物濃度の高い、例えばベース領域５０と同等の不純物濃度のｐ型領域１１０がドリフト領域１０の上部に配置されている。そして、ｐ型領域１１０から外周領域１０２の外縁方向に向かって延在するｐ型のリサーフ領域１２０が、ドリフト領域１０の上部に形成されている。リサーフ領域１２０の不純物濃度は、ベース領域５０やｐ型領域１１０よりも低い。ドリフト領域１０の表面にリサーフ領域１２０を形成することによって、逆バイアス時にｐｎ接合からの空乏層が外側に伸ばされ、空乏層の伸びが外周領域１０２においてなだらかになる。これにより、電界集中が緩和され、半導体装置１の耐圧が向上する。
図２に示すように、半導体装置１では、ｐ型柱状領域２０が、素子領域１０１と外周領域１０２にわたって連続的にドリフト領域１０の主面と並行してストライプ状に延伸する。つまり、平面視で、ｎ型のドリフト領域１０とｐ型柱状領域２０とがストライプ状に交互に配置されている。
ＳＪＭＯＳでは、アバランシェ耐量の向上や信頼性の維持のために、外周領域１０２の耐圧を素子領域１０１の耐圧よりも高く設定することが好ましい。このため、図３に示す比較例のように、素子領域１０１よりも外周領域１０２においてｐ型柱状領域２０を深くすることによって、素子領域１０１よりも外周領域１０２の耐圧を高く設定する方法がある。しかしながら、比較例の半導体装置では、図４（ａ）の領域Ａに示すように、素子領域１０１と外周領域１０２との境界に電位分布の急峻な歪みが発生する。その結果、耐圧の低下、発振、アバランシェ耐量の低下などが半導体装置に生じる。電位分布の急峻な歪みによって、例えば図４（ｂ）の領域Ｂに示すように、外周領域１０２との境界付近で素子領域１０１の端部に電界集中が生じる。その結果、比較例の半導体装置の耐圧が低下する。
これに対し、図１に示した半導体装置１では、素子領域１０１と外周領域１０２におけるｐ型柱状領域２０の深さは同等のまま、素子領域１０１と外周領域１０２におけるｐ型柱状領域２０の深さ方向の不純物量分布を制御して、外周領域１０２の耐圧を素子領域１０１の耐圧よりも高く設定している。以下に、半導体装置１におけるｐ型柱状領域２０の不純物量分布の制御について説明する。
図５に、半導体装置１におけるｐ型の不純物総量とｎ型の不純物総量との比と耐圧ＶＢの関係を示す。図５の横軸は、ｎ型の不純物総量Ｑｎに対するｐ型の不純物総量Ｑｐの比（以下において、「不純物総量比Ｒ」という。）である。ここで、Ｒ＝Ｑｐ／Ｑｎである。図５に示すように、不純物総量比Ｒが１の場合、即ち、不純物総量Ｑｐと不純物総量Ｑｎの関係がＱｐ＝Ｑｎの場合に、耐圧ＶＢが最も高い。そして、不純物総量比Ｒの１からの差分の絶対値が大きくなるほど、耐圧は低下する。
半導体装置１では、図５に示した不純物総量比Ｒと耐圧ＶＢとの関係に基づいて、外周領域１０２の耐圧が素子領域１０１の耐圧よりも高く設定されている。即ち、素子領域１０１における不純物総量比Ｒ１の１からの差分の絶対値が、外周領域１０２における不純物総量比Ｒ２の１からの差分の絶対値よりも大きくなるように、ｐ型の不純物総量とｎ型の不純物総量が設定されている。したがって、不純物総量比Ｒ１の１からの差分の絶対値ΔＲ１（ΔＲ１＝｜１−Ｒ１｜）と、不純物総量比Ｒ２の１からの差分の絶対値ΔＲ２（ΔＲ２＝｜１−Ｒ２｜）とは、ΔＲ１＞ΔＲ２の関係である。
ｐ型柱状領域２０の中心間の間隔Ｌが素子領域１０１と外周領域１０２とで同じである場合、ｐ型柱状領域２０の幅を狭くするほど不純物総量Ｑｐが減少する。つまり、不純物総量比Ｒが小さくなる。逆に、ｐ型柱状領域２０の幅を広くするほど不純物総量Ｑｐが増大し、不純物総量比Ｒが大きくなる。図１に示した半導体装置１では、ΔＲ１＞ΔＲ２の関係を満たすように、素子領域１０１と外周領域１０２におけるｐ型の柱状領域の幅Ｗｐが設定されている。
一方、例えば、素子領域１０１においてのみ、半導体装置１の深さ方向においてｐ型柱状領域２０の一部の幅Ｗｐをｐ型柱状領域２０のその他の部分と異なるようにする（例えば広くする）。このように深さ方向においてｐ型柱状領域２０の一部の幅Ｗｐを広くすることによって、素子領域１０１における不純物総量比Ｒ１を外周領域１０２における不純物総量比Ｒ２よりも大きくする。
外周領域１０２の深さ方向においては、ｐ型柱状領域２０の幅Ｗｐは一定である。ここで、不純物総量Ｑｐと不純物総量Ｑｎとが同等であって不純物総量比Ｒ２が１であるように、外周領域１０２のｐ型柱状領域２０の幅とｐ型柱状領域２０の中心位置が設定される。このため、外周領域１０２における差分の絶対値ΔＲ２は、素子領域１０１における差分の絶対値ΔＲ１よりも小さい。なお、外周領域１０２において不純物総量Ｑｐと不純物総量Ｑｎとが完全に同等でなくても、差分の絶対値ΔＲ２が差分の絶対値ΔＲ１よりも小さければよい。
例えば、図６に示す第１実施例のように、外周領域１０２のｐ型柱状領域２０の幅Ｗｐが深さ方向において幅Ｗａで一定の場合に不純物総量Ｑｐと不純物総量Ｑｎが等しく、不純物総量比Ｒ２が１に近いとする。このとき、不純物総量Ｑｐと不純物総量Ｑｎは、図７に示すように不純物量Ｑａである。なお、不純物量分布を示すグラフの縦軸は深さ方向の深さＤ、横軸は不純物量Ｑである（以下において同様。）。
このとき、素子領域１０１におけるｐ型柱状領域２０の上部の幅Ｗｐを下部の幅Ｗｐよりも広くすることによって、素子領域１０１における不純物総量比Ｒ１を外周領域１０２における不純物総量比Ｒ２よりも１から離れた値とする。これにより、差分の絶対値ΔＲ２が差分の絶対値ΔＲ１よりも小さくなる。図６に示した第１実施例では、素子領域１０１において繰り返し設けられるｐ型柱状領域２０の中心間の間隔Ｌが外周領域１０２のそれとも同等であって、素子領域１０１のｐ型柱状領域２０の上部の幅Ｗｂが広く、下部の幅Ｗａが外周領域１０２のｐ型柱状領域２０の幅Ｗａと同じである（Ｗａ＜Ｗｂ）。ここで、幅Ｗｂであるｐ型柱状領域２０の上部の領域は、ｐ型柱状領域２０全体の深さ方向の半分の位置よりも上方に設けられていることが好ましい。即ち、素子領域１０１のｐ型柱状領域２０の幅Ｗｐが外周領域１０２のｐ型柱状領域２０の幅Ｗｐと異なる領域の厚みが、ｐ型柱状領域２０の全体の厚みの半分以下であることが好ましい。更に、ｐ型柱状領域２０の上側１／３の領域の範囲内に幅Ｗｂの領域が設けられていることがより好ましい。図８に、素子領域１０１と外周領域１０２との境界領域におけるｐ型柱状領域２０の平面図を示す。素子領域１０１のｐ型柱状領域２０の下部を一点鎖線で示しており、素子領域１０１のｐ型柱状領域２０は素子領域１０１と外周領域１０２との境界領域で外周領域１０２のｐ型柱状領域２０へと連続的に設けられている。一方、素子領域１０１のｐ型柱状領域２０の上部は外周領域１０２のｐ型柱状領域２０の上部よりも幅が広く、境界領域で狭くなっている。
図６に示した素子領域１０１におけるｐ型柱状領域２０の不純物量分布では、図９に示すように、上部の不純物量Ｑｂが下部の不純物量Ｑａよりも多い。このため、素子領域１０１における不純物総量比Ｒ１は１よりも大きく且つ外周領域１０２における不純物総量比Ｒ２よりも１から離れた値であるため、ΔＲ１＞ΔＲ２に設定することができる。
したがって、半導体装置１では、素子領域１０１の耐圧が外周領域１０２の耐圧よりも小さい。図１０（ａ）に、半導体装置１の、素子領域１０１と外周領域１０２との境界付近における電位分布のシミュレーション結果を示す。比較例の場合の図４（ａ）と異なり、素子領域１０１と外周領域１０２との境界で電位分布は滑らかに変化している。その結果、図１０（ｂ）に示すように、素子領域１０１の端部での電界集中は発生していない。
なお、図６の第１実施例では素子領域１０１における不純物総量比Ｒ１を１よりも大きくする例を示したが、電流経路である素子領域１０１のｐ型柱状領域２０で挟まれたドリフト領域１０の幅が狭くなる。そこで、ΔＲ１＞ΔＲ２であって不純物総量比Ｒ１を１よりも小さくすることが好ましい。即ち、図１１に示す第２実施例のように、繰り返し設けられるｐ型柱状領域２０の中心間の間隔Ｌは素子領域１０１と外周領域１０２で同じであって、素子領域１０１におけるｐ型柱状領域２０の下部の狭い領域の幅を幅Ｗｃとし、上部の幅を外周領域１０２のｐ型柱状領域２０の幅Ｗａとする（Ｗａ＞Ｗｃ）。ここで、ｐ型柱状領域２０の幅の狭い領域はｐ型柱状領域２０の半分より下側に設けられていることが好ましく、ｐ型柱状領域２０の下側１／３の領域の範囲内に設けられていることがより好ましい。
図１２に、素子領域１０１と外周領域１０２との境界領域におけるｐ型柱状領域２０の平面図を示す。素子領域１０１のｐ型柱状領域２０の下部は一点鎖線で示しており、外周領域１０２のｐ型柱状領域２０よりも幅が狭く、境界領域で広くなっている。一方、素子領域１０１のｐ型柱状領域２０の上部は、境界領域で外周領域１０２のｐ型柱状領域２０へと連続的に設けられている。Ｗａ＞Ｗｃであるため、図１３に示すように、素子領域１０１におけるｐ型柱状領域２０の下部の不純物量Ｑｃが上部の不純物量Ｑａよりも小さい。このため、素子領域１０１における不純物総量比Ｒ１は１よりも小さく、外周領域１０２における不純物総量比Ｒ２よりも１から離れた値であるとして、ΔＲ１＞ΔＲ２に設定することができる。
上記では、外周領域１０２の深さ方向において各々のｐ型柱状領域２０の幅Ｗｐが一定とし、素子領域１０１の深さ方向において各々のｐ型柱状領域２０の一部の領域の幅Ｗｐが外周領域１０２のｐ型柱状領域２０の幅Ｗｐと異なり、且つｐ型柱状領域２０の残りの領域の幅Ｗｐが外周領域１０２におけるｐ型柱状領域２０の幅Ｗｐと同等の例を示した。しかし、素子領域１０１の深さ方向におけるｐ型柱状領域２０の幅Ｗｐは一定であって、外周領域１０２の深さ方向においてｐ型柱状領域２０の一部の領域の幅Ｗｐが外周領域１０２のｐ型柱状領域２０の幅Ｗｐと異なり、且つｐ型柱状領域２０の残りの領域の幅Ｗｐが素子領域１０１のｐ型柱状領域２０と同等の幅とすることによって、ΔＲ１＞ΔＲ２の関係を満たすようにしてもよい。この場合、電流経路である素子領域１０１の構造は従来と変わらないので、オン抵抗が増加することはない。
例えば、図１４に示す第３実施例のように、繰り返し設けられるｐ型柱状領域２０の中心間の間隔Ｌは素子領域１０１と外周領域１０２で同じであって、外周領域１０２におけるｐ型柱状領域２０が幅Ｗｐの広い上部の領域と狭い下部の領域とを有し、不純物総量比Ｒ２が１に近いとする。ここで、外周領域１０２におけるｐ型柱状領域２０の広い上部の領域の幅を幅Ｗｄ、狭い下部の領域の幅を幅Ｗｅとする。ここで、ｐ型柱状領域２０の幅Ｗｅの領域は、ｐ型柱状領域２０の半分より下側に設けることが好ましく、下側１／３の領域の範囲内に設けることがより好ましい。一方、素子領域１０１におけるｐ型柱状領域２０の幅が幅Ｗｄであり、ｐ型柱状領域２０の深さ方向において一定とする。図１５に、素子領域１０１と外周領域１０２との境界領域におけるｐ型柱状領域２０の平面図を示す。Ｗｄ＞Ｗｅであるため、図１６に示すように、外周領域１０２におけるｐ型柱状領域２０の幅Ｗｅでの不純物量Ｑｅがｐ型柱状領域２０の幅Ｗｄでの不純物量Ｑｄよりも小さい。このため、外周領域１０２における不純物総量比Ｒ２は素子領域１０１における不純物総量比Ｒ１に比べて１に近くなり、ΔＲ１＞ΔＲ２に設定することができる。
或いは、図１７に示す第４実施例のように、繰り返し設けられるｐ型柱状領域２０の中心間の間隔Ｌは素子領域１０１と外周領域１０２で同じであって、外周領域１０２におけるｐ型柱状領域２０の広い上部の領域の幅が幅Ｗｇ、狭い下部の領域の幅が幅Ｗｆとし、不純物総量比Ｒ２が不純物総量比Ｒ１より１に近いとする。ここで、ｐ型柱状領域２０の幅Ｗｇの領域をｐ型柱状領域２０の半分より上側に設けることが好ましく、上側１／３の領域の範囲内に設けることがより好ましい。一方、素子領域１０１におけるｐ型柱状領域２０の幅が幅Ｗｆであり、ｐ型柱状領域２０の深さ方向において一定とする。図１８に、素子領域１０１と外周領域１０２との境界領域におけるｐ型柱状領域２０の平面図を示す。Ｗｇ＞Ｗｆであるため、図１９に示すように、外周領域１０２におけるｐ型柱状領域２０の幅Ｗｇでの不純物量Ｑｇがｐ型柱状領域２０の幅Ｗｆでの不純物量Ｑｆよりも小さい。このため、外周領域１０２における不純物総量比Ｒ２は素子領域１０１における不純物総量比Ｒ１に比べて１に近くなり、ΔＲ１＞ΔＲ２に設定することができる。
ＳＪＭＯＳはオン電圧と耐圧のトレードオフ関係を改善するために、柱状領域の集積度が高い。ｐ型柱状領域２０の幅Ｗｐは狭いため、幅Ｗｐを深さ方向において均一に変化させると不純物総量比の変化量が大きく、耐圧の変化量も大きいため、制御が困難である。特に、マスクを用いてｐ型柱状領域２０を形成する場合、マスク寸法のマージンを考慮する必要があり、更に制御が困難である。したがって、ｐ型柱状領域２０の幅Ｗｐを深さ方向において全体を均一に変更して不純物量バランスを設定することは難しい。このため、ｐ型柱状領域２０の幅Ｗｐの全体ではなく、既に説明したように一部を変化させることが好ましい。
以上に説明したように、半導体装置１では、素子領域１０１の耐圧よりも外周領域１０２の耐圧が高くなるように、外周領域１０２及び素子領域１０１の一方においてｐ型柱状領域２０の深さ方向の不純物量分布が一定であり、外周領域１０２及び素子領域１０１の他方においてｐ型柱状領域２０の深さ方向の不純物量分布が変化する。例えば、不純物総量比Ｒ２が１に近く、且つ、ΔＲ１＞ΔＲ２の関係を満たすようにｐ型柱状領域２０の幅Ｗｐを設定する。これにより、高い耐圧を維持しつつ、素子領域１０１と外周領域１０２とで耐圧の差を設けて信頼性を向上することができる。つまり、半導体装置１ではアバランシェ耐量の向上と高い信頼性を実現している。
なお、半導体装置１のＳＪ構造は、例えばドリフト領域１０を縦長に深くエッチングして形成した溝（トレンチ）にｐ型のエピタキシャル層を埋め込む「ディープトレンチ方式」により形成可能である。ディープトレンチ方式でｐ型柱状領域２０を形成する場合、深さ方向においてｐ型柱状領域２０の一部の溝幅を変更するだけである。このため、素子領域１０１のｐ型柱状領域２０と外周領域１０２のｐ型柱状領域２０を同時に形成できるので、ｐ型柱状領域２０の一部の不純物濃度を変更してΔＲ１＞ΔＲ２とする場合に比べて、工程の増大を抑制できる。
或いは、多層エピタキシャル層を堆積させる「マルチエピレイヤー方式」によってＳＪ構造を形成してもよい。マルチエピレイヤー方式により形成したｐ型柱状領域２０の例を図２０に示す。マルチエピレイヤー方式では、ｎ型のエピタキシャル層を形成した後に、フォトリソグラフィ技術などにより形成したマスクを用いて、ボロンなどのｐ型の不純物イオンをエピタキシャル層の所定の領域に注入する。そして、アニール工程によって、ｎ型のエピタキシャル層内にｐ型の領域２００を形成する。熱拡散によって半導体領域を広げながら上記工程を繰り返すことによって、上下のｐ型の領域２００が互いにつながってｎ型の半導体領域にｐ型の柱状領域が形成される。マルチエピレイヤー方式では、深さ方向に沿って複数のくびれ箇所が生じる。このため、図２０に示すように複数の団子状のｐ型の領域２００が深さ方向に連結された形状にｐ型柱状領域２０が形成される。
マルチエピレイヤー方式によってｐ型柱状領域２０を形成する場合は、深さ方向にｐ型柱状領域２０を形成する途中で、露光寸法の異なるマスクに変更するだけでよい。このため、素子領域１０１のｐ型柱状領域２０と外周領域１０２のｐ型柱状領域２０を同時に形成できる。したがって、ｐ型柱状領域２０の一部の不純物濃度を変更してΔＲ１＞ΔＲ２とする場合に比べて、工程の増大を抑制できる。ここで、個々のｐ型の領域２００の最大の幅Ｗｐが一定の場合は、ｐ型柱状領域２０は深さ方向おいて一定であるものとする。逆に、深さ方向において個々のｐ型の領域２００の最大の幅Ｗｐが変化している場合は、ｐ型柱状領域２０は深さ方向に変化しているものとする。
なお、１つのｐ型柱状領域２０において、複数個（２〜５個）の団子状のｐ型の領域２００の幅が残りのｐ型の領域２００の幅と異なるようにして、ΔＲ１＞ΔＲ２の関係を満足するようにすることが好ましい。
＜変形例＞
素子領域１０１と外周領域１０２との間に、不純物総量比Ｒが素子領域１０１と外周領域１０２の中間である移行領域を配置してもよい。例えば、素子領域１０１と外周領域１０２の少なくともいずれか一方においてｐ型柱状領域２０の幅Ｗｐが深さ方向においてその一部で広く且つ残りの領域で一定であり、他方においては深さ方向に一定である場合に、移行領域においてもｐ型柱状領域２０の幅Ｗｐを深さ方向においてその一部で広く且つ残りの領域で一定である。このとき、移行領域において幅Ｗｐが広い領域の厚みを、素子領域１０１と外周領域１０２の厚みの中間になるように設定する。
例えば、図６に示した第１実施例のように素子領域１０１のｐ型柱状領域２０が幅Ｗａの上部の領域と幅Ｗｂである下部の領域を有し、外周領域１０２のｐ型柱状領域２０が深さ方向において一定の幅Ｗｂを有する場合（Ｗａ＜Ｗｂ）に、図２１に示すように、移行領域１０３においても幅Ｗａの上部の領域と幅Ｗｂの下部の領域を有するようにｐ型柱状領域２０を形成する。このとき、素子領域１０１のｐ型柱状領域２０よりも幅Ｗｂである領域が少ないように、移行領域１０３のｐ型柱状領域２０の幅Ｗａの領域の厚みを素子領域１０１のｐ型柱状領域２０の幅Ｗａの領域の厚みより小さくする。これにより、移行領域１０３における不純物総量比Ｒは、素子領域１０１と外周領域１０２の中間になる。
図１１に示した第２実施例、図１４に示した第３実施例及び図１７に示した第４実施例のようにｐ型柱状領域２０の幅Ｗｐが変化する場合も同様である。ｐ型柱状領域２０が図１１、図１４及び図１７に示した形状である半導体装置１に配置する移行領域１０３の例を、それぞれ図２２、図２３、図２４に示した。
移行領域１０３を配置することによって、素子領域１０１と外周領域１０２との境界における電位分布の変化が小さくなり、歪みの発生を抑制できる。その結果、電界分布の変化が滑らかになり、半導体装置１の耐圧を更に向上することができる。
なお、図２１〜図２４に示すように、リサーフ領域１２０は移行領域１０３よりも平面視で外側に配置されていることが好ましい。これは、リサーフ領域１２０が、外周領域１０２よりも耐圧の低い移行領域１０３のｐ型柱状領域２０に接していることによって、半導体装置１の耐圧の低下を招くためである。
（第２の実施形態）
本発明の第２の実施形態に係る半導体装置１は、図２５に示すように、ｐ型柱状領域２０が平面視で一定の中心間の間隔Ｌを開けてドット状に配置されている。その他の構成については、図１に示す第１の実施形態と同様である。
即ち、図２５に示すように深さ方向と垂直な断面が矩形状であるｐ型柱状領域２０においても、ｐ型柱状領域２０がストライプ状である場合と同様にｐ型柱状領域２０の深さ方向の不純物量分布を調整する。例えば、素子領域１０１及び外周領域１０２のいずれか一方においてｐ型柱状領域２０の深さ方向の不純物量分布を一定とする。そして、他方においては、深さ方向の不純物量分布を変化させる。その結果、外周領域１０２の耐圧を素子領域１０１の耐圧よりも高く設定することができる。図２５は、素子領域１０１においてｐ型柱状領域２０の径を下部において小さくした例を示している。他は、第１の実施形態と実質的に同様であり、重複した記載を省略する。
上記のように、第２の実施形態に係る半導体装置１においても、高い耐圧を維持しつつ、素子領域１０１と外周領域１０２とで耐圧の差を設けて半導体装置１の信頼性を向上することができる。
また、素子領域１０１と外周領域１０２との間に、不純物総量比Ｒが素子領域１０１と外周領域１０２の中間である移行領域１０３を配置してもよい。例えば、外周領域１０２のｐ型柱状領域２０の径が一定であり、素子領域１０１のｐ型柱状領域２０の径を下部において小さくした場合、移行領域１０３においてもｐ型柱状領域２０の径を下部において小さくする。このとき、移行領域１０３における不純物総量比Ｒが素子領域１０１と外周領域１０２の中間であるようする。即ち、移行領域１０３におけるｐ型柱状領域２０の径の小さい下部の領域の厚みが素子領域１０１におけるｐ型柱状領域２０の径の小さい下部の領域の厚みよりも小さくなるように設定する。
或いは、移行領域１０３のｐ型柱状領域２０の径の変化量を、素子領域１０１や外周領域１０２のｐ型柱状領域２０の径の変化量よりも小さくしてもよい。例えば図２６に示すように、外周領域１０２のｐ型柱状領域２０の径が径ｄ１で一定であり、素子領域１０１のｐ型柱状領域２０の径が径ｄ１から径ｄ２に小さく変化する場合（ｄ１＞ｄ２）、移行領域１０３のｐ型柱状領域２０の径を径ｄ１から径ｄ３に変化させる。このとき、ｄ１＞ｄ３＞ｄ２とすることにより、移行領域１０３における不純物総量比Ｒを素子領域１０１と外周領域１０２の中間にできる。
なお、上記では、ｐ型柱状領域２０の深さ方向と垂直な断面が矩形状である半導体装置１を例示的に示した。しかし、ｐ型柱状領域２０の断面は、矩形状以外の多角形状や円形状など、種々の形状を採用可能である。
（その他の実施形態）
上記のように本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
上記では、素子領域１０１と外周領域１０２のいずれか一方のｐ型柱状領域２０について深さ方向において幅Ｗｐの一部を変化させることによって、ｐ型柱状領域２０の深さ方向の幅を調整する例を説明した。しかし、ｐ型柱状領域２０の幅ではなくｐ型柱状領域２０の不純物濃度分布を調整してもよい。
また、ΔＲ１＞ΔＲ２の関係を満たす範囲で、外周領域１０２におけるｐ型柱状領域２０の中心間の間隔Ｌを変えてもよい。また、ΔＲ１＞ΔＲ２の関係を満たす範囲で、ｐ型柱状領域２０の深さ方向において幅Ｗｐを一定としていた部分において、幅Ｗｐの一部を変えてもよい。
また、ｐ型柱状領域２０の深さが素子領域１０１と外周領域１０２で同等であって、ｐ型柱状領域２０の底部がｎ型半導体領域４０の上面に達していなくてもよい。
また、移行領域１０３において、素子領域１０１から外周領域１０２に向かって複数のｐ型柱状領域２０を設け、複数の段階を踏んで素子領域１０１から外周領域１０２に向けてｐ型柱状領域２０の不純物総量を徐々に変化させてもよい。
このように、本発明はここでは記載していない様々な実施形態等を含むことはもちろんである。したがって、本発明の技術的範囲は上記の説明から妥当な請求の範囲に係る発明特定事項によってのみ定められるものである。
本発明の半導体装置は、スーパージャンクション構造を採用する半導体装置の用途に利用可能である。

Claims (11)

  1. 半導体素子が形成された素子領域及び前記素子領域の周囲に配置された外周領域を有する半導体装置であって、
    前記素子領域と前記外周領域にわたって延在する第１導電型の第１の半導体領域と、
    前記第１の半導体領域との間にｐｎ接合が配置されたスーパージャンクション構造を構成する第２導電型の第２の半導体領域と
    を備え、
    前記外周領域における第１導電型の前記第１の半導体領域の不純物総量に対する第２導電型の前記第２の半導体領域の不純物総量の不純物総量比が、前記素子領域における前記不純物総量比よりも１に近いことを特徴とする半導体装置。
  2. 前記外周領域及び前記素子領域の一方において前記第２の半導体領域が深さ方向において一定の幅であり、
    前記外周領域及び前記素子領域の他方において前記第２の半導体領域が深さ方向に沿って前記一定の幅と同じ幅の領域と異なる幅の領域とを有する
    ことを特徴とする請求項１に記載の半導体装置。
  3. 半導体素子が形成された素子領域及び前記素子領域の周囲に配置された外周領域を有する半導体装置であって、
    前記素子領域と前記外周領域にわたって延在する第１導電型の第１の半導体領域と、
    前記第１の半導体領域との間に膜厚方向に沿って延伸するｐｎ接合をそれぞれ形成するように前記第１の半導体領域の内部に互いに離間して配列され、前記ｐｎ接合が周期的に配置されたスーパージャンクション構造を構成する第２導電型の第２の半導体領域と
    を備え、
    第１導電型の不純物総量に対する第２導電型の不純物総量の不純物総量比が前記素子領域よりも前記外周領域において１に近いように、前記第２の半導体領域の上部の幅が前記素子領域と前記外周領域とにおいて同等であり且つ前記第２の半導体領域の下部の幅が前記素子領域と前記外周領域とにおいて異なることを特徴とする半導体装置。
  4. 半導体素子が形成された素子領域及び前記素子領域の周囲に配置された外周領域を有する半導体装置であって、
    前記素子領域と前記外周領域にわたって延在する第１導電型の第１の半導体領域と、
    前記第１の半導体領域との間に膜厚方向に沿って延伸するｐｎ接合をそれぞれ形成するように前記第１の半導体領域の内部に互いに離間して配列され、前記ｐｎ接合が周期的に配置されたスーパージャンクション構造を構成する第２導電型の第２の半導体領域と
    を備え、
    第１導電型の不純物総量に対する第２導電型の不純物総量の不純物総量比が前記素子領域よりも前記外周領域において１に近いように、前記第２の半導体領域の下部の幅が前記素子領域と前記外周領域とにおいて同等であり且つ前記第２の半導体領域の上部の幅が前記素子領域と前記外周領域とにおいて異なることを特徴とする半導体装置。
  5. 前記第２の半導体領域の前記幅が異なる領域の厚みが、前記第２の半導体領域の全体の厚みの半分以下であることを特徴とする請求項３又は４に記載の半導体装置。
  6. 前記素子領域と前記外周領域との間に、前記不純物総量比が前記素子領域と前記外周領域の中間である移行領域が形成されていることを特徴とする請求項１、３、４のいずれか１項に記載の半導体装置。
  7. 前記素子領域と前記外周領域の少なくともいずれかにおいて前記第２の半導体領域の幅が深さ方向に変化し、
    前記移行領域において前記第２の半導体領域の幅が深さ方向に変化し、
    前記移行領域において前記幅が変化する深さ方向の位置が、前記素子領域又は前記外周領域の前記第２の半導体領域の前記幅が変化する位置と異なる
    ことを特徴とする請求項６に記載の半導体装置。
  8. 前記外周領域において前記第１の半導体領域の上部に形成されたリサーフ領域を更に備え、
    前記リサーフ領域が前記移行領域よりも平面視で外側に配置されていることを特徴とする請求項６に記載の半導体装置。
  9. 前記素子領域と前記外周領域で、前記第２の半導体領域の深さが同等であることを特徴とする請求項１、３、４のいずれか１項に記載の半導体装置。
  10. 前記第２の半導体領域が、前記素子領域と前記外周領域にわたって前記第１の半導体領域の主面と並行してストライプ状に延伸し、前記第２の半導体領域の中心間の間隔が前記素子領域と前記外周領域とで同じであることを特徴とする請求項１、３、４のいずれか１項に記載の半導体装置。
  11. 前記第２の半導体領域が、平面視でドット状に配置され、前記第２の半導体領域の中心間の間隔が前記素子領域と前記外周領域とで同じであることを特徴とする請求項１、３、４のいずれか１項に記載の半導体装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100994719B1 (ko) * 2003-11-28 2010-11-16 페어차일드코리아반도체 주식회사 슈퍼정션 반도체장치
JP4940546B2 (ja) * 2004-12-13 2012-05-30 株式会社デンソー 半導体装置
JP2006313892A (ja) * 2005-04-07 2006-11-16 Toshiba Corp 半導体素子
US7541643B2 (en) * 2005-04-07 2009-06-02 Kabushiki Kaisha Toshiba Semiconductor device
JP2008078282A (ja) 2006-09-20 2008-04-03 Toshiba Corp 半導体装置及びその製造方法
JP4686580B2 (ja) * 2008-08-14 2011-05-25 株式会社東芝 電力用半導体装置
JP2010045307A (ja) * 2008-08-18 2010-02-25 Toshiba Corp 電力用半導体装置
JP5462020B2 (ja) * 2009-06-09 2014-04-02 株式会社東芝 電力用半導体素子
JP4998524B2 (ja) * 2009-07-24 2012-08-15 サンケン電気株式会社 半導体装置
KR101930381B1 (ko) * 2011-04-27 2018-12-19 페어차일드 세미컨덕터 코포레이션 전력 소자들을 위한 슈퍼정션 구조물 및 제조방법들
CN103077970B (zh) * 2011-10-26 2015-10-14 上海华虹宏力半导体制造有限公司 超级结器件及其制造方法
JP6369173B2 (ja) * 2014-04-17 2018-08-08 富士電機株式会社 縦型半導体装置およびその製造方法

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