KR20180037057A - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR20180037057A
KR20180037057A KR1020187007969A KR20187007969A KR20180037057A KR 20180037057 A KR20180037057 A KR 20180037057A KR 1020187007969 A KR1020187007969 A KR 1020187007969A KR 20187007969 A KR20187007969 A KR 20187007969A KR 20180037057 A KR20180037057 A KR 20180037057A
Authority
KR
South Korea
Prior art keywords
region
semiconductor
width
semiconductor region
total amount
Prior art date
Application number
KR1020187007969A
Other languages
English (en)
Other versions
KR102015962B1 (ko
Inventor
도모유키 오모리
Original Assignee
산켄덴키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 산켄덴키 가부시키가이샤 filed Critical 산켄덴키 가부시키가이샤
Publication of KR20180037057A publication Critical patent/KR20180037057A/ko
Application granted granted Critical
Publication of KR102015962B1 publication Critical patent/KR102015962B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0646—PN junctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

반도체 소자가 형성된 소자영역 및 소자영역의 주위에 배치된 외주영역을 갖는 반도체 장치로서, 소자영역과 외주영역에 걸쳐서 연장되는 제1도전형의 제1반도체 영역과, 제1반도체 영역과의 사이에 pn접합이 배치된 슈퍼정션 구조를 구성하는 제2도전형의 제2반도체 영역을 구비하고, 외주영역에 있어서의 제1도전형의 제1반도체 영역의 불순물 총량에 대한 제2도전형의 제2반도체 영역의 불순물 총량의 불순물 총량비가, 소자영역에 있어서의 불순물 총량비보다 1에 가깝다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은, 슈퍼정션(Super Junction) 구조의 반도체 장치(半導體 裝置)에 관한 것이다.
드리프트 영역(drift 領域)과 p형의 기둥모양 영역의 pn접합이 주기적으로 형성된 슈퍼정션(SJ) 구조의 MOS 트랜지스터(이하에서 「SJMOS」라고 한다)는, 높은 내압(耐壓) 또한 낮은 온저항(on抵抗)이라는 특성을 갖는다. SJMOS에서는, 불순물 농도를 높게 한 드리프트 영역을 전류가 흘러서 온저항을 내릴 수 있다. 한편 역바이어스(reverse bias) 시에 pn접합으로부터 신장되는 공핍층(空乏層)에 의하여 드리프트 영역이 공핍화 되어 높은 내압이 확보된다. 이때에 드리프트 영역을 완전히 공핍화 시키기 위하여 p형의 불순물 총량과 n형의 불순물 총량의 비가 1 근방에 설정된다.
SJMOS를 파워 반도체 소자로서 사용하는 경우 등에는, 애벌런치 내량(avalanche 耐量)의 향상이나 신뢰성을 높게 유지하기 위하여 반도체 소자가 배치되는 소자영역(素子領域)의 내압보다 소자영역의 주위에 배치되는 외주영역(外周領域)의 내압을 높게 설정하는 것이 바람직하다. 이에 따라 충분한 애벌런치 전류가 흐르기 전에 외주영역이 부성저항모드(負性抵抗mode)가 되어 애벌런치 내량이 낮아지는 것을 억제할 수 있다. 특히 SJMOS에서는, 브레이크다운(breakdown) 시에 드리프트 영역의 전계강도(電界强度)가 높아지게 된다. 이 때문에, 외주영역의 내압이 낮으면, 애벌런치 항복이 생겨서 애벌런치 전류와 전압의 증대가 작은 동안에 파괴에 도달하여 신뢰성이 저하된다.
그러나 SJMOS에서는, 상기한 바와 같이 SJ구조의 불순물 총량의 비에 의하여 내압이 확보된다.
이 때문에, 소자영역보다 외주영역에 있어서 p형의 기둥모양 영역을 깊게 함으로써 소자영역보다 외주영역의 내압을 높게 설정하는 방법이 있다(예를 들면 특허문헌1을 참조). 이 구조에 의하면, 외주영역에 있어서 깊이방향으로 공핍층을 광범위하게 형성함으로써 외주영역의 내압을 소자영역보다 높게 할 수 있다.
: 일본국 공개특허 특개2008-78282호 공보
그러나 소자영역과 외주영역의 사이에서 p형의 기둥모양 영역의 깊이에 차이를 두면, 소자영역과 외주영역의 경계에서 전위분포의 왜곡이 급격하게 높아지게 된다. 그 결과 내압의 저하나 발진, 애벌런치 내량의 저하 등이 야기되는 등 반도체 장치의 신뢰성이 저하된다.
상기 문제점을 고려하여, 본 발명은, 소자영역보다 외주영역의 내압을 높게 하면서, 신뢰성이 높은 슈퍼정션 구조를 갖는 반도체 장치를 제공하는 것을 목적으로 한다.
본 발명의 하나의 태양에 의하면, 반도체 소자가 형성된 소자영역 및 소자영역의 주위에 배치된 외주영역을 갖는 반도체 장치로서, (가)소자영역과 외주영역에 걸쳐서 연장되는 제1도전형의 제1반도체 영역과, (나)제1반도체 영역과의 사이에 pn접합이 배치된 슈퍼정션 구조를 구성하는 제2도전형의 제2반도체 영역을 구비하고, 외주영역에 있어서의 제1도전형의 제1반도체 영역의 불순물 총량에 대한 제2도전형의 제2반도체 영역의 불순물 총량의 불순물 총량비가, 소자영역에 있어서의 불순물 총량비보다 1에 가까운 반도체 장치가 제공된다.
본 발명의 다른 태양에 의하면, 반도체 소자가 형성된 소자영역 및 소자영역의 주위에 배치된 외주영역을 갖는 반도체 장치로서, (가)소자영역과 외주영역에 걸쳐서 연장되는 제1도전형의 제1반도체 영역과, (나)제1반도체 영역과의 사이에 막두께방향을 따라 연신되는 pn접합을 각각 형성하도록 제1반도체 영역의 내부에 서로 이간하여 배열되고, pn접합이 주기적으로 배치된 슈퍼정션 구조를 구성하는 복수의 제2도전형의 제2반도체 영역을 구비하고, 제1도전형의 불순물 총량에 대한 제2도전형의 불순물 총량의 불순물 총량비가 소자영역보다 외주영역에 있어서 1에 가깝도록, 제2반도체 영역의 상부의 폭이 소자영역과 외주영역에 있어서 동등하고 또한 제2반도체 영역의 하부의 폭이 소자영역과 외주영역에 있어서 다른 반도체 장치가 제공된다.
본 발명의 또 다른 태양에 의하면, 반도체 소자가 형성된 소자영역 및 소자영역의 주위에 배치된 외주영역을 갖는 반도체 장치로서, (가)소자영역과 외주영역에 걸쳐서 연장되는 제1도전형의 제1반도체 영역과, (나)제1반도체 영역과의 사이에 막두께방향을 따라 연신되는 pn접합을 각각 형성하도록 제1반도체 영역의 내부에 서로 이간하여 배열되고, pn접합이 주기적으로 배치된 슈퍼정션 구조를 구성하는 복수의 제2도전형의 제2반도체 영역을 구비하고, 제1도전형의 불순물 총량에 대한 제2도전형의 불순물 총량의 불순물 총량비가 소자영역보다 외주영역에 있어서 1에 가깝도록, 제2반도체 영역의 하부의 폭이 소자영역과 외주영역에 있어서 동등하고 또한 제2반도체 영역의 상부의 폭이 소자영역과 외주영역에 있어서 다른 반도체 장치가 제공된다.
본 발명에 의하면, 소자영역보다 외주영역의 내압을 높게 하면서, 신뢰성이 높은 슈퍼정션 구조를 갖는 반도체 장치를 제공할 수 있다.
도1은, 본 발명의 제1실시형태에 관한 반도체 장치의 구성을 나타내는 도식적인 단면도이다.
도2는, 본 발명의 제1실시형태에 관한 반도체 장치의 구성을 나타내는 도식적인 평면도이다.
도3은, 비교예의 반도체 장치의 구성을 나타내는 도식적인 단면도이다.
도4에 있어서, 도4(a)는 도3에 나타낸 비교예의 전위분포를 시뮤레이션한 결과를 나타내는 그래프이고, 도4(b)는 도3에 나타낸 비교예의 전계분포를 시뮤레이션한 결과를 나타내는 그래프이다.
도5는, 드리프트 영역에 있어서의 불순물 총량비와 내압의 관계를 나타내는 그래프이다.
도6은, 본 발명의 제1실시형태에 관한 반도체 장치의 p형 기둥모양 영역의 형상의 제1실시예를 나타내는 도식적인 단면도이다.
도7은, 도6에 나타낸 외주영역에 있어서의 p형 기둥모양 영역의 불순물량 분포를 나타내는 그래프이다.
도8은, 도6에 나타낸 p형 기둥모양 영역의 폭을 나타내는 도식적인 평면도이다.
도9는, 도6에 나타낸 소자영역에 있어서의 p형 기둥모양 영역의 불순물량 분포를 나타내는 그래프이다.
도10에 있어서, 도10(a)는 본 발명의 제1실시형태에 관한 반도체 장치의 전위분포를 시뮤레이션한 결과를 나타내는 그래프이고, 도10(b)는 본 발명의 제1실시형태에 관한 반도체 장치의 전계분포를 시뮤레이션한 결과를 나타내는 그래프이다.
도11은, 본 발명의 제1실시형태에 관한 반도체 장치의 p형 기둥모양 영역의 형상의 제2실시예를 나타내는 도식적인 단면도이다.
도12는, 도11에 나타낸 p형 기둥모양 영역의 폭을 나타내는 도식적인 평면도이다.
도13은, 도11에 나타낸 소자영역에 있어서의 p형 기둥모양 영역의 불순물량 분포를 나타내는 그래프이다.
도14는, 본 발명의 제1실시형태에 관한 반도체 장치의 p형 기둥모양 영역의 형상의 제3실시예를 나타내는 도식적인 단면도이다.
도15는, 도14에 나타낸 p형 기둥모양 영역의 폭을 나타내는 도식적인 평면도이다.
도16은, 도14에 나타낸 외주영역에 있어서의 p형 기둥모양 영역의 불순물량 분포를 나타내는 그래프이다.
도17은, 본 발명의 제1실시형태에 관한 반도체 장치의 p형 기둥모양 영역의 형상의 제4실시예를 나타내는 도식적인 단면도이다.
도18은, 도17에 나타낸 p형 기둥모양 영역의 폭을 나타내는 도식적인 평면도이다.
도19는, 도17에 나타낸 외주영역에 있어서의 p형 기둥모양 영역의 불순물량 분포를 나타내는 그래프이다.
도20은, p형 기둥모양 영역의 형성방법의 예를 설명하기 위한 도식도이다.
도21은, 본 발명의 제1실시형태의 제1실시예의 변형예에 관한 반도체 장치의 구성을 나타내는 도식적인 단면도이다.
도22는, 본 발명의 제1실시형태의 제2실시예의 변형예에 관한 반도체 장치의 구성을 나타내는 도식적인 단면도이다.
도23은, 본 발명의 제1실시형태의 제3실시예의 변형예에 관한 반도체 장치의 구성을 나타내는 도식적인 단면도이다.
도24는, 본 발명의 제1실시형태의 제4실시예의 변형예에 관한 반도체 장치의 구성을 나타내는 도식적인 단면도이다.
도25는, 본 발명의 제2실시형태에 관한 반도체 장치의 구성을 나타내는 도식적인 평면도이다.
도26은, 본 발명의 제2실시형태의 변형예에 관한 반도체 장치의 구성을 나타내는 도식적인 평면도이다.
다음에 도면을 참조하여 본 발명의 실시형태를 설명한다. 이하의 도면의 기재에 있어서, 동일 또는 유사한 부분에는 동일 또는 유사한 부호를 붙이고 있다. 단, 도면은 도식적인 것으로서, 각 층의 두께 비율 등은 현실의 것과는 다른 것에 유의하여야 한다. 따라서 구체적인 두께나 치수는 이하의 설명을 참작하여 판단하여야 할 것이다. 또한 도면 상호간에 있어서도 서로의 치수의 관계나 비율이 다른 부분이 포함되어 있는 것은 물론이다.
또한 이하에 나타내는 실시형태는, 본 발명의 기술적 사상을 구체화 하기 위한 장치나 방법을 예시하는 것으로서, 본 발명의 실시형태는, 구성부품의 재질, 형상, 구조, 배치 등을 하기의 것으로 특정하는 것은 아니다. 본 발명의 실시형태는, 청구의 범위에 있어서 다양한 변경을 가할 수 있다.
(제1실시형태)
본 발명의 제1실시형태에 관한 반도체 장치(1)는, 도1에 나타내는 바와 같이 반도체 소자가 형성된 소자영역(素子領域)(101)과 소자영역(101)의 주위에 배치된 외주영역(外周領域)(102)을 갖는다. 반도체 장치(1)는, 소자영역(101)과 외주영역(102)에 걸쳐서 연장되는 제1도전형(第1導電型)의 제1반도체 영역(드리프트 영역(drift 領域)(10))과, 제1반도체 영역의 내부에 서로 이간하여 배열된 복수의 제2도전형의 제2반도체 영역(p형 기둥모양 영역(20))을 구비한다.
또 제1도전형과 제2도전형은 서로 반대의 도전형이다. 즉 제1도전형이 n형이면 제2도전형은 p형이고, 제1도전형이 p형이면 제2도전형은 n형이다. 여기에서는 제1도전형이 n형, 제2도전형이 p형이다.
p형 기둥모양 영역(20)은, 드리프트 영역(10)과의 사이에 막두께방향(반도체 장치(1)의 깊이방향)을 따라 연신(延伸)되는 pn접합을 각각 형성하도록 배치되어 있다. 즉 드리프트 영역(10)과 p형 기둥모양 영역(20)에 의하여, pn접합이 주기적으로 배치된 슈퍼정션(SJ(Super Junction)) 구조가 구성되어 있다. 그리고 상세한 것은 후술하지만, 외주영역(102)에 있어서의 제1도전형의 불순물 총량에 대한 제2도전형의 불순물 총량의 불순물 총량비(이하에서 「불순물 총량비」라고 한다)가, 소자영역(101)에 있어서의 불순물 총량비보다 1에 가깝도록 설정되어 있다.
여기에서 제2도전형의 불순물 총량은 SJ구조의 영역 내에 있어서 p형 기둥모양 영역(20)의 중심 사이의 p형 불순물 총량이고, 제1도전형의 불순물 총량은 SJ구조의 영역 내에 있어서 p형 기둥모양 영역(20)의 중심 사이에 존재하는 드리프트 영역(10)의 n형 불순물 총량이다.
반도체 장치(1)에서는, 드레인 전극(drain 電極)(30) 위에 고농도의 n형 반도체 영역(40)이 배치되어 있다. n형 반도체 영역(40)은, 예를 들면 실리콘(Si) 등의 반도체 기판에 n형의 불순물인 인(P) 등을 도프(dope)하여 형성된다. n형 반도체 영역(40)은 드레인 영역으로서 기능을 한다. 드레인 전극(30)과 n형 반도체 영역(40)은 옴 접속(ohmic connected)되어 있다.
n형 반도체 영역(40) 위에, n형 반도체 영역(40)보다 불순물 농도가 낮은 드리프트 영역(10)이 배치되어 있다. 드리프트 영역(10)의 내부에 형성된 p형 기둥모양 영역(20)의 바닥부는, n형 반도체 영역(40)의 상면에 도달하고 있다. 도1에 나타내는 바와 같이 소자영역(101)과 외주영역(102)에서, p형 기둥모양 영역(20)의 깊이는 동등하다.
소자영역(101)에 있어서는, p형 기둥모양 영역(20)의 각각의 상방에, p형 기둥모양 영역(20)보다 불순물 농도가 높은 p형의 베이스 영역(base 領域)(50)이 배치되어 있다. 인접하는 베이스 영역(50)은 드리프트 영역(10)에 의하여 이간되어 있다. p형 기둥모양 영역(20)의 상단부는 베이스 영역(50)의 하면에 도달하고 있다.
베이스 영역(50)의 내측에 n형의 소스 영역(source 領域)(60)이 섬(島)모양으로 배치되어 있다. 소스 영역(60)의 상면은, 베이스 영역(50) 및 드리프트 영역(10)의 상면과 동일한 평면 레벨이다.
적어도 베이스 영역(50)과 대향하는 영역의 상방에, 예를 들면 인접하는 소스 영역(60)의 상방과 소스 영역(60) 사이의 드리프트 영역(10)의 상방에 걸쳐서 게이트 전극(gate 電極)(70)이 배치되어 있다. 게이트 전극(70)은 예를 들면 폴리실리콘막이다. 게이트 전극(70)은 절연막(絶緣膜)(80)에 의하여 덮여 있어, 게이트 전극(70)과, 소스 영역(60), 베이스 영역(50) 및 드리프트 영역(10)은, 절연막(80)에 의하여 전기적으로 절연되어 있다. 게이트 전극(70)과 베이스 영역(50) 사이의 절연막(80)은, 게이트 절연막으로서 기능을 한다. 절연막(80)에는 예를 들면 실리콘 산화막 등이 사용된다.
또한 절연막(80)의 상면 및 측면을 덮어서 소스 전극(90)이 배치되어 있다. 소스 전극(90)은, 절연막(80)이 배치되지 않은 영역으로 노출되는 소스 영역(60) 및 베이스 영역(50)과 접속되어 있다.
반도체 장치(1)에서는, 드레인 전극(30)과 소스 전극(90) 사이에 소정의 전압을 가한 상태에서 임계값 이상의 게이트 전압을 게이트 전극(70)에 인가함으로써, 베이스 영역(50)의 게이트 전극(70)에 대향하는 영역에 채널이 형성된다. 이에 따라 드레인 전극(30)과 소스 전극(90) 사이에 드레인 전류가 흐른다.
외주영역(102)에서는, 소자영역(101)에 가장 근접한 p형 기둥모양 영역(20)의 상부에 접하고, p형 기둥모양 영역(20)보다 불순물 농도가 높은, 예를 들면 베이스 영역(50)과 동등한 불순물 농도의 p형 영역(110)이 드리프트 영역(10)의 상부에 배치되어 있다. 그리고 p형 영역(110)으로부터 외주영역(102)의 외측 가장자리 방향을 향하여 연장되는 p형의 리서프 영역(RESURF 領域)(120)이, 드리프트 영역(10)의 상부에 형성되어 있다. 리서프 영역(120)의 불순물 농도는, 베이스 영역(50)이나 p형 영역(110)보다 낮다. 드리프트 영역(10)의 표면에 리서프 영역(120)을 형성함으로써, 역바이어스(reverse bias) 시에 pn접합으로부터의 공핍층이 외측으로 연장되어, 공핍층의 신장이 외주영역(102)에서 완만하게 된다. 이에 따라 전계집중(電界集中)이 완화되어, 반도체 장치(1)의 내압(耐壓)이 향상된다.
도2에 나타내는 바와 같이 반도체 장치(1)에서는, p형 기둥모양 영역(20)이, 소자영역(101)과 외주영역(102)에 걸쳐서 연속적으로 드리프트 영역(10)의 주면(主面)과 병행하여 스트라이프(stripe) 모양으로 연신된다. 즉 평면에서 볼 때에, n형의 드리프트 영역(10)과 p형 기둥모양 영역(20)이 스트라이프 모양으로 교대로 배치되어 있다.
SJMOS에서는, 애벌런치 내량(avalanche 耐量)의 향상이나 신뢰성의 유지를 위하여, 외주영역(102)의 내압을 소자영역(101)의 내압보다 높게 설정하는 것이 바람직하다. 이 때문에, 도3에 나타내는 비교예와 같이 소자영역(101)보다 외주영역(102)에서 p형 기둥모양 영역(20)을 깊게 함으로써, 소자영역(101)보다 외주영역(102)의 내압을 높게 설정하는 방법이 있다. 그러나 비교예의 반도체 장치에서는, 도4(a)의 영역(A)에 나타내는 바와 같이 소자영역(101)과 외주영역(102)의 경계에 전위분포가 급격하게 높은 왜곡이 발생한다. 그 결과 내압의 저하, 발진, 애벌런치 내량의 저하 등이 반도체 장치에 생긴다. 전위분포가 급격하게 높은 왜곡에 의하여, 예를 들면 도4(b)의 영역(B)에 나타내는 바와 같이 외주영역(102)과의 경계 부근에서 소자영역(101)의 단부(端部)에 전계집중이 생긴다. 그 결과 비교예의 반도체 장치의 내압이 저하된다.
이에 대하여 도1에 나타낸 반도체 장치(1)에서는, 소자영역(101)과 외주영역(102)에 있어서의 p형 기둥모양 영역(20)의 깊이는 동등한 상태에서, 소자영역(101)과 외주영역(102)에 있어서의 p형 기둥모양 영역(20)의 깊이방향의 불순물량 분포를 제어하여, 외주영역(102)의 내압을 소자영역(101)의 내압보다 높게 설정하고 있다. 이하에, 반도체 장치(1)에 있어서의 p형 기둥모양 영역(20)의 불순물량 분포의 제어에 대하여 설명한다.
도5에, 반도체 장치(1)에 있어서의 p형의 불순물 총량과 n형의 불순물 총량의 비와 내압(VB)의 관계를 나타낸다. 도5의 가로축은, n형의 불순물 총량 Qn에 대한 p형의 불순물 총량 Qp의 비(이하에서 「불순물 총량비(R)」라고 한다)이다. 여기에서 R＝Qp/Qn이다. 도5에 나타내는 바와 같이 불순물 총량비(R)가 1인 경우에, 즉 불순물 총량 Qp와 불순물 총량 Qn의 관계가 Qp＝Qn인 경우에 내압(VB)이 가장 높다. 그리고 불순물 총량비(R)의 1로부터의 차이의 절대값이 커질수록 내압은 저하된다.
반도체 장치(1)에서는, 도5에 나타낸 불순물 총량비(R)와 내압(VB)의 관계에 의거하여 외주영역(102)의 내압이 소자영역(101)의 내압보다 높게 설정되어 있다. 즉 소자영역(101)에 있어서의 불순물 총량비 R1의 1로부터의 차이의 절대값이, 외주영역(102)에 있어서의 불순물 총량비 R2의 1로부터의 차이의 절대값보다 커지게 되도록, p형의 불순물 총량과 n형의 불순물 총량이 설정되어 있다. 따라서 불순물 총량비 R1의 1로부터의 차이의 절대값 ΔR1(ΔR1 ＝ |1 - R1|)과, 불순물 총량비 R2의 1로부터의 차이의 절대값 ΔR2(ΔR2 ＝ |1 - R2|)는 ΔR1 > ΔR2의 관계이다.
p형 기둥모양 영역(20)의 중심 사이 거리(L)가 소자영역(101)과 외주영역(102)에서 동일한 경우에, p형 기둥모양 영역(20)의 폭을 좁게 할수록 불순물 총량 Qp가 감소한다. 즉 불순물 총량비(R)가 작아지게 된다. 반대로 p형 기둥모양 영역(20)의 폭을 넓게 할수록 불순물 총량 Qp가 증대되어, 불순물 총량비(R)가 커지게 된다. 도1에 나타낸 반도체 장치(1)에서는, ΔR1 > ΔR2의 관계를 충족시키도록 소자영역(101)과 외주영역(102)에 있어서의 p형의 기둥모양 영역의 폭(Wp)이 설정되어 있다.
한편 예를 들면 소자영역(101)에서만, 반도체 장치(1)의 깊이방향에 있어서 p형 기둥모양 영역(20)의 일부의 폭(Wp)을 p형 기둥모양 영역(20) 그 이외의 부분과 다르게 한다(예를 들면 넓게 한다). 이렇게 깊이방향에 있어서 p형 기둥모양 영역(20)의 일부의 폭(Wp)을 넓게 함으로써, 소자영역(101)에 있어서의 불순물 총량비 R1을 외주영역(102)에 있어서의 불순물 총량비 R2보다 크게 한다.
외주영역(102)의 깊이방향에 있어서는, p형 기둥모양 영역(20)의 폭(Wp)은 일정하다. 여기에서 불순물 총량 Qp와 불순물 총량 Qn이 동등하여 불순물 총량비 R2가 1이 되도록, 외주영역(102)의 p형 기둥모양 영역(20)의 폭과 p형 기둥모양 영역(20)의 중심위치가 설정된다. 이 때문에 외주영역(102)에 있어서의 차이의 절대값 ΔR2는, 소자영역(101)에 있어서의 차이의 절대값 ΔR1보다 작다. 또 외주영역(102)에 있어서 불순물 총량 Qp와 불순물 총량 Qn이 완전히 동등하지 않더라도, 차이의 절대값 ΔR2가 차이의 절대값 ΔR1보다 작으면 좋다.
예를 들면 도6에 나타내는 제1실시예와 같이 외주영역(102)의 p형 기둥모양 영역(20)의 폭(Wp)이 깊이방향에 있어서 폭(Wa)으로 일정한 경우에 불순물 총량 Qp와 불순물 총량 Qn이 동일하여, 불순물 총량비 R2가 1에 가깝게 한다. 이때에 불순물 총량 Qp와 불순물 총량 Qn은, 도7에 나타내는 바와 같이 불순물량(Qa)이다. 또 불순물량 분포를 나타내는 그래프의 세로축은 깊이방향의 깊이(D)이고, 가로축은 불순물량(Q)이다(이하에서 동일하다).
이때에 소자영역(101)에 있어서의 p형 기둥모양 영역(20)의 상부의 폭(Wp)을 하부의 폭(Wp)보다 넓게 함으로써, 소자영역(101)에 있어서의 불순물 총량비 R1을 외주영역(102)에 있어서의 불순물 총량비 R2보다 1로부터 멀어진 값으로 한다. 이에 따라 차이의 절대값 ΔR2가 차이의 절대값 ΔR1보다 작아지게 된다. 도6에 나타낸 제1실시예에서는, 소자영역(101)에 있어서 반복하여 형성되는 p형 기둥모양 영역(20)의 중심 사이 거리(L)가 외주영역(102)의 그것과도 동등하고, 소자영역(101)의 p형 기둥모양 영역(20)의 상부의 폭(Wb)이 넓고, 하부의 폭(Wa)이 외주영역(102)의 p형 기둥모양 영역(20)의 폭(Wa)과 동일하다(Wa < Wb). 여기에서 폭(Wb)인 p형 기둥모양 영역(20)의 상부의 영역은, p형 기둥모양 영역(20) 전체의 깊이방향의 반의 위치보다 상방에 형성되어 있는 것이 바람직하다. 즉 소자영역(101)의 p형 기둥모양 영역(20)의 폭(Wp)이 외주영역(102)의 p형 기둥모양 영역(20)의 폭(Wp)과 다른 영역의 두께가, p형 기둥모양 영역(20)의 전체 두께의 반 이하인 것이 바람직하다. 또한 p형 기둥모양 영역(20)의 상측 1/3 영역의 범위 내에 폭(Wb)의 영역이 형성되어 있는 것이 보다 바람직하다. 도8에, 소자영역(101)과 외주영역(102)의 경계영역에 있어서의 p형 기둥모양 영역(20)의 평면도를 나타낸다. 소자영역(101)의 p형 기둥모양 영역(20)의 하부를 1점쇄선으로 나타내고 있고, 소자영역(101)의 p형 기둥모양 영역(20)은 소자영역(101)과 외주영역(102)의 경계영역에서 외주영역(102)의 p형 기둥모양 영역(20)에 연속적으로 형성되어 있다. 한편 소자영역(101)의 p형 기둥모양 영역(20)의 상부는 외주영역(102)의 p형 기둥모양 영역(20)의 상부보다 폭이 넓고, 경계영역에서 좁아지게 되어 있다.
도6에 나타낸 소자영역(101)에 있어서의 p형 기둥모양 영역(20)의 불순물량 분포에서는, 도9에 나타내는 바와 같이 상부의 불순물량(Qb)이 하부의 불순물량(Qa)보다 많다. 이 때문에, 소자영역(101)에 있어서의 불순물 총량비 R1은 1보다 크고 또한 외주영역(102)에 있어서의 불순물 총량비 R2보다 1로부터 멀어진 값이므로, ΔR1 > ΔR2로 설정할 수 있다.
따라서 반도체 장치(1)에서는, 소자영역(101)의 내압이 외주영역(102)의 내압보다 작다. 도10(a)에, 반도체 장치(1)에 있어서 소자영역(101)과 외주영역(102)의 경계 부근에서의 전위분포의 시뮬레이션 결과를 나타낸다. 비교예의 경우인 도4(a)와 달리, 소자영역(101)과 외주영역(102)의 경계에서 전위분포는 매끄럽게 변화하고 있다. 그 결과 도10(b)에 나타내는 바와 같이 소자영역(101)의 단부에서의 전계집중은 발생하지 않고 있다.
또 도6의 제1실시예에서는 소자영역(101)에 있어서의 불순물 총량비 R1을 1보다 크게 하는 예를 나타내었지만, 전류경로인 소자영역(101)의 p형 기둥모양 영역(20)에 끼워진 드리프트 영역(10)의 폭이 좁아지게 된다. 그래서 ΔR1 > ΔR2로서 불순물 총량비 R1을 1보다 작게 하는 것이 바람직하다. 즉 도11에 나타내는 제2실시예와 같이 반복하여 형성되는 p형 기둥모양 영역(20)의 중심 사이 거리(L)는 소자영역(101)과 외주영역(102)에서 동일한 것으로서, 소자영역(101)에 있어서의 p형 기둥모양 영역(20)의 하부의 좁은 영역의 폭을 폭(Wc)으로 하고, 상부의 폭을 외주영역(102)의 p형 기둥모양 영역(20)의 폭(Wa)으로 한다(Wa > Wc). 여기에서 p형 기둥모양 영역(20)의 폭이 좁은 영역은 p형 기둥모양 영역(20)의 반보다 하측에 형성되어 있는 것이 바람직하고, p형 기둥모양 영역(20)의 하측 1/3의 영역의 범위 내에 형성되어 있는 것이 보다 바람직하다.
도12에, 소자영역(101)과 외주영역(102)의 경계영역에 있어서의 p형 기둥모양 영역(20)의 평면도를 나타낸다. 소자영역(101)의 p형 기둥모양 영역(20)의 하부는 1점쇄선으로 나타내고 있고, 외주영역(102)의 p형 기둥모양 영역(20)보다 폭이 좁고, 경계영역에서 넓어지게 되어 있다. 한편 소자영역(101)의 p형 기둥모양 영역(20)의 상부는, 경계영역에서 외주영역(102)의 p형 기둥모양 영역(20)에 연속적으로 형성되어 있다. Wa > Wc이기 때문에, 도13에 나타내는 바와 같이 소자영역(101)에 있어서의 p형 기둥모양 영역(20)의 하부의 불순물량(Qc)이 상부의 불순물량(Qa)보다 적다. 이 때문에, 소자영역(101)에 있어서의 불순물 총량비 R1은 1보다 작고, 외주영역(102)에 있어서의 불순물 총량비 R2보다 1로부터 멀어진 값으로서, ΔR1 > ΔR2로 설정할 수 있다.
상기에서는, 외주영역(102)의 깊이방향에 있어서 각각의 p형 기둥모양 영역(20)의 폭(Wp)을 일정하게 하고, 소자영역(101)의 깊이방향에 있어서 각각의 p형 기둥모양 영역(20)의 일부 영역의 폭(Wp)이 외주영역(102)의 p형 기둥모양 영역(20)의 폭(Wp)과 다르고, 또한 p형 기둥모양 영역(20)의 나머지 영역의 폭(Wp)이 외주영역(102)에 있어서의 p형 기둥모양 영역(20)의 폭(Wp)과 동등한 예를 나타내었다. 그러나 소자영역(101)의 깊이방향에 있어서의 p형 기둥모양 영역(20)의 폭(Wp)은 일정하고, 외주영역(102)의 깊이방향에 있어서 p형 기둥모양 영역(20)의 일부 영역의 폭(Wp)이 외주영역(102)의 p형 기둥모양 영역(20)의 폭(Wp)과 다르고, 또한 p형 기둥모양 영역(20)의 나머지 영역의 폭(Wp)이 소자영역(101)의 p형 기둥모양 영역(20)과 동등한 폭과 함으로써, ΔR1 > ΔR2의 관계를 충족시키도록 하여도 좋다. 이 경우에 전류경로인 소자영역(101)의 구조는 종래와 변하지 않기 때문에, 온저항(on抵抗)이 증가하지 않는다.
예를 들면 도14에 나타내는 제3실시예와 같이 반복하여 형성되는 p형 기둥모양 영역(20)의 중심 사이 거리(L)는 소자영역(101)과 외주영역(102)에서 동일하고, 외주영역(102)에 있어서의 p형 기둥모양 영역(20)이 폭(Wp)이 넓은 상부의 영역과 좁은 하부의 영역을 갖고, 불순물 총량비 R2가 1에 가깝게 한다. 여기에서 외주영역(102)에 있어서의 p형 기둥모양 영역(20)이 넓은 상부의 영역의 폭을 폭(Wd)으로 하고, 좁은 하부의 영역의 폭을 폭(We)으로 한다. 여기에서 p형 기둥모양 영역(20)의 폭(We)의 영역은, p형 기둥모양 영역(20)의 반보다 하측에 형성하는 것이 바람직하고, 하측 1/3의 영역의 범위 내에 형성하는 것이 보다 바람직하다. 한편 소자영역(101)에 있어서의 p형 기둥모양 영역(20)의 폭이 폭(Wd)이며, p형 기둥모양 영역(20)의 깊이방향에 있어서 일정하게 한다. 도15에, 소자영역(101)과 외주영역(102)의 경계영역에 있어서의 p형 기둥모양 영역(20)의 평면도를 나타낸다. Wd > We이기 때문에, 도16에 나타내는 바와 같이 외주영역(102)에 있어서의 p형 기둥모양 영역(20)의 폭(We)에서의 불순물량(Qe)이 p형 기둥모양 영역(20)의 폭(Wd)에서의 불순물량(Qd)보다 적다. 이 때문에, 외주영역(102)에 있어서의 불순물 총량비 R2는 소자영역(101)에 있어서의 불순물 총량비 R1에 비하여 1에 가깝게 되어, ΔR1 > ΔR2로 설정할 수 있다.
또는 도17에 나타내는 제4실시예와 같이 반복하여 형성되는 p형 기둥모양 영역(20)의 중심 사이 거리(L)는 소자영역(101)과 외주영역(102)에서 동일하고, 외주영역(102)에 있어서의 p형 기둥모양 영역(20)이 넓은 상부의 영역의 폭이 폭(Wg)으로 하고, 좁은 하부의 영역의 폭이 폭(Wf)으로 하고, 불순물 총량비 R2가 불순물 총량비 R1보다 1에 가깝게 한다. 여기에서 p형 기둥모양 영역(20)의 폭(Wg)의 영역을 p형 기둥모양 영역(20)의 반보다 상측에 형성하는 것이 바람직하고, 상측 1/3의 영역의 범위 내에 형성하는 것이 보다 바람직하다. 한편 소자영역(101)에 있어서의 p형 기둥모양 영역(20)의 폭이 폭(Wf)이며, p형 기둥모양 영역(20)의 깊이방향에 있어서 일정하게 한다. 도18에, 소자영역(101)과 외주영역(102)의 경계영역에 있어서의 p형 기둥모양 영역(20)의 평면도를 나타낸다. Wg > Wf이기 때문에, 도19에 나타내는 바와 같이 외주영역(102)에 있어서의 p형 기둥모양 영역(20)의 폭(Wg)에서의 불순물량(Qg)이 p형 기둥모양 영역(20)의 폭(Wf)에서의 불순물량(Qf)보다 적다. 이 때문에, 외주영역(102)에 있어서의 불순물 총량비 R2는 소자영역(101)에 있어서의 불순물 총량비 R1에 비하여 1에 가깝게 되어, ΔR1 > ΔR2로 설정할 수 있다.
SJMOS는 온전압과 내압의 트레이드 오프(trade-off) 관계를 개선하기 위하여 기둥모양 영역의 집적도가 높다. p형 기둥모양 영역(20)의 폭(Wp)은 좁기 때문에, 폭(Wp)을 깊이방향에 있어서 균일하게 변화시키면 불순물 총량비의 변화량이 크고 내압의 변화량도 크기 때문에, 제어가 곤란하다. 특히 마스크를 사용하여 p형 기둥모양 영역(20)을 형성하는 경우에, 마스크 치수의 마진을 고려할 필요가 있어 제어가 더 곤란하다. 따라서 p형 기둥모양 영역(20)의 폭(Wp)을 깊이방향에 있어서 전체를 균일하게 변경하여 불순물량의 발란스를 설정하는 것은 어렵다. 이 때문에, p형 기둥모양 영역(20)의 폭(Wp)의 전체가 아니라, 이미 설명한 바와 같이 일부를 변화시키는 것이 바람직하다.
이상에서 설명한 바와 같이 반도체 장치(1)에서는, 소자영역(101)의 내압보다 외주영역(102)의 내압이 높아지게 되도록, 외주영역(102) 및 소자영역(101)의 일방에 있어서 p형 기둥모양 영역(20)의 깊이방향의 불순물량 분포가 일정하고, 외주영역(102) 및 소자영역(101)의 타방에 있어서 p형 기둥모양 영역(20)의 깊이방향의 불순물량 분포가 변화된다. 예를 들면 불순물 총량비 R2가 1에 가깝고 또한 ΔR1 > ΔR2의 관계를 충족시키도록 p형 기둥모양 영역(20)의 폭(Wp)을 설정한다. 이에 따라 높은 내압을 유지하면서, 소자영역(101)과 외주영역(102)에서 내압의 차이를 형성하여 신뢰성을 향상시킬 수 있다. 즉 반도체 장치(1)에서는 애벌런치 내량의 향상으로 높은 신뢰성을 실현하고 있다.
또 반도체 장치(1)의 SJ구조는, 예를 들면 드리프트 영역(10)을 세로로 길고 깊게 에칭(etching)하여 형성한 홈(트렌치(trench))에 p형의 에피택셜층(epitaxial layer)을 메우는 「K트렌치 방식」에 의하여 형성할 수 있다. K트렌치 방식으로 p형 기둥모양 영역(20)을 형성하는 경우에, 깊이방향에 있어서 p형 기둥모양 영역(20)의 일부의 홈폭만을 변경하는 것이다. 이 때문에, 소자영역(101)의 p형 기둥모양 영역(20)과 외주영역(102)의 p형 기둥모양 영역(20)을 동시에 형성할 수 있으므로, p형 기둥모양 영역(20)의 일부의 불순물 농도를 변경하여 ΔR1 > ΔR2로 하는 경우에 비하여, 공정의 증대를 억제할 수 있다.
또는 다층 에피택셜층을 퇴적시키는 「멀티 에피텍셜 레이어(multi epitaxial layer) 방식」에 의하여 SJ구조를 형성하여도 좋다. 멀티 에피텍셜 레이어 방식에 의하여 형성한 p형 기둥모양 영역(20)의 예를 도20에 나타낸다. 멀티 에피텍셜 레이어 방식에서는, n형의 에피택셜층을 형성한 후에, 포토리소그래피(photolithography) 기술 등에 의하여 형성한 마스크를 사용하여, 보론(boron) 등의 p형의 불순물 이온을 에피택셜층의 소정의 영역에 주입한다. 그리고 어닐공정(annneal工程)에 의하여, n형의 에피택셜층 내에 p형의 영역(200)을 형성한다. 열확산에 의하여 반도체 영역을 넓히면서 상기 공정을 반복함으로써, 상하의 p형의 영역(200)이 서로 연결되어 n형의 반도체 영역에 p형의 기둥모양 영역이 형성된다. 멀티 에피텍셜 레이어 방식에서는, 깊이방향을 따라 복수의 잘록한 장소가 생긴다. 이 때문에, 도20에 나타내는 바와 같이 복수의 경단모양의 p형의 영역(200)이 깊이방향으로 연결된 형상으로 p형 기둥모양 영역(20)이 형성된다.
멀티 에피텍셜 레이어 방식에 의하여 p형 기둥모양 영역(20)을 형성하는 경우에는, 깊이방향으로 p형 기둥모양 영역(20)을 형성하는 도중에, 노광(露光) 치수가 다른 마스크로 변경만 하여도 좋다. 이 때문에, 소자영역(101)의 p형 기둥모양 영역(20)과 외주영역(102)의 p형 기둥모양 영역(20)을 동시에 형성할 수 있다. 따라서 p형 기둥모양 영역(20)의 일부의 불순물 농도를 변경하여 ΔR1 > ΔR2로 하는 경우에 비하여, 공정의 증대를 억제할 수 있다. 여기에서 개개의 p형의 영역(200)의 최대의 폭(Wp)이 일정한 경우에는, p형 기둥모양 영역(20)은 깊이방향에 있어서 일정한 것으로 한다. 반대로, 깊이방향에 있어서 개개의 p형의 영역(200)의 최대의 폭(Wp)이 변화되고 있는 경우에는, p형 기둥모양 영역(20)은 깊이방향으로 변화하고 있는 것으로 한다.
또 1개의 p형 기둥모양 영역(20)에 있어서, 복수 개(2∼5개)의 경단모양의 p형의 영역(200)의 폭이 나머지 p형의 영역(200)의 폭과 다르게 되도록 하여, ΔR1 > ΔR2의 관계를 만족하도록 하는 것이 바람직하다.
<변형예>
소자영역(101)과 외주영역(102)의 사이에, 불순물 총량비(R)가 소자영역(101)과 외주영역(102)의 중간인 이행영역(移行領域)을 배치하여도 좋다. 예를 들면 소자영역(101)과 외주영역(102)의 적어도 어느 일방에 있어서 p형 기둥모양 영역(20)의 폭(Wp)이 깊이방향에 있어서 그 일부에서 넓고 또한 나머지 영역에서 일정하고, 타방에 있어서는 깊이방향으로 일정한 경우에, 이행영역에 있어서도 p형 기둥모양 영역(20)의 폭(Wp)을 깊이방향에 있어서 그 일부에서 넓고 또한 나머지 영역에서 일정하다. 이때에 이행영역에 있어서 폭(Wp)이 넓은 영역의 두께를, 소자영역(101)과 외주영역(102)의 두께의 중간이 되도록 설정한다.
예를 들면 도6에 나타낸 제1실시예와 같이 소자영역(101)의 p형 기둥모양 영역(20)이 폭(Wa)의 상부의 영역과 폭(Wb)의 하부의 영역을 갖고, 외주영역(102)의 p형 기둥모양 영역(20)이 깊이방향에 있어서 일정한 폭(Wb)을 갖는 경우(Wa < Wb)에, 도21에 나타내는 바와 같이 이행영역(103)에 있어서도 폭(Wa)의 상부의 영역과 폭(Wb)의 하부의 영역을 갖도록 p형 기둥모양 영역(20)을 형성한다. 이때에 소자영역(101)의 p형 기둥모양 영역(20)보다 폭(Wb)의 영역이 작도록, 이행영역(103)의 p형 기둥모양 영역(20)의 폭(Wa)의 영역의 두께를 소자영역(101)의 p형 기둥모양 영역(20)의 폭(Wa)의 영역의 두께보다 작게 한다. 이에 따라 이행영역(103)에 있어서의 불순물 총량비(R)는, 소자영역(101)과 외주영역(102)의 중간이 된다.
도11에 나타낸 제2실시예, 도14에 나타낸 제3실시예 및 도17에 나타낸 제4실시예와 같이 p형 기둥모양 영역(20)의 폭(Wp)이 변화되는 경우도 동일하다. p형 기둥모양 영역(20)이 도11, 도14 및 도17에 나타낸 형상인 반도체 장치(1)에 배치되는 이행영역(103)의 예를 각각 도22, 도23, 도24에 나타내었다.
이행영역(103)을 배치함으로써, 소자영역(101)과 외주영역(102)의 경계에 있어서의 전위분포의 변화가 작아지게 되어, 왜곡의 발생을 억제할 수 있다. 그 결과 전계분포의 변화가 매끄럽게 되어, 반도체 장치(1)의 내압을 더 향상시킬 수 있다.
또 도21∼도24에 나타내는 바와 같이 리서프 영역(120)은 이행영역(103)보다 평면에서 볼 때에 외측에 배치되어 있는 것이 바람직하다. 이것은, 리서프 영역(120)이 외주영역(102)보다 내압이 낮은 이행영역(103)의 p형 기둥모양 영역(20)에 접하고 있음으로써, 반도체 장치(1)의 내압의 저하를 초래하기 때문이다.
(제2실시형태)
본 발명의 제2실시형태에 관한 반도체 장치(1)는, 도25에 나타내는 바와 같이 p형 기둥모양 영역(20)이 평면에서 볼 때에 일정한 중심 사이 거리(L)를 두고 도트(dot) 모양으로 배치되어 있다. 이 이외의 구성에 대해서는, 도1에 나타내는 제1실시형태와 동일하다.
즉 도25에 나타내는 바와 같이 깊이방향과 수직인 단면이 직사각형 모양인 p형 기둥모양 영역(20)에 있어서도, p형 기둥모양 영역(20)이 스트라이프 모양인 경우와 동일하게 p형 기둥모양 영역(20)의 깊이방향의 불순물량 분포를 조정한다. 예를 들면 소자영역(101) 및 외주영역(102)의 어느 일방에 있어서 p형 기둥모양 영역(20)의 깊이방향의 불순물량 분포를 일정하게 한다. 그리고 타방에 있어서는, 깊이방향의 불순물량 분포를 변화시킨다. 그 결과 외주영역(102)의 내압을 소자영역(101)의 내압보다 높게 설정할 수 있다. 도25는, 소자영역(101)에 있어서 p형 기둥모양 영역(20)의 지름을 하부에 있어서 작게 한 예를 나타내고 있다. 이 이외의 것은, 제1실시형태와 실질적으로 동일하여, 중복된 기재를 생략한다.
상기와 같이 제2실시형태에 관한 반도체 장치(1)에 있어서도, 높은 내압을 유지하면서, 소자영역(101)과 외주영역(102)에서 내압의 차이를 형성하여 반도체 장치(1)의 신뢰성을 향상시킬 수 있다.
또한 소자영역(101)과 외주영역(102)의 사이에, 불순물 총량비(R)가 소자영역(101)과 외주영역(102)의 중간인 이행영역(103)을 배치하여도 좋다. 예를 들면 외주영역(102)의 p형 기둥모양 영역(20)의 지름이 일정하고, 소자영역(101)의 p형 기둥모양 영역(20)의 지름을 하부에서 작게 한 경우에, 이행영역(103)에 있어서도 p형 기둥모양 영역(20)의 지름을 하부에서 작게 한다. 이때에 이행영역(103)에 있어서의 불순물 총량비(R)가 소자영역(101)과 외주영역(102)의 중간이 되도록 한다. 즉 이행영역(103)에 있어서의 p형 기둥모양 영역(20)의 지름이 작은 하부의 영역의 두께가 소자영역(101)에 있어서의 p형 기둥모양 영역(20)의 지름이 작은 하부의 영역의 두께보다 작아지게 되도록 설정한다.
또는 이행영역(103)의 p형 기둥모양 영역(20)의 지름의 변화량을, 소자영역(101)이나 외주영역(102)의 p형 기둥모양 영역(20)의 지름의 변화량보다 작게 하여도 좋다. 예를 들면 도26에 나타내는 바와 같이 외주영역(102)의 p형 기둥모양 영역(20)의 지름이 지름(d1)으로 일정하고, 소자영역(101)의 p형 기둥모양 영역(20)의 지름이 지름(d1)으로부터 지름(d2)으로 작게 변화되는 경우(d1 > d2)에, 이행영역(103)의 p형 기둥모양 영역(20)의 지름을 지름(d1)으로부터 지름(d3)으로 변화시킨다. 이때에 d1 > d3 > d2로 함으로써 이행영역(103)에 있어서의 불순물 총량비(R)를 소자영역(101)과 외주영역(102)의 중간으로 할 수 있다.
또 상기에서는, p형 기둥모양 영역(20)의 깊이방향과 수직인 단면이 직사각형 모양인 반도체 장치(1)를 예시적으로 나타내었다. 그러나 p형 기둥모양 영역(20)의 단면은, 직사각형 모양 이외의 다각형 모양이나 원형모양 등 다양한 형상을 채용할 수 있다.
(기타 실시형태)
상기한 바와 같이 본 발명은 실시형태에 의하여 기재하였지만, 이 개시의 일부를 이루는 설명 및 도면은 본 발명을 한정하는 것으로 이해하여서는 안 된다. 이 개시로부터 당업자에게는 다양한 대체실시형태, 실시예 및 운용기술이 분명하게 되었다.
상기에서는, 소자영역(101)과 외주영역(102)의 어느 일방의 p형 기둥모양 영역(20)에 대하여 깊이방향에 있어서 폭(Wp)의 일부를 변화시킴으로써, p형 기둥모양 영역(20)의 깊이방향의 폭을 조정하는 예를 설명하였다. 그러나 p형 기둥모양 영역(20)의 폭이 아니라 p형 기둥모양 영역(20)의 불순물 농도분포를 조정하여도 좋다.
또한 ΔR1 > ΔR2의 관계를 충족시키는 범위에서, 외주영역(102)에 있어서의 p형 기둥모양 영역(20)의 중심 사이 거리(L)를 바꾸어도 좋다. 또한 ΔR1 > ΔR2의 관계를 충족시키는 범위에서, p형 기둥모양 영역(20)의 깊이방향에 있어서 폭(Wp)을 일정하게 한 부분에서 폭(Wp)의 일부를 바꾸어도 좋다.
또한 p형 기둥모양 영역(20)의 깊이가 소자영역(101)과 외주영역(102)에서 동등하고, p형 기둥모양 영역(20)의 바닥부가 n형 반도체 영역(40)의 상면에 도달하지 않고 있어도 좋다.
또한 이행영역(103)에 있어서, 소자영역(101)으로부터 외주영역(102)을 향하여 복수의 p형 기둥모양 영역(20)을 형성하고, 복수의 단계를 거쳐서 소자영역(101)으로부터 외주영역(102)을 향하여 p형 기둥모양 영역(20)의 불순물 총량을 서서히 변화시켜도 좋다.
이와 같이 본 발명은 여기에서는 기재하지 않고 있는 여러 가지의 실시형태 등을 포함하는 것은 물론이다. 따라서 본 발명의 기술적 범위는 상기의 설명으로부터 타당한 청구의 범위에 관한 발명의 특정사항에 의해서만 정해지는 것이다.
본 발명의 반도체 장치는, 슈퍼정션 구조를 채용하는 반도체 장치의 용도에 이용할 수 있다.

Claims (11)

  1. 반도체 소자가 형성된 소자영역(素子領域) 및 상기 소자영역의 주위에 배치된 외주영역(外周領域)을 갖는 반도체 장치(半導體 裝置)로서,
    상기 소자영역과 상기 외주영역에 걸쳐서 연장되는 제1도전형(第1導電型)의 제1반도체 영역과,
    상기 제1반도체 영역과의 사이에 pn접합이 배치된 슈퍼정션(Super Junction) 구조를 구성하는 제2도전형의 제2반도체 영역을
    구비하고,
    상기 외주영역에 있어서의 제1도전형의 상기 제1반도체 영역의 불순물 총량에 대한 제2도전형의 상기 제2반도체 영역의 불순물 총량의 불순물 총량비가, 상기 소자영역에 있어서의 상기 불순물 총량비보다 1에 가까운 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 외주영역 및 상기 소자영역의 일방(一方)에 있어서 상기 제2반도체 영역이 깊이방향에 있어서 일정한 폭이고,
    상기 외주영역 및 상기 소자영역의 타방(他方)에 있어서 상기 제2반도체 영역이 깊이방향을 따라 상기 일정한 폭과 동일한 폭의 영역과 다른 폭의 영역을 갖는 것을
    특징으로 하는 반도체 장치.
  3. 반도체 소자가 형성된 소자영역 및 상기 소자영역의 주위에 배치된 외주영역을 갖는 반도체 장치로서,
    상기 소자영역과 상기 외주영역에 걸쳐서 연장되는 제1도전형의 제1반도체 영역과,
    상기 제1반도체 영역과의 사이에 막두께방향을 따라 연신(延伸)되는 pn접합을 각각 형성하도록 상기 제1반도체 영역의 내부에 서로 이간(離間)하여 배열되고, 상기 pn접합이 주기적으로 배치된 슈퍼정션 구조를 구성하는 제2도전형의 제2반도체 영역을
    구비하고,
    제1도전형의 불순물 총량에 대한 제2도전형의 불순물 총량의 불순물 총량비가 상기 소자영역보다 상기 외주영역에 있어서 1에 가깝도록, 상기 제2반도체 영역의 상부의 폭이 상기 소자영역과 상기 외주영역에 있어서 동등하고 또한 상기 제2반도체 영역의 하부의 폭이 상기 소자영역과 상기 외주영역에 있어서 다른 것을 특징으로 하는 반도체 장치.
  4. 반도체 소자가 형성된 소자영역 및 상기 소자영역의 주위에 배치된 외주영역을 갖는 반도체 장치로서,
    상기 소자영역과 상기 외주영역에 걸쳐서 연장되는 제1도전형의 제1반도체 영역과,
    상기 제1반도체 영역과의 사이에 막두께방향을 따라 연신되는 pn접합을 각각 형성하도록 상기 제1반도체 영역의 내부에 서로 이간하여 배열되고, 상기 pn접합이 주기적으로 배치된 슈퍼정션 구조를 구성하는 제2도전형의 제2반도체 영역을
    구비하고,
    제1도전형의 불순물 총량에 대한 제2도전형의 불순물 총량의 불순물 총량비가 상기 소자영역보다 상기 외주영역에 있어서 1에 가깝도록, 상기 제2반도체 영역의 하부의 폭이 상기 소자영역과 상기 외주영역에 있어서 동등하고 또한 상기 제2반도체 영역의 상부의 폭이 상기 소자영역과 상기 외주영역에 있어서 다른 것을 특징으로 하는 반도체 장치.
  5. 제3항 또는 제4항에 있어서,
    상기 제2반도체 영역의 상기 폭이 다른 영역의 두께가, 상기 제2반도체 영역의 전체의 두께의 반 이하인 것을 특징으로 하는 반도체 장치.
  6. 제1항, 제3항, 제4항 중 어느 하나의 항에 있어서,
    상기 소자영역과 상기 외주영역의 사이에, 상기 불순물 총량비가 상기 소자영역과 상기 외주영역의 중간인 이행영역(移行領域)이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서,
    상기 소자영역과 상기 외주영역의 적어도 어느 하나에 있어서 상기 제2반도체 영역의 폭이 깊이방향으로 변화하고,
    상기 이행영역에 있어서 상기 제2반도체 영역의 폭이 깊이방향으로 변화하고,
    상기 이행영역에 있어서 상기 폭이 변화하는 깊이방향의 위치가, 상기 소자영역 또는 상기 외주영역의 상기 제2반도체 영역의 상기 폭이 변화하는 위치와 다른 것을
    특징으로 하는 반도체 장치.
  8. 제6항에 있어서,
    상기 외주영역에 있어서 상기 제1반도체 영역의 상부에 형성된 리서프 영역((RESURF 領域)을 더 구비하고,
    상기 리서프 영역이 상기 이행영역보다 평면에서 볼 때에 외측에 배치되어 있는 것을 특징으로 하는 반도체 장치.
  9. 제1항, 제3항, 제4항 중 어느 하나의 항에 있어서,
    상기 소자영역과 상기 외주영역에서, 상기 제2반도체 영역의 깊이가 동등한 것을 특징으로 하는 반도체 장치.
  10. 제1항, 제3항, 제4항 중 어느 하나의 항에 있어서,
    상기 제2반도체 영역이, 상기 소자영역과 상기 외주영역에 걸쳐서 상기 제1반도체 영역의 주면(主面)과 병행하여 스트라이프(stripe) 모양으로 연신하고, 상기 제2반도체 영역의 중심 사이 거리가 상기 소자영역과 상기 외주영역에서 동일한 것을 특징으로 하는 반도체 장치.
  11. 제1항, 제3항, 제4항 중 어느 하나의 항에 있어서,
    상기 제2반도체 영역이, 평면에서 볼 때에 도트(dot) 모양으로 배치되고, 상기 제2반도체 영역의 중심 사이 거리가 상기 소자영역과 상기 외주영역에서 동일한 것을 특징으로 하는 반도체 장치.
KR1020187007969A 2015-12-02 2015-12-02 반도체 장치 KR102015962B1 (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2015/083906 WO2017094144A1 (ja) 2015-12-02 2015-12-02 半導体装置

Publications (2)

Publication Number Publication Date
KR20180037057A true KR20180037057A (ko) 2018-04-10
KR102015962B1 KR102015962B1 (ko) 2019-08-29

Family

ID=58796580

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020187007969A KR102015962B1 (ko) 2015-12-02 2015-12-02 반도체 장치

Country Status (4)

Country Link
JP (1) JP6583700B2 (ko)
KR (1) KR102015962B1 (ko)
CN (1) CN108028265B (ko)
WO (1) WO2017094144A1 (ko)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008078282A (ja) 2006-09-20 2008-04-03 Toshiba Corp 半導体装置及びその製造方法
JP2010045238A (ja) * 2008-08-14 2010-02-25 Toshiba Corp 電力用半導体装置
JP2010045307A (ja) * 2008-08-18 2010-02-25 Toshiba Corp 電力用半導体装置
JP2011018877A (ja) * 2009-06-09 2011-01-27 Toshiba Corp 電力用半導体素子

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100994719B1 (ko) * 2003-11-28 2010-11-16 페어차일드코리아반도체 주식회사 슈퍼정션 반도체장치
JP4940546B2 (ja) * 2004-12-13 2012-05-30 株式会社デンソー 半導体装置
JP2006313892A (ja) * 2005-04-07 2006-11-16 Toshiba Corp 半導体素子
US7541643B2 (en) * 2005-04-07 2009-06-02 Kabushiki Kaisha Toshiba Semiconductor device
JP4998524B2 (ja) * 2009-07-24 2012-08-15 サンケン電気株式会社 半導体装置
KR102017836B1 (ko) * 2011-04-27 2019-09-04 페어차일드 세미컨덕터 코포레이션 전력 소자들을 위한 슈퍼정션 구조물 및 제조방법들
CN103077970B (zh) * 2011-10-26 2015-10-14 上海华虹宏力半导体制造有限公司 超级结器件及其制造方法
JP6369173B2 (ja) * 2014-04-17 2018-08-08 富士電機株式会社 縦型半導体装置およびその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008078282A (ja) 2006-09-20 2008-04-03 Toshiba Corp 半導体装置及びその製造方法
JP2010045238A (ja) * 2008-08-14 2010-02-25 Toshiba Corp 電力用半導体装置
JP2010045307A (ja) * 2008-08-18 2010-02-25 Toshiba Corp 電力用半導体装置
JP2011018877A (ja) * 2009-06-09 2011-01-27 Toshiba Corp 電力用半導体素子

Also Published As

Publication number Publication date
CN108028265B (zh) 2021-01-05
CN108028265A (zh) 2018-05-11
JPWO2017094144A1 (ja) 2018-07-19
WO2017094144A1 (ja) 2017-06-08
JP6583700B2 (ja) 2019-10-02
KR102015962B1 (ko) 2019-08-29

Similar Documents

Publication Publication Date Title
US11588016B2 (en) Semiconductor device having a super junction structure and method of manufacturing the same
JP4304433B2 (ja) 半導体素子
CN105097934B (zh) 半导体器件及其制造方法
JP5462020B2 (ja) 電力用半導体素子
JP5052025B2 (ja) 電力用半導体素子
US8735982B2 (en) Semiconductor device with superjunction structure
KR101764618B1 (ko) 반도체장치 및 그 제조방법
JP4913717B2 (ja) ２つの電極間にドリフト経路を有する電荷補償部材
US20130334598A1 (en) Semiconductor device and method for manufacturing same
US9735149B2 (en) Schottky barrier diode
US20160300905A1 (en) Semiconductor Device Including a Superjunction Structure with Drift Regions and Compensation Structures
JP5342752B2 (ja) 半導体装置
JP2006005275A (ja) 電力用半導体素子
JP2007116190A (ja) 半導体素子およびその製造方法
JP5833277B1 (ja) 半導体装置
JP5559232B2 (ja) 電力用半導体素子
KR20160020368A (ko) 반도체 장치 및 반도체 장치의 제조 방법
US20110291181A1 (en) Semiconductor device and method for manufacturing same
US20160079350A1 (en) Semiconductor device and manufacturing method thereof
KR101454470B1 (ko) 슈퍼정션 반도체 및 제조방법
JP3914852B2 (ja) ダイオード素子とトランジスタ素子
WO2017090183A1 (ja) 半導体装置
JP5799176B2 (ja) 炭化珪素半導体装置およびその製造方法
KR20180037057A (ko) 반도체 장치
JP2015079987A (ja) 半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right