JP2993448B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関するものである。
方法に関するものである。
【０００２】
【従来の技術】デバイスが微細化してくるにつれて、Ｍ
ＯＳトランジスタのソース・ドレイン構造も変化してき
ている。現在では、その構造としては、ＬＤＤ構造が一
般的に知られており、様々な文献にも紹介されている。
このようなＬＤＤ構造のＭＯＳトランジスタの製造過程
を本発明を示す図３〜図８、及び従来例を示す図２５〜
図２７を用いて以下に簡単に説明する。
ＯＳトランジスタのソース・ドレイン構造も変化してき
ている。現在では、その構造としては、ＬＤＤ構造が一
般的に知られており、様々な文献にも紹介されている。
このようなＬＤＤ構造のＭＯＳトランジスタの製造過程
を本発明を示す図３〜図８、及び従来例を示す図２５〜
図２７を用いて以下に簡単に説明する。
【０００３】（１）図２に示すように、シリコン基板１
の主面上に選択酸化法（ＬＯＣＯＳ法）によって厚い素
子分離酸化シリコン膜２を約４００ｎｍの厚さで形成す
る。ここで、Ａは将来ＮＭＯＳトランジスタが作り込ま
れる領域，ＢはＰＭＯＳトランジスタが作り込まれる領
域，Ｃは素子分離領域である。
の主面上に選択酸化法（ＬＯＣＯＳ法）によって厚い素
子分離酸化シリコン膜２を約４００ｎｍの厚さで形成す
る。ここで、Ａは将来ＮＭＯＳトランジスタが作り込ま
れる領域，ＢはＰＭＯＳトランジスタが作り込まれる領
域，Ｃは素子分離領域である。
【０００４】（２）次に図３に示すように、フォトリソ
グラフィー技術を用い、将来ＮＭＯＳトランジスタが作
り込まれる部分のみ開口し、イオン注入技術を用いて、
Ｐ型ウェル領域４を形成するための不純物（ボロン）を
注入する。ここで、イオン注入の条件は、濃度１×１０
13〜２×１０13ｃｍ-2，加速電圧〜３００ｋｅＶであ
る。また、図には示していないが、このときに同時に素
子分離領域形成のためのイオン注入，ＮＭＯＳのＶｔ制
御のためのイオン注入も行う。
グラフィー技術を用い、将来ＮＭＯＳトランジスタが作
り込まれる部分のみ開口し、イオン注入技術を用いて、
Ｐ型ウェル領域４を形成するための不純物（ボロン）を
注入する。ここで、イオン注入の条件は、濃度１×１０
13〜２×１０13ｃｍ-2，加速電圧〜３００ｋｅＶであ
る。また、図には示していないが、このときに同時に素
子分離領域形成のためのイオン注入，ＮＭＯＳのＶｔ制
御のためのイオン注入も行う。
【０００５】（３）次に図４に示すように、フォトリソ
グラフィー技術を用い、将来ＰＭＯＳトランジスタが作
り込まれる部分のみ開口し、イオン注入技術を用いて、
Ｎ型ウェル領域５を形成するための不純物（リン）を注
入する。ここで、イオン注入の条件は、濃度１×１０13
〜２×１０13ｃｍ-2，加速電圧〜７００ｋｅＶである。
また、図には示していないが、このときに同時に素子分
離領域形成のためのイオン注入，ＰＭＯＳのＶｔ制御の
ためのイオン注入も行う。
グラフィー技術を用い、将来ＰＭＯＳトランジスタが作
り込まれる部分のみ開口し、イオン注入技術を用いて、
Ｎ型ウェル領域５を形成するための不純物（リン）を注
入する。ここで、イオン注入の条件は、濃度１×１０13
〜２×１０13ｃｍ-2，加速電圧〜７００ｋｅＶである。
また、図には示していないが、このときに同時に素子分
離領域形成のためのイオン注入，ＰＭＯＳのＶｔ制御の
ためのイオン注入も行う。
【０００６】（４）以上の過程を経た構造を図５に示
す。ここで、１はシリコン基板，２は素子分離酸化シリ
コン膜，４はＰ型ウェル領域，５はＮ型ウェル領域であ
る。
す。ここで、１はシリコン基板，２は素子分離酸化シリ
コン膜，４はＰ型ウェル領域，５はＮ型ウェル領域であ
る。
【０００７】（５）次に図６に示すように、シリコン基
板１を熱酸化してゲート酸化シリコン膜６を約８ｎｍの
厚さで形成する。
板１を熱酸化してゲート酸化シリコン膜６を約８ｎｍの
厚さで形成する。
【０００８】（６）ＣＶＤ技術を用い、ゲート酸化シリ
コン膜６上に多結晶シリコン７を約１００ｎｍの厚さで
形成する。その後、リンを熱拡散させ、高融点金属であ
るＴｉやＷとシリコンの化合物（シリサイド）８を約１
００ｎｍの厚さでスパッタし、ポリサイド構造とする。
コン膜６上に多結晶シリコン７を約１００ｎｍの厚さで
形成する。その後、リンを熱拡散させ、高融点金属であ
るＴｉやＷとシリコンの化合物（シリサイド）８を約１
００ｎｍの厚さでスパッタし、ポリサイド構造とする。
【０００９】（７）フォトリソグラフィー技術を用い、
ＮＭＯＳゲート電極９及びＰＭＯＳゲート電極１０をパ
ターニングする。
ＮＭＯＳゲート電極９及びＰＭＯＳゲート電極１０をパ
ターニングする。
【００１０】（８）次に図７に示すように、フォトリソ
グラフィー技術を用い、Ｐ型ウェル領域４の上部のみ開
口して、その後イオン注入技術を用い、ＮＭＯＳゲート
電極９をマスクにして自己整合（セルフアライン）的に
不純物（リン）を注入し、ドレインＮ-領域１１及びソ
ースＮ-領域１２を形成する。ここで、イオン注入の条
件は、濃度１×１０13〜２×１０13ｃｍ-2，加速電圧１
５〜２５ｋｅＶである。
グラフィー技術を用い、Ｐ型ウェル領域４の上部のみ開
口して、その後イオン注入技術を用い、ＮＭＯＳゲート
電極９をマスクにして自己整合（セルフアライン）的に
不純物（リン）を注入し、ドレインＮ-領域１１及びソ
ースＮ-領域１２を形成する。ここで、イオン注入の条
件は、濃度１×１０13〜２×１０13ｃｍ-2，加速電圧１
５〜２５ｋｅＶである。
【００１１】（９）次に図８に示すように、ＣＶＤ技術
を用い、素子分離酸化シリコン膜２，ゲート酸化シリコ
ン膜６，ＮＭＯＳゲート電極９及びＰＭＯＳゲート電極
１０上に酸化シリコン膜１３を約１５０ｎｍの厚さで形
成する。
を用い、素子分離酸化シリコン膜２，ゲート酸化シリコ
ン膜６，ＮＭＯＳゲート電極９及びＰＭＯＳゲート電極
１０上に酸化シリコン膜１３を約１５０ｎｍの厚さで形
成する。
【００１２】（１０）エッチング技術を用い、酸化シリ
コン膜１３をエッチバックし、ＮＭＯＳゲート電極９及
びＰＭＯＳゲート電極１０の側壁にサイドウォール酸化
シリコン膜１４を形成する。
コン膜１３をエッチバックし、ＮＭＯＳゲート電極９及
びＰＭＯＳゲート電極１０の側壁にサイドウォール酸化
シリコン膜１４を形成する。
【００１３】（１１）次に図２５に示すように、フォト
リソグラフィー技術を用い、Ｐ型ウェル領域４の上部の
み開口して、その後イオン注入技術を用い、ＮＭＯＳゲ
ート電極９及びサイドウォール酸化シリコン膜１４をマ
スクにして自己整合（セルフアライン）的に不純物（ヒ
素）を注入し、ドレインＮ+領域１５及びソースＮ+領域
１６を形成する。ここで、イオン注入の条件は、濃度３
×１０15〜５×１０15ｃｍ-2，加速電圧３０〜４０ｋｅ
Ｖである。
リソグラフィー技術を用い、Ｐ型ウェル領域４の上部の
み開口して、その後イオン注入技術を用い、ＮＭＯＳゲ
ート電極９及びサイドウォール酸化シリコン膜１４をマ
スクにして自己整合（セルフアライン）的に不純物（ヒ
素）を注入し、ドレインＮ+領域１５及びソースＮ+領域
１６を形成する。ここで、イオン注入の条件は、濃度３
×１０15〜５×１０15ｃｍ-2，加速電圧３０〜４０ｋｅ
Ｖである。
【００１４】（１２）次に図２６に示すように、フォト
リソグラフィー技術を用い、Ｎ型ウェル領域５の上部の
み開口して、その後イオン注入技術を用い、ＰＭＯＳゲ
ート電極１０及びサイドウォール酸化シリコン膜１４を
マスクにして自己整合（セルフアライン）的に不純物
（フッ化ボロン）を注入し、ドレインＰ+領域１７及び
ソースＰ+領域１８を形成する。ここで、イオン注入の
条件は、濃度１×１０15〜２×１０15ｃｍ-2，加速電圧
３０〜５０ｋｅＶである。
リソグラフィー技術を用い、Ｎ型ウェル領域５の上部の
み開口して、その後イオン注入技術を用い、ＰＭＯＳゲ
ート電極１０及びサイドウォール酸化シリコン膜１４を
マスクにして自己整合（セルフアライン）的に不純物
（フッ化ボロン）を注入し、ドレインＰ+領域１７及び
ソースＰ+領域１８を形成する。ここで、イオン注入の
条件は、濃度１×１０15〜２×１０15ｃｍ-2，加速電圧
３０〜５０ｋｅＶである。
【００１５】（１３）以上の過程を経て得られた半導体
装置を図２７に示す。ここで、１はシリコン基板，２は
素子分離酸化シリコン膜，４はＰ型ウェル領域，５はＮ
型ウェル領域，６はゲート酸化シリコン膜，７は多結晶
シリコン，８はシリサイド，９はＮＭＯＳゲート電極，
１０はＰＭＯＳゲート電極，１１はドレインＮ-領域，
１２はソースＮ-領域，１４はサイドウォール酸化シリ
コン膜，１５はドレインＮ+領域，１６はソースＮ+領
域，１７はドレインＰ+領域，１８はソースＰ+領域であ
る。
装置を図２７に示す。ここで、１はシリコン基板，２は
素子分離酸化シリコン膜，４はＰ型ウェル領域，５はＮ
型ウェル領域，６はゲート酸化シリコン膜，７は多結晶
シリコン，８はシリサイド，９はＮＭＯＳゲート電極，
１０はＰＭＯＳゲート電極，１１はドレインＮ-領域，
１２はソースＮ-領域，１４はサイドウォール酸化シリ
コン膜，１５はドレインＮ+領域，１６はソースＮ+領
域，１７はドレインＰ+領域，１８はソースＰ+領域であ
る。
【００１６】しかし、上記従来技術の製法で示したよう
なＬＤＤ構造では、デバイス縮小則に伴い、ソース・ド
レイン拡散層の深さが浅くなった際に、拡散層抵抗が増
加してＭＯＳトランジスタのオン電流が減少するという
問題点があった。
なＬＤＤ構造では、デバイス縮小則に伴い、ソース・ド
レイン拡散層の深さが浅くなった際に、拡散層抵抗が増
加してＭＯＳトランジスタのオン電流が減少するという
問題点があった。
【００１７】この問題を解決するための方法が、例え
ば、特開昭６２−１７６１６６号公報に示されている。
このようなトランジスタの製造過程を以下に簡単に説明
する。
ば、特開昭６２−１７６１６６号公報に示されている。
このようなトランジスタの製造過程を以下に簡単に説明
する。
【００１８】なお、ドレインＮ-領域１１及びソースＮ-
領域１２までの製造過程は上記の一般的に知られている
ＬＤＤ構造のＭＯＳトランジスタ製造過程で説明したよ
うに図２〜図７に示すとおりであるので、ここでの説明
は省略する。
領域１２までの製造過程は上記の一般的に知られている
ＬＤＤ構造のＭＯＳトランジスタ製造過程で説明したよ
うに図２〜図７に示すとおりであるので、ここでの説明
は省略する。
【００１９】（１）図１８に示すように、フォトリソグ
ラフィー技術を用い、Ｎ型ウェル領域５の上部のみ開口
して、その後イオン注入技術を用い、ＰＭＯＳゲート電
極１０をマスクにして自己整合（セルフアライン）的に
不純物（ボロン）をイオン注入し、ドレインＰ-領域１
９及びソースＰ-領域２０を形成する。ここで、イオン
注入の条件は、濃度１×１０13〜２×１０13ｃｍ-2，加
速電圧１５〜２０ｋｅＶである。
ラフィー技術を用い、Ｎ型ウェル領域５の上部のみ開口
して、その後イオン注入技術を用い、ＰＭＯＳゲート電
極１０をマスクにして自己整合（セルフアライン）的に
不純物（ボロン）をイオン注入し、ドレインＰ-領域１
９及びソースＰ-領域２０を形成する。ここで、イオン
注入の条件は、濃度１×１０13〜２×１０13ｃｍ-2，加
速電圧１５〜２０ｋｅＶである。
【００２０】（２）次に図１９に示すように、ＣＶＤ技
術を用い、素子分離酸化シリコン膜２，ゲート酸化シリ
コン膜６，ＮＭＯＳゲート電極９及びＰＭＯＳゲート電
極１０上に酸化シリコン膜１３を約４００〜５００ｎｍ
の厚さで形成する。
術を用い、素子分離酸化シリコン膜２，ゲート酸化シリ
コン膜６，ＮＭＯＳゲート電極９及びＰＭＯＳゲート電
極１０上に酸化シリコン膜１３を約４００〜５００ｎｍ
の厚さで形成する。
【００２１】（３）エッチング技術を用い、酸化シリコ
ン膜１３を約５０〜１００ｎｍの厚みまでエッチングす
る。すると、図２０に示すように、ＮＭＯＳゲート電極
９及びＰＭＯＳゲート電極１０の側壁には未完の幅広な
サイドウォール酸化シリコン膜２１ａが形成される。
ン膜１３を約５０〜１００ｎｍの厚みまでエッチングす
る。すると、図２０に示すように、ＮＭＯＳゲート電極
９及びＰＭＯＳゲート電極１０の側壁には未完の幅広な
サイドウォール酸化シリコン膜２１ａが形成される。
【００２２】（４）フォトリソグラフィー技術を用い、
Ｐ型ウェル領域４の上部のみ開口して、その後イオン注
入技術を用い、ＮＭＯＳゲート電極９及び未完の幅広な
サイドウォール酸化シリコン膜２１ａをマスクにして自
己整合（セルフアライン）的に、シリコン基板１のソー
ス・ドレイン形成領域中、前記サイドウォール酸化シリ
コン膜２１ａで覆われていない領域に、深い高濃度層
（Ｎ型）をより深く形成するように深くＮ型不純物（Ｐ
またはＡｓ）のイオン注入を行い、ドレインＮ+領域２
２ａ及びソースＮ+領域２３ａを形成する。ここで、イ
オン注入の条件は、濃度５×１０15〜１×１０16ｃ
ｍ-2，加速電圧５０〜１５０ｋｅＶである。
Ｐ型ウェル領域４の上部のみ開口して、その後イオン注
入技術を用い、ＮＭＯＳゲート電極９及び未完の幅広な
サイドウォール酸化シリコン膜２１ａをマスクにして自
己整合（セルフアライン）的に、シリコン基板１のソー
ス・ドレイン形成領域中、前記サイドウォール酸化シリ
コン膜２１ａで覆われていない領域に、深い高濃度層
（Ｎ型）をより深く形成するように深くＮ型不純物（Ｐ
またはＡｓ）のイオン注入を行い、ドレインＮ+領域２
２ａ及びソースＮ+領域２３ａを形成する。ここで、イ
オン注入の条件は、濃度５×１０15〜１×１０16ｃ
ｍ-2，加速電圧５０〜１５０ｋｅＶである。
【００２３】（５）次に図２に示すように、フォトリソ
グラフィー技術を用い、Ｎ型ウェル領域５の上部のみ開
口して、その後イオン注入技術を用い、ＰＭＯＳゲート
電極１０及び未完の幅広なサイドウォール酸化シリコン
膜２１ａをマスクにして自己整合（セルフアライン）的
に、シリコン基板１のソース・ドレイン形成領域中、前
記サイドウォール酸化シリコン膜２１ａで覆われていな
い領域に、深い高濃度層（Ｐ型）をより深く形成するよ
うに深くＰ型不純物（ＢまたはＢＦ2）のイオン注入を
行い、ドレインＰ+領域２４ａ及びソースＰ+領域２５ａ
を形成する。ここで、イオン注入の条件は、濃度２×１
０15〜４×１０15ｃｍ-2，加速電圧３０〜９０ｋｅＶで
ある。
グラフィー技術を用い、Ｎ型ウェル領域５の上部のみ開
口して、その後イオン注入技術を用い、ＰＭＯＳゲート
電極１０及び未完の幅広なサイドウォール酸化シリコン
膜２１ａをマスクにして自己整合（セルフアライン）的
に、シリコン基板１のソース・ドレイン形成領域中、前
記サイドウォール酸化シリコン膜２１ａで覆われていな
い領域に、深い高濃度層（Ｐ型）をより深く形成するよ
うに深くＰ型不純物（ＢまたはＢＦ2）のイオン注入を
行い、ドレインＰ+領域２４ａ及びソースＰ+領域２５ａ
を形成する。ここで、イオン注入の条件は、濃度２×１
０15〜４×１０15ｃｍ-2，加速電圧３０〜９０ｋｅＶで
ある。
【００２４】（６）しかる後、平面部の残存酸化シリコ
ン膜１３がすべて除去されるまで再度酸化シリコン膜１
３をＲＩＥによりエッチングする。これにより、ＮＭＯ
Ｓゲート電極９及びＰＭＯＳゲート電極１０の側壁には
前記未完のサイドウォール酸化シリコン膜２１ａより幅
広となって図２２に示すように完成したサイドウォール
酸化シリコン膜２１ｂが残存酸化シリコン膜１３により
完成する。このとき、酸化シリコン膜１３が除去された
領域においては、下地のゲート酸化シリコン膜６もエッ
チング除去され、シリコン基板１の表面が露出する。
ン膜１３がすべて除去されるまで再度酸化シリコン膜１
３をＲＩＥによりエッチングする。これにより、ＮＭＯ
Ｓゲート電極９及びＰＭＯＳゲート電極１０の側壁には
前記未完のサイドウォール酸化シリコン膜２１ａより幅
広となって図２２に示すように完成したサイドウォール
酸化シリコン膜２１ｂが残存酸化シリコン膜１３により
完成する。このとき、酸化シリコン膜１３が除去された
領域においては、下地のゲート酸化シリコン膜６もエッ
チング除去され、シリコン基板１の表面が露出する。
【００２５】（７）その後、そのシリコン基板１の露出
表面に、約９５０℃のドライ酸素雰囲気中での約３０分
間の熱処理により、同図２２に示すように約２０ｎｍ厚
の酸化シリコン膜２６を形成する。このとき、シリコン
基板１中に形成されたドレインＮ-領域１１，ソースＮ-
領域１２，ドレインＰ-領域１９，ソースＰ-領域２０，
ドレインＮ+領域２２ａ，ソースＮ+領域２３ａ，ドレイ
ンＰ+領域２４ａ，ソースＰ+領域２５ａが活性化され
る。そして、それにより、同図２２に示すように、シリ
コン基板１中のソース・ドレイン形成領域には、ＭＯＳ
ゲート電極９と隣接し、前記未完のサイドウォール酸化
シリコン膜２１ａで覆われていた領域に、Ｐイオンを基
に浅いＮ-層１１，１２が形成され、ＰＭＯＳゲート電
極１０と隣接し、前記未完のサイドウォール酸化シリコ
ン膜２１ａで覆われていた領域に、Ｂイオンを基に浅い
Ｐ-層１９，２０が形成される。また、未完のサイドウ
ォール酸化シリコン膜２１ａ幅以上ＮＭＯＳゲート電極
９から離れた領域に、Ｎ型不純物（ＰまたはＡｓ）を基
に深いＮ+層２２ａ，２３ａが形成され、未完のサイド
ウォール酸化シリコン膜２１ａの幅以上にＰＭＯＳゲー
ト電極１０から離れた領域に、Ｐ型不純物（ＢまたはＢ
Ｆ2）を基に深いＰ+層２４ａ，２５ａが形成される。
表面に、約９５０℃のドライ酸素雰囲気中での約３０分
間の熱処理により、同図２２に示すように約２０ｎｍ厚
の酸化シリコン膜２６を形成する。このとき、シリコン
基板１中に形成されたドレインＮ-領域１１，ソースＮ-
領域１２，ドレインＰ-領域１９，ソースＰ-領域２０，
ドレインＮ+領域２２ａ，ソースＮ+領域２３ａ，ドレイ
ンＰ+領域２４ａ，ソースＰ+領域２５ａが活性化され
る。そして、それにより、同図２２に示すように、シリ
コン基板１中のソース・ドレイン形成領域には、ＭＯＳ
ゲート電極９と隣接し、前記未完のサイドウォール酸化
シリコン膜２１ａで覆われていた領域に、Ｐイオンを基
に浅いＮ-層１１，１２が形成され、ＰＭＯＳゲート電
極１０と隣接し、前記未完のサイドウォール酸化シリコ
ン膜２１ａで覆われていた領域に、Ｂイオンを基に浅い
Ｐ-層１９，２０が形成される。また、未完のサイドウ
ォール酸化シリコン膜２１ａ幅以上ＮＭＯＳゲート電極
９から離れた領域に、Ｎ型不純物（ＰまたはＡｓ）を基
に深いＮ+層２２ａ，２３ａが形成され、未完のサイド
ウォール酸化シリコン膜２１ａの幅以上にＰＭＯＳゲー
ト電極１０から離れた領域に、Ｐ型不純物（ＢまたはＢ
Ｆ2）を基に深いＰ+層２４ａ，２５ａが形成される。
【００２６】（８）次に図２２に示すように、フォトリ
ソグラフィー技術を用い、Ｐ型ウェル領域４の上部のみ
開口して、その後イオン注入技術を用い、ＮＭＯＳゲー
ト電極９及び完成したサイドウォール酸化シリコン膜２
１ｂをマスクにして自己整合（セルフアライン）的に、
シリコン基板１のソース・ドレイン形成領域中、前記サ
イドウォール酸化シリコン膜２１ｂで覆われていない領
域に、深いＮ型の高濃度層を形成するためのＮ型不純物
（ＰまたはＡｓ）のイオン注入を再度行い、ドレインＮ
+領域２７ａ及びソースＮ+領域２８ａを形成する。ここ
で、イオン注入の条件は、濃度１×１０16〜１．５×１
０16ｃｍ-2，加速電圧４０〜５０ｋｅＶである。
ソグラフィー技術を用い、Ｐ型ウェル領域４の上部のみ
開口して、その後イオン注入技術を用い、ＮＭＯＳゲー
ト電極９及び完成したサイドウォール酸化シリコン膜２
１ｂをマスクにして自己整合（セルフアライン）的に、
シリコン基板１のソース・ドレイン形成領域中、前記サ
イドウォール酸化シリコン膜２１ｂで覆われていない領
域に、深いＮ型の高濃度層を形成するためのＮ型不純物
（ＰまたはＡｓ）のイオン注入を再度行い、ドレインＮ
+領域２７ａ及びソースＮ+領域２８ａを形成する。ここ
で、イオン注入の条件は、濃度１×１０16〜１．５×１
０16ｃｍ-2，加速電圧４０〜５０ｋｅＶである。
【００２７】（９）次に図２３に示すように、フォトリ
ソグラフィー技術を用い、Ｎ型ウェル領域５の上部のみ
開口して、その後イオン注入技術を用い、ＰＭＯＳゲー
ト電極１０及び完成したサイドウォール酸化シリコン膜
２１ｂをマスクにして自己整合（セルフアライン）的
に、シリコン基板１のソース・ドレイン形成領域中、前
記サイドウォール酸化シリコン膜２１ｂで覆われていな
い領域に、深いＰ型の高濃度層を形成するためのＰ型不
純物（ＢまたはＢＦ2）のイオン注入を再度行い、ドレ
インＰ+領域２９ａ及びソースＰ+領域３０ａを形成す
る。ここで、イオン注入の条件は、濃度４×１０15〜６
×１０15ｃｍ-2，加速電圧２５〜３０ｋｅＶである。
ソグラフィー技術を用い、Ｎ型ウェル領域５の上部のみ
開口して、その後イオン注入技術を用い、ＰＭＯＳゲー
ト電極１０及び完成したサイドウォール酸化シリコン膜
２１ｂをマスクにして自己整合（セルフアライン）的
に、シリコン基板１のソース・ドレイン形成領域中、前
記サイドウォール酸化シリコン膜２１ｂで覆われていな
い領域に、深いＰ型の高濃度層を形成するためのＰ型不
純物（ＢまたはＢＦ2）のイオン注入を再度行い、ドレ
インＰ+領域２９ａ及びソースＰ+領域３０ａを形成す
る。ここで、イオン注入の条件は、濃度４×１０15〜６
×１０15ｃｍ-2，加速電圧２５〜３０ｋｅＶである。
【００２８】（１０）しかる後、約９００〜９５０℃の
Ｎ2雰囲気中で約２０〜６０分間熱処理をする。する
と、前記Ｎ+層２７ａ，２８ａ中のＮ型不純物及びＰ+層
２９ａ，３０ａ中のＰ型不純物が拡散・活性化し、シリ
コン基板１のソース・ドレイン形成領域には、前記完成
したサイドウォール酸化シリコン膜２１ｂと隣接する領
域、すなわち未完の幅広なサイドウォール酸化シリコン
膜２１ａではマスクされるが、完成した幅狭なサイドウ
ォール酸化シリコン膜２１ｂではマスクされない領域に
Ｎ+層２７ａ，２８ａ及びＰ+層２９ａ，３０ａが、サイ
ドウォール酸化シリコン膜２１ｂ下の領域に残ったＮ-
層１１，１２及びＰ-層１９，２０より深く形成され
る。また、Ｎ+層２７ａ，２８ａ中のＮ型不純物及びＰ+
層２９ａ，３０ａ中のＰ型不純物がＮ+層２２ａ，２３
ａ及びＰ+層２４ａ，２５ａ中に拡散されることにな
り、その結果として図２４に示すように、Ｎ+層２２
ａ，２３ａがＮ+ +層２２ｂ，２３ｂに、Ｐ+層２４ａ，
２５ａがＰ++層２４ｂ，２５ｂとなる。このＮ++層２２
ｂ，２３ｂ及びＰ++層２４ｂ，２５ｂは、図２０，図２
１に示す工程で、深い高濃度層をより深く形成するよう
にシリコン基板１中に深くＮ型不純物及びＰ型不純物の
イオン注入を行ったことにより、通常の高濃度層の深さ
に相当するＮ+層２７ａ，２８ａ及びＰ+層２９ａ，３０
ａより深く形成される。そして、このＮ++層２２ｂ，２
３ｂ及びＰ++層２４ｂ，２５ｂ（高濃度層の主部）とＮ
+層２７ａ，２８ａ及びＰ+層２９ａ，３０ａ（高濃度層
の一部）、さらに、Ｎ-層１１，１２及びＰ-層１９，２
０（低濃度層）によりＬＤＤ構造のソース・ドレイン拡
散層が形成される。
Ｎ2雰囲気中で約２０〜６０分間熱処理をする。する
と、前記Ｎ+層２７ａ，２８ａ中のＮ型不純物及びＰ+層
２９ａ，３０ａ中のＰ型不純物が拡散・活性化し、シリ
コン基板１のソース・ドレイン形成領域には、前記完成
したサイドウォール酸化シリコン膜２１ｂと隣接する領
域、すなわち未完の幅広なサイドウォール酸化シリコン
膜２１ａではマスクされるが、完成した幅狭なサイドウ
ォール酸化シリコン膜２１ｂではマスクされない領域に
Ｎ+層２７ａ，２８ａ及びＰ+層２９ａ，３０ａが、サイ
ドウォール酸化シリコン膜２１ｂ下の領域に残ったＮ-
層１１，１２及びＰ-層１９，２０より深く形成され
る。また、Ｎ+層２７ａ，２８ａ中のＮ型不純物及びＰ+
層２９ａ，３０ａ中のＰ型不純物がＮ+層２２ａ，２３
ａ及びＰ+層２４ａ，２５ａ中に拡散されることにな
り、その結果として図２４に示すように、Ｎ+層２２
ａ，２３ａがＮ+ +層２２ｂ，２３ｂに、Ｐ+層２４ａ，
２５ａがＰ++層２４ｂ，２５ｂとなる。このＮ++層２２
ｂ，２３ｂ及びＰ++層２４ｂ，２５ｂは、図２０，図２
１に示す工程で、深い高濃度層をより深く形成するよう
にシリコン基板１中に深くＮ型不純物及びＰ型不純物の
イオン注入を行ったことにより、通常の高濃度層の深さ
に相当するＮ+層２７ａ，２８ａ及びＰ+層２９ａ，３０
ａより深く形成される。そして、このＮ++層２２ｂ，２
３ｂ及びＰ++層２４ｂ，２５ｂ（高濃度層の主部）とＮ
+層２７ａ，２８ａ及びＰ+層２９ａ，３０ａ（高濃度層
の一部）、さらに、Ｎ-層１１，１２及びＰ-層１９，２
０（低濃度層）によりＬＤＤ構造のソース・ドレイン拡
散層が形成される。
【００２９】
【発明が解決しようとする課題】しかしながら、従来技
術のようなＬＤＤ構造のトランジスタの製造方法では、
ソース・ドレイン拡散層の拡散層抵抗の増加は抑えられ
ても、短チャネルＭＯＳトランジスタを実現することは
困難になるという問題点がある。
術のようなＬＤＤ構造のトランジスタの製造方法では、
ソース・ドレイン拡散層の拡散層抵抗の増加は抑えられ
ても、短チャネルＭＯＳトランジスタを実現することは
困難になるという問題点がある。
【００３０】その理由は、ソース拡散層抵抗の増加を招
かないようにソース拡散層の深さを深くしているわけで
あるが、従来技術ではドレイン側も同時にイオン注入を
行うため、ドレイン拡散層の深さがソース側と同じ深さ
まで深くなってしまい、短チャネルＭＯＳトランジスタ
を実現しようとしたときに、パンチスルーしやすくなっ
てしまい、デバイスとして機能しなくなるためである。
かないようにソース拡散層の深さを深くしているわけで
あるが、従来技術ではドレイン側も同時にイオン注入を
行うため、ドレイン拡散層の深さがソース側と同じ深さ
まで深くなってしまい、短チャネルＭＯＳトランジスタ
を実現しようとしたときに、パンチスルーしやすくなっ
てしまい、デバイスとして機能しなくなるためである。
【００３１】また、短チャネルＭＯＳトランジスタを実
現できたとしても、そのトランジスタ特性がばらつく、
つまり、歩留りが不安定になること及び工程数が大幅に
増加するという問題点がある。
現できたとしても、そのトランジスタ特性がばらつく、
つまり、歩留りが不安定になること及び工程数が大幅に
増加するという問題点がある。
【００３２】その理由は、以下の通りである。深い拡散
層を形成するためにまず、ゲート電極をマスクとしてセ
ルフアライン的にイオン注入を行い、次にシリコン基板
上及びゲート電極上に形成した絶縁膜をシリコン基板上
に５０〜１００ｎｍ程度残すようにＲＩＥを用いてエッ
チングしてイオン注入を行い、それからその５０〜１０
０ｎｍ程度残した絶縁膜を、ゲート電極側壁にのみ残す
ように再度ＲＩＥによりエッチングし、イオン注入を行
うことで、ゲート電極側壁に形成する絶縁膜の厚さの制
御性が２度のＲＩＥによるエッチングのため悪くなる。
つまり、イオン注入される領域がゲート電極側壁に近く
なったり、遠くなったりするためである。また、前述し
たように従来技術はイオン注入を３回，ＲＩＥによるエ
ッチングを２回も行うことになるので、工程数は大幅に
増加することとなる。
層を形成するためにまず、ゲート電極をマスクとしてセ
ルフアライン的にイオン注入を行い、次にシリコン基板
上及びゲート電極上に形成した絶縁膜をシリコン基板上
に５０〜１００ｎｍ程度残すようにＲＩＥを用いてエッ
チングしてイオン注入を行い、それからその５０〜１０
０ｎｍ程度残した絶縁膜を、ゲート電極側壁にのみ残す
ように再度ＲＩＥによりエッチングし、イオン注入を行
うことで、ゲート電極側壁に形成する絶縁膜の厚さの制
御性が２度のＲＩＥによるエッチングのため悪くなる。
つまり、イオン注入される領域がゲート電極側壁に近く
なったり、遠くなったりするためである。また、前述し
たように従来技術はイオン注入を３回，ＲＩＥによるエ
ッチングを２回も行うことになるので、工程数は大幅に
増加することとなる。
【００３３】本発明の目的は、ＭＯＳトランジスタのオ
ン電流の減少を招くことがなく、またＭＯＳトランジス
タの微細化を行うことにより、製品の高速化及び高集積
化を可能にし、さらに工程数を大幅に増やすことなく短
チャネルＭＯＳトランジスタの特性のばらつきを抑え、
製品の歩留りを向上させる半導体装置の製造方法を提供
することにある。
ン電流の減少を招くことがなく、またＭＯＳトランジス
タの微細化を行うことにより、製品の高速化及び高集積
化を可能にし、さらに工程数を大幅に増やすことなく短
チャネルＭＯＳトランジスタの特性のばらつきを抑え、
製品の歩留りを向上させる半導体装置の製造方法を提供
することにある。
【００３４】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置の製造方法は、ゲート電極
を形成する第１の工程と、シリコン酸化膜サイドウォー
ルを形成する第２の工程と、ソース領域及びドレイン領
域を形成するイオン注入を行う第３の工程とを含む半導
体装置の製造方法であって、前記第１の工程は、基板上
にＭＯＳトランジスタのゲート電極を形成する工程であ
り、前記第２の工程は、酸化シリコン膜を全面に形成す
る工程と、前記ドレイン領域を覆うようにフォトレジス
トを形成する工程と、前記フォトレジストをマスクにし
て前記酸化シリコン膜をエッチバックして、前記ソース
領域の前記酸化シリコン膜を除去するとともに、前記ゲ
ート電極のソース側端部に酸化シリコン膜サイドウォー
ルを形成する工程と、前記フォトレジストを除去する工
程を含み、前記第３の工程は、前記ドレイン領域の前記
酸化シリコン膜及び前記ゲート電極のソース側端部の酸
化シリコン膜サイドウォールをマスクにソース領域及び
ドレイン領域を形成するイオン注入を行う工程である。
め、本発明に係る半導体装置の製造方法は、ゲート電極
を形成する第１の工程と、シリコン酸化膜サイドウォー
ルを形成する第２の工程と、ソース領域及びドレイン領
域を形成するイオン注入を行う第３の工程とを含む半導
体装置の製造方法であって、前記第１の工程は、基板上
にＭＯＳトランジスタのゲート電極を形成する工程であ
り、前記第２の工程は、酸化シリコン膜を全面に形成す
る工程と、前記ドレイン領域を覆うようにフォトレジス
トを形成する工程と、前記フォトレジストをマスクにし
て前記酸化シリコン膜をエッチバックして、前記ソース
領域の前記酸化シリコン膜を除去するとともに、前記ゲ
ート電極のソース側端部に酸化シリコン膜サイドウォー
ルを形成する工程と、前記フォトレジストを除去する工
程を含み、前記第３の工程は、前記ドレイン領域の前記
酸化シリコン膜及び前記ゲート電極のソース側端部の酸
化シリコン膜サイドウォールをマスクにソース領域及び
ドレイン領域を形成するイオン注入を行う工程である。
【００３５】また前記ＭＯＳトランジスタは、ＮＭＯＳ
トランジスタとＰＭＯＳトランジスタとを含むものであ
る。
トランジスタとＰＭＯＳトランジスタとを含むものであ
る。
【００３６】また前記第２の工程の前に、前記ＮＭＯＳ
トランジスタ領域にソースＮ - 層とドレインＮ - 層とを形
成するイオン注入を行う工程を有するものである。
トランジスタ領域にソースＮ - 層とドレインＮ - 層とを形
成するイオン注入を行う工程を有するものである。
【００３７】
【作用】本発明によるＬＤＤ構造のＭＯＳトランジスタ
形成方法では、ゲート酸化シリコン膜、ＭＯＳトランジ
スタの電極の上部及びシリコン基板上に形成された酸化
シリコン膜をＭＯＳトランジスタのドレイン領域部のみ
に残すようにエッチバックすることにより、ソース・ド
レイン形成のためのイオン注入を１度行うだけでソース
拡散層の拡散層深さをドレイン拡散層の拡散層深さより
も深くすることができ、ソース抵抗の増加を招くことな
く、つまりＭＯＳトランジスタのオン電流の減少を招く
ことなく、短チャネルＭＯＳトランジスタの実現が可能
となる。
形成方法では、ゲート酸化シリコン膜、ＭＯＳトランジ
スタの電極の上部及びシリコン基板上に形成された酸化
シリコン膜をＭＯＳトランジスタのドレイン領域部のみ
に残すようにエッチバックすることにより、ソース・ド
レイン形成のためのイオン注入を１度行うだけでソース
拡散層の拡散層深さをドレイン拡散層の拡散層深さより
も深くすることができ、ソース抵抗の増加を招くことな
く、つまりＭＯＳトランジスタのオン電流の減少を招く
ことなく、短チャネルＭＯＳトランジスタの実現が可能
となる。
【００３８】また、ＭＯＳトランジスタのオン電流の減
少を招くことなく、つまり、ＭＯＳトランジスタの特性
が悪化することなく短チャネルＭＯＳトランジスタが実
現できるので、製品の高速化及び高集積化が可能とな
る。
少を招くことなく、つまり、ＭＯＳトランジスタの特性
が悪化することなく短チャネルＭＯＳトランジスタが実
現できるので、製品の高速化及び高集積化が可能とな
る。
【００３９】更に、イオン注入回数は従来通り、ＭＯＳ
トランジスタのゲート電極側壁のサイドウォール絶縁膜
を形成するためのＲＩＥによるエッチング工程も１回だ
けであるため、工程数を大幅に増やすことなく、短チャ
ネルＭＯＳトランジスタの特性ばらつきが抑えられ、製
品の歩留り向上が期待できる。
トランジスタのゲート電極側壁のサイドウォール絶縁膜
を形成するためのＲＩＥによるエッチング工程も１回だ
けであるため、工程数を大幅に増やすことなく、短チャ
ネルＭＯＳトランジスタの特性ばらつきが抑えられ、製
品の歩留り向上が期待できる。
【００４０】
【発明の実施の形態】以下、本発明の実施の形態を図に
より説明する。
より説明する。
【００４１】図において、本発明に係るＬＤＤ構造のＭ
ＯＳトランジスタは、ＭＯＳトランジスタのソース領域
とドレイン領域の接合深さを異なせたものであり、本発
明に係るＬＤＤ構造のＭＯＳトランジスタの製造方法は
基本的には、ＮＭＯＳトランジスタのゲート電極９及び
ＰＭＯＳトランジスタのゲート電極１０を同一導電層で
形成することにある。
ＯＳトランジスタは、ＭＯＳトランジスタのソース領域
とドレイン領域の接合深さを異なせたものであり、本発
明に係るＬＤＤ構造のＭＯＳトランジスタの製造方法は
基本的には、ＮＭＯＳトランジスタのゲート電極９及び
ＰＭＯＳトランジスタのゲート電極１０を同一導電層で
形成することにある。
【００４２】ＮＭＯＳトランジスタのゲート電極９及び
ＰＭＯＳトランジスタのゲート電極１０を形成する導電
層は、まず最初に多結晶シリコン７を１００ｎｍ〜１５
０ｎｍの厚さで形成する。次に、シリサイド８を１００
ｎｍ〜１５０ｎｍの厚さでスパッタする。このシリサイ
ドは、高融点金属であるＴｉやＷとシリコンの化合物
（シリサイド）である。
ＰＭＯＳトランジスタのゲート電極１０を形成する導電
層は、まず最初に多結晶シリコン７を１００ｎｍ〜１５
０ｎｍの厚さで形成する。次に、シリサイド８を１００
ｎｍ〜１５０ｎｍの厚さでスパッタする。このシリサイ
ドは、高融点金属であるＴｉやＷとシリコンの化合物
（シリサイド）である。
【００４３】そして、最終的に、ＮＭＯＳトランジスタ
のゲート電極９及びＰＭＯＳトランジスタのゲート電極
１０は、ポリサイド構造とする。
のゲート電極９及びＰＭＯＳトランジスタのゲート電極
１０は、ポリサイド構造とする。
【００４４】次に、ＮＭＯＳトランジスタのゲー電極９
をマスクにして自己整合（セルフアライン）的にイオン
注入を行い、ドレインＮ-領域１１及び、ソースＮ-領域
１２を形成する。
をマスクにして自己整合（セルフアライン）的にイオン
注入を行い、ドレインＮ-領域１１及び、ソースＮ-領域
１２を形成する。
【００４５】その後、ＮＭＯＳトランジスタのゲート電
極９，ＰＭＯＳトランジスタのゲート電極１０の上部及
びシリコン基板１上に酸化シリコン膜１３を１００ｎｍ
〜１５０ｎｍの厚さで形成し、ＮＭＯＳトランジスタ，
ＰＭＯＳトランジスタのソース領域側のゲート電極側壁
部のみにフォトリソグラフィー技術とエッチング技術を
用いてサイドウォール酸化シリコン膜１４を８０ｎｍ〜
１３０ｎｍの厚さで形成する。サイドウォール酸化シリ
コン膜１４は、酸化膜，窒化膜などの絶縁膜である。
尚、ＮＭＯＳトランジスタ，ＰＭＯＳトランジスタのド
レイン領域側は、前記１００ｎｍ〜１５０ｎｍの厚さの
酸化シリコン膜１３を残したままにしておく。
極９，ＰＭＯＳトランジスタのゲート電極１０の上部及
びシリコン基板１上に酸化シリコン膜１３を１００ｎｍ
〜１５０ｎｍの厚さで形成し、ＮＭＯＳトランジスタ，
ＰＭＯＳトランジスタのソース領域側のゲート電極側壁
部のみにフォトリソグラフィー技術とエッチング技術を
用いてサイドウォール酸化シリコン膜１４を８０ｎｍ〜
１３０ｎｍの厚さで形成する。サイドウォール酸化シリ
コン膜１４は、酸化膜，窒化膜などの絶縁膜である。
尚、ＮＭＯＳトランジスタ，ＰＭＯＳトランジスタのド
レイン領域側は、前記１００ｎｍ〜１５０ｎｍの厚さの
酸化シリコン膜１３を残したままにしておく。
【００４６】そして、Ｐ型ウェル領域４の上部のみフォ
トリソグラフィー技術を用いて開口し、ヒ素などのＮ型
不純物をＮＭＯＳゲート電極９，酸化シリコン膜１３及
びサイドウォール酸化シリコン膜１４をマスクとして、
自己整合（セルフアライン）的に注入し、ドレインＮ+
領域１５，ソースＮ+領域１６を形成する。尚、ドレイ
ンＮ+領域１５は、前記１００ｎｍ〜１５０ｎｍの厚さ
の酸化シリコン膜１３を通してイオン注入を行い形成さ
れるため、ソースＮ+領域１６の接合深さよりも浅くな
る。
トリソグラフィー技術を用いて開口し、ヒ素などのＮ型
不純物をＮＭＯＳゲート電極９，酸化シリコン膜１３及
びサイドウォール酸化シリコン膜１４をマスクとして、
自己整合（セルフアライン）的に注入し、ドレインＮ+
領域１５，ソースＮ+領域１６を形成する。尚、ドレイ
ンＮ+領域１５は、前記１００ｎｍ〜１５０ｎｍの厚さ
の酸化シリコン膜１３を通してイオン注入を行い形成さ
れるため、ソースＮ+領域１６の接合深さよりも浅くな
る。
【００４７】その後、Ｎ型ウェル領域５の上部のみフォ
トリソグラフィー技術を用いて開口し、フッ化ボロンな
どのＰ型不純物をＰＭＯＳゲート電極１０，酸化シリコ
ン膜１３及びサイドウォール酸化シリコン膜１４をマス
クとして、自己整合（セルフアライン）的に注入し、ド
レインＰ+領域１７，ソースＰ+領域１８を形成する。
尚、ドレインＰ+領域１７は、前記１００ｎｍ〜１５０
ｎｍの厚さの酸化シリコン膜１３を通してイオン注入を
行い形成されるため、ソースＰ+領域１８の接合深さよ
りも浅くなる。
トリソグラフィー技術を用いて開口し、フッ化ボロンな
どのＰ型不純物をＰＭＯＳゲート電極１０，酸化シリコ
ン膜１３及びサイドウォール酸化シリコン膜１４をマス
クとして、自己整合（セルフアライン）的に注入し、ド
レインＰ+領域１７，ソースＰ+領域１８を形成する。
尚、ドレインＰ+領域１７は、前記１００ｎｍ〜１５０
ｎｍの厚さの酸化シリコン膜１３を通してイオン注入を
行い形成されるため、ソースＰ+領域１８の接合深さよ
りも浅くなる。
【００４８】（実施例１）次に本発明の実施例について
図面を参照して詳細に説明する。
図面を参照して詳細に説明する。
【００４９】図１は、本発明の実施例１に係る半導体装
置を示す断面構造図、図２〜図１１は、本発明の実施例
１に係る製造方法を工程順を示す断面図である。
置を示す断面構造図、図２〜図１１は、本発明の実施例
１に係る製造方法を工程順を示す断面図である。
【００５０】本実施例１において、従来例と異なる構成
は、図１と図２４及び図２７を比較すればわかるよう
に、ＮＭＯＳトランジスタのドレインＮ+領域１５，ソ
ースＮ+領域１６、及びＰＭＯＳトランジスタのドレイ
ンＰ+領域１７，ソースＰ+領域１８の拡散層の接合深さ
が異なってことにある。つまり、ドレイン領域の接合深
さは、ソース領域の接合深さよりも浅くなっているとい
うことにある。
は、図１と図２４及び図２７を比較すればわかるよう
に、ＮＭＯＳトランジスタのドレインＮ+領域１５，ソ
ースＮ+領域１６、及びＰＭＯＳトランジスタのドレイ
ンＰ+領域１７，ソースＰ+領域１８の拡散層の接合深さ
が異なってことにある。つまり、ドレイン領域の接合深
さは、ソース領域の接合深さよりも浅くなっているとい
うことにある。
【００５１】以下、上述したＬＤＤ構造のＭＯＳトラン
ジスタの製造方法を工程順に説明する。なお、酸化シリ
コン膜１３を形成するまでの製造工程は、従来例で説明
したように図２〜図８に示すとおりであるため、ここで
の説明は省略する。
ジスタの製造方法を工程順に説明する。なお、酸化シリ
コン膜１３を形成するまでの製造工程は、従来例で説明
したように図２〜図８に示すとおりであるため、ここで
の説明は省略する。
【００５２】（１）図９に示すように、フォトリソグラ
フィー技術を用い、ＮＭＯＳトランジスタ及びＰＭＯＳ
トランジスタのソース領域側のみ開口する。
フィー技術を用い、ＮＭＯＳトランジスタ及びＰＭＯＳ
トランジスタのソース領域側のみ開口する。
【００５３】（２）エッチング技術を用い、酸化シリコ
ン膜１３をエッチバックし、ＮＭＯＳゲート電極９及び
ＰＭＯＳゲート電極１０のソース領域側壁にのみサイド
ウォール酸化シリコン膜１４を形成する。
ン膜１３をエッチバックし、ＮＭＯＳゲート電極９及び
ＰＭＯＳゲート電極１０のソース領域側壁にのみサイド
ウォール酸化シリコン膜１４を形成する。
【００５４】（３）次に図１０に示すように、フォトリ
ソグラフィー技術を用い、Ｐ型ウェル領域４の上部のみ
開口して、その後イオン注入技術を用い、ＮＭＯＳゲー
ト電極９，酸化シリコン膜１３及びサイドウォール酸化
シリコン膜１４をマスクにして自己整合（セルフアライ
ン）的に不純物（ヒ素）を注入し、ドレインＮ+領域１
５及びソースＮ+領域１６を形成する。尚、ドレインＮ+
領域１５は、前記酸化シリコン膜１３を通してイオン注
入を行い形成されるため、ソースＮ+領域１６の接合深
さよりも浅くなる。ここで、イオン注入の条件は、濃度
３×１０15〜５×１０15ｃｍ-2，加速電圧１３０〜１５
０ｋｅＶである。
ソグラフィー技術を用い、Ｐ型ウェル領域４の上部のみ
開口して、その後イオン注入技術を用い、ＮＭＯＳゲー
ト電極９，酸化シリコン膜１３及びサイドウォール酸化
シリコン膜１４をマスクにして自己整合（セルフアライ
ン）的に不純物（ヒ素）を注入し、ドレインＮ+領域１
５及びソースＮ+領域１６を形成する。尚、ドレインＮ+
領域１５は、前記酸化シリコン膜１３を通してイオン注
入を行い形成されるため、ソースＮ+領域１６の接合深
さよりも浅くなる。ここで、イオン注入の条件は、濃度
３×１０15〜５×１０15ｃｍ-2，加速電圧１３０〜１５
０ｋｅＶである。
【００５５】（４）次に図１１に示すように、フォトリ
ソグラフィー技術を用い、Ｎ型ウェル領域５の上部のみ
開口して、その後イオン注入技術を用い、ＰＭＯＳゲー
ト電極１０，酸化シリコン膜１３及びサイドウォール酸
化シリコン膜１４をマスクにして自己整合（セルフアラ
イン）的に不純物（フッ化ボロン）を注入し、ドレイン
Ｐ+領域１７及びソースＰ+領域１８を形成する。尚、ド
レインＰ+領域１７は、前記酸化シリコン膜１３を通し
てイオン注入を行い形成されるため、ソースＰ+領域１
８の接合深さよりも浅くなる。ここで、イオン注入の条
件は、濃度１×１０15〜２×１０15ｃｍ-2，加速電圧１
１０〜１３０ｋｅＶである。
ソグラフィー技術を用い、Ｎ型ウェル領域５の上部のみ
開口して、その後イオン注入技術を用い、ＰＭＯＳゲー
ト電極１０，酸化シリコン膜１３及びサイドウォール酸
化シリコン膜１４をマスクにして自己整合（セルフアラ
イン）的に不純物（フッ化ボロン）を注入し、ドレイン
Ｐ+領域１７及びソースＰ+領域１８を形成する。尚、ド
レインＰ+領域１７は、前記酸化シリコン膜１３を通し
てイオン注入を行い形成されるため、ソースＰ+領域１
８の接合深さよりも浅くなる。ここで、イオン注入の条
件は、濃度１×１０15〜２×１０15ｃｍ-2，加速電圧１
１０〜１３０ｋｅＶである。
【００５６】（５）以上の工程を経て得られた半導体装
置を図１に示す。ここで、１はシリコン基板，２は素子
分離酸化シリコン膜，４はＰ型ウェル領域，５はＮ型ウ
ェル領域，６はゲート酸化シリコン膜，７は多結晶シリ
コン，８はシリサイド，９はＮＭＯＳゲート電極，１０
はＰＭＯＳゲート電極，１１はドレインＮ-領域，１２
はソースＮ-領域，１３は酸化シリコン膜，１４はサイ
ドウォール酸化シリコン膜，１５はドレインＮ+領域，
１６はソースＮ+領域，１７はドレインＰ+領域，１８は
ソースＰ+領域である。
置を図１に示す。ここで、１はシリコン基板，２は素子
分離酸化シリコン膜，４はＰ型ウェル領域，５はＮ型ウ
ェル領域，６はゲート酸化シリコン膜，７は多結晶シリ
コン，８はシリサイド，９はＮＭＯＳゲート電極，１０
はＰＭＯＳゲート電極，１１はドレインＮ-領域，１２
はソースＮ-領域，１３は酸化シリコン膜，１４はサイ
ドウォール酸化シリコン膜，１５はドレインＮ+領域，
１６はソースＮ+領域，１７はドレインＰ+領域，１８は
ソースＰ+領域である。
【００５７】（実施例２）図１７は、本発明の実施例２
に係る半導体装置を示す断面図、図１２〜図１６は、本
発明の実施例２に係る製造方法を工程順に示す断面図で
ある。
に係る半導体装置を示す断面図、図１２〜図１６は、本
発明の実施例２に係る製造方法を工程順に示す断面図で
ある。
【００５８】本実施例２において、従来例と異なる構成
は、図１７と図２４及び図２７を比較すればわかるよう
に、ＮＭＯＳトランジスタのドレインＮ+領域１５，ソ
ースＮ+領域１６、及びＰＭＯＳトランジスタのドレイ
ンＰ+領域１７，ソースＰ+領域１８の拡散層の接合深さ
が異なってことにある。つまり、ドレイン領域の接合深
さは、ソース領域の接合深さよりも浅くなっているとい
うことにある。
は、図１７と図２４及び図２７を比較すればわかるよう
に、ＮＭＯＳトランジスタのドレインＮ+領域１５，ソ
ースＮ+領域１６、及びＰＭＯＳトランジスタのドレイ
ンＰ+領域１７，ソースＰ+領域１８の拡散層の接合深さ
が異なってことにある。つまり、ドレイン領域の接合深
さは、ソース領域の接合深さよりも浅くなっているとい
うことにある。
【００５９】このようなＬＤＤ構造のＭＯＳトランジス
タの製造手順を以下に説明する。なお、酸化シリコン膜
１３までの製造過程は、従来例で説明したように図２〜
図８に示すとおりであるため、ここでの説明は省略す
る。
タの製造手順を以下に説明する。なお、酸化シリコン膜
１３までの製造過程は、従来例で説明したように図２〜
図８に示すとおりであるため、ここでの説明は省略す
る。
【００６０】（１）図１２に示すように、エッチング技
術を用い、酸化シリコン膜１３をエッチバックし、ＮＭ
ＯＳゲート電極９及びＰＭＯＳゲート電極１０のソース
領域側及びドレイン領域側の両側壁にサイドウォール酸
化シリコン膜１４を形成する。
術を用い、酸化シリコン膜１３をエッチバックし、ＮＭ
ＯＳゲート電極９及びＰＭＯＳゲート電極１０のソース
領域側及びドレイン領域側の両側壁にサイドウォール酸
化シリコン膜１４を形成する。
【００６１】（２）次に図１３に示すように、フォトリ
ソグラフィー技術を用い、ＮＭＯＳトランジスタのドレ
イン領域の上部のみ開口して、その後イオン注入技術を
用い、ＮＭＯＳゲート電極９及びサイドウォール酸化シ
リコン膜１４をマスクにして自己整合（セルフアライ
ン）的に不純物（ヒ素）を注入し、ドレインＮ+領域１
５を形成する。ここで、イオン注入の条件は、濃度３×
１０15〜５×１０15ｃｍ-2，加速電圧３０〜４０ｋｅＶ
である。
ソグラフィー技術を用い、ＮＭＯＳトランジスタのドレ
イン領域の上部のみ開口して、その後イオン注入技術を
用い、ＮＭＯＳゲート電極９及びサイドウォール酸化シ
リコン膜１４をマスクにして自己整合（セルフアライ
ン）的に不純物（ヒ素）を注入し、ドレインＮ+領域１
５を形成する。ここで、イオン注入の条件は、濃度３×
１０15〜５×１０15ｃｍ-2，加速電圧３０〜４０ｋｅＶ
である。
【００６２】（３）次に図１４に示すように、フォトリ
ソグラフィー技術を用い、ＮＭＯＳトランジスタのソー
ス領域の上部のみ開口して、その後イオン注入技術を用
い、ＮＭＯＳゲート電極９及びサイドウォール酸化シリ
コン膜１４をマスクにして自己整合（セルフアライン）
的に不純物（ヒ素）を注入し、ソースＮ+領域１６を形
成する。ここで、イオン注入の条件は、濃度はドレイン
Ｎ+領域１５形成時と同じ３×１０15〜５×１０15ｃｍ
-2であるが、加速電圧はドレインＮ+領域１５形成時よ
りも高い１３０〜１５０ｋｅＶである。
ソグラフィー技術を用い、ＮＭＯＳトランジスタのソー
ス領域の上部のみ開口して、その後イオン注入技術を用
い、ＮＭＯＳゲート電極９及びサイドウォール酸化シリ
コン膜１４をマスクにして自己整合（セルフアライン）
的に不純物（ヒ素）を注入し、ソースＮ+領域１６を形
成する。ここで、イオン注入の条件は、濃度はドレイン
Ｎ+領域１５形成時と同じ３×１０15〜５×１０15ｃｍ
-2であるが、加速電圧はドレインＮ+領域１５形成時よ
りも高い１３０〜１５０ｋｅＶである。
【００６３】（４）次に図１５に示すように、フォトリ
ソグラフィー技術を用い、ＰＭＯＳトランジスタのドレ
イン領域の上部のみ開口して、その後イオン注入技術を
用い、ＰＭＯＳゲート電極１０及びサイドウォール酸化
シリコン膜１４をマスクにして自己整合（セルフアライ
ン）的に不純物（フッ化ボロン）を注入し、ドレインＰ
+領域１７を形成する。ここで、イオン注入の条件は、
濃度１×１０15〜２×１０15ｃｍ-2，加速電圧３０〜５
０ｋｅＶである。
ソグラフィー技術を用い、ＰＭＯＳトランジスタのドレ
イン領域の上部のみ開口して、その後イオン注入技術を
用い、ＰＭＯＳゲート電極１０及びサイドウォール酸化
シリコン膜１４をマスクにして自己整合（セルフアライ
ン）的に不純物（フッ化ボロン）を注入し、ドレインＰ
+領域１７を形成する。ここで、イオン注入の条件は、
濃度１×１０15〜２×１０15ｃｍ-2，加速電圧３０〜５
０ｋｅＶである。
【００６４】（５）次に図１６に示すように、フォトリ
ソグラフィー技術を用い、ＰＭＯＳトランジスタのソー
ス領域の上部のみ開口して、その後イオン注入技術を用
い、ＰＭＯＳゲート電極１０及びサイドウォール酸化シ
リコン膜１４をマスクにして自己整合（セルフアライ
ン）的に不純物（フッ化ボロン）を注入し、ソースＰ+
領域１８を形成する。ここで、イオン注入の条件は、濃
度はドレインＰ+領域１７形成時と同じ１×１０15〜２
×１０15ｃｍ-2であるが、加速電圧はドレインＰ+領域
１７形成時よりも高い１１０〜１３０ｋｅＶである。
ソグラフィー技術を用い、ＰＭＯＳトランジスタのソー
ス領域の上部のみ開口して、その後イオン注入技術を用
い、ＰＭＯＳゲート電極１０及びサイドウォール酸化シ
リコン膜１４をマスクにして自己整合（セルフアライ
ン）的に不純物（フッ化ボロン）を注入し、ソースＰ+
領域１８を形成する。ここで、イオン注入の条件は、濃
度はドレインＰ+領域１７形成時と同じ１×１０15〜２
×１０15ｃｍ-2であるが、加速電圧はドレインＰ+領域
１７形成時よりも高い１１０〜１３０ｋｅＶである。
【００６５】（６）以上の過程を経て得られた半導体装
置を図１７に示す。ここで、１はシリコン基板，２は素
子分離酸化シリコン膜，４はＰ型ウェル領域，５はＮ型
ウェル領域，６はゲート酸化シリコン膜，７は多結晶シ
リコン，８はシリサイド，９はＮＭＯＳゲート電極，１
０はＰＭＯＳゲート電極，１１はドレインＮ-領域，１
２はソースＮ-領域，１４はサイドウォール酸化シリコ
ン膜，１５はドレインＮ+領域，１６はソースＮ+領域，
１７はドレインＰ+領域，１８はソースＰ+領域である。
置を図１７に示す。ここで、１はシリコン基板，２は素
子分離酸化シリコン膜，４はＰ型ウェル領域，５はＮ型
ウェル領域，６はゲート酸化シリコン膜，７は多結晶シ
リコン，８はシリサイド，９はＮＭＯＳゲート電極，１
０はＰＭＯＳゲート電極，１１はドレインＮ-領域，１
２はソースＮ-領域，１４はサイドウォール酸化シリコ
ン膜，１５はドレインＮ+領域，１６はソースＮ+領域，
１７はドレインＰ+領域，１８はソースＰ+領域である。
【００６６】
【発明の効果】以上説明したように本発明によれば、ソ
ース抵抗の増加を招くことなく、つまり、ＭＯＳトラン
ジスタのオン電流の減少を招くことなく、短チャネルＭ
ＯＳトランジスタを実現することができる。
ース抵抗の増加を招くことなく、つまり、ＭＯＳトラン
ジスタのオン電流の減少を招くことなく、短チャネルＭ
ＯＳトランジスタを実現することができる。
【００６７】その理由は、本発明によるＬＤＤ構造のＭ
ＯＳトランジスタ形成方法では、ゲート酸化シリコン
膜，ＭＯＳトランジスタの電極の上部及びシリコン基板
上に形成された酸化シリコン膜をＭＯＳトランジスタの
ドレイン領域部のみに残すようにエッチバックすること
により、ソース・ドレイン形成のためのイオン注入を１
度行うだけでソース拡散層の拡散層深さをドレイン拡散
層の拡散層深さも深くすることができるためである。
ＯＳトランジスタ形成方法では、ゲート酸化シリコン
膜，ＭＯＳトランジスタの電極の上部及びシリコン基板
上に形成された酸化シリコン膜をＭＯＳトランジスタの
ドレイン領域部のみに残すようにエッチバックすること
により、ソース・ドレイン形成のためのイオン注入を１
度行うだけでソース拡散層の拡散層深さをドレイン拡散
層の拡散層深さも深くすることができるためである。
【００６８】さらに、製品の高速化及び高集積化を実現
することができる。その理由は、本発明では、上述した
ように、ＭＯＳトランジスタのオン電流の減少を招くこ
となく、つまり、ＭＯＳトランジスタの特性が悪化する
ことなく、短チャネルＭＯＳトランジスタが実現できる
ためである。
することができる。その理由は、本発明では、上述した
ように、ＭＯＳトランジスタのオン電流の減少を招くこ
となく、つまり、ＭＯＳトランジスタの特性が悪化する
ことなく、短チャネルＭＯＳトランジスタが実現できる
ためである。
【００６９】さらに、工程数を大幅に増やすことなく短
チャネルＭＯＳトランジスタの特性ばらつきを抑え、製
品の歩留りを向上させることができる。その理由は、本
発明のＬＤＤ構造のＭＯＳトランジスタを実現するため
に、イオン注入回数は従来通り、ＭＯＳトランジスタの
ゲート電極側壁のサイドウォール絶縁膜を形成するため
のＲＩＥによるエッチング工程も１回だけで済むためで
ある。
チャネルＭＯＳトランジスタの特性ばらつきを抑え、製
品の歩留りを向上させることができる。その理由は、本
発明のＬＤＤ構造のＭＯＳトランジスタを実現するため
に、イオン注入回数は従来通り、ＭＯＳトランジスタの
ゲート電極側壁のサイドウォール絶縁膜を形成するため
のＲＩＥによるエッチング工程も１回だけで済むためで
ある。
【図１】本発明の実施形態１に係る半導体装置を示す断
面図である。
面図である。
【図２】本発明の実施形態１に係る半導体装置の製造方
法を工程順に示す断面図である。
法を工程順に示す断面図である。
【図３】本発明の実施形態１に係る半導体装置の製造方
法を工程順に示す断面図である。
法を工程順に示す断面図である。
【図４】本発明の実施形態１に係る半導体装置の製造方
法を工程順に示す断面図である。
法を工程順に示す断面図である。
【図５】本発明の実施形態１に係る半導体装置の製造方
法を工程順に示す断面図である。
法を工程順に示す断面図である。
【図６】本発明の実施形態１に係る半導体装置の製造方
法を工程順に示す断面図である。
法を工程順に示す断面図である。
【図７】本発明の実施形態１に係る半導体装置の製造方
法を工程順に示す断面図である。
法を工程順に示す断面図である。
【図８】本発明の実施形態１に係る半導体装置の製造方
法を工程順に示す断面図である。
法を工程順に示す断面図である。
【図９】本発明の実施形態１に係る半導体装置の製造方
法を工程順に示す断面図である。
法を工程順に示す断面図である。
【図１０】本発明の実施形態１に係る半導体装置の製造
方法を工程順に示す断面図である。
方法を工程順に示す断面図である。
【図１１】本発明の実施形態１に係る半導体装置の製造
方法を工程順に示す断面図である。
方法を工程順に示す断面図である。
【図１２】本発明の実施形態２に係る半導体装置の製造
方法を工程順に示す断面図である。
方法を工程順に示す断面図である。
【図１３】本発明の実施形態２に係る半導体装置の製造
方法を工程順に示す断面図である。
方法を工程順に示す断面図である。
【図１４】本発明の実施形態２に係る半導体装置の製造
方法を工程順に示す断面図である。
方法を工程順に示す断面図である。
【図１５】本発明の実施形態２に係る半導体装置の製造
方法を工程順に示す断面図である。
方法を工程順に示す断面図である。
【図１６】本発明の実施形態２に係る半導体装置の製造
方法を工程順に示す断面図である。
方法を工程順に示す断面図である。
【図１７】本発明の実施形態２に係る半導体装置を示す
断面図である。
断面図である。
【図１８】従来例を改良した製造方法を工程順に示す工
程図である。
程図である。
【図１９】従来例を改良した製造方法を工程順に示す工
程図である。
程図である。
【図２０】従来例を改良した製造方法を工程順に示す工
程図である。
程図である。
【図２１】従来例を改良した製造方法を工程順に示す工
程図である。
程図である。
【図２２】従来例を改良した製造方法を工程順に示す工
程図である。
程図である。
【図２３】従来例を改良した製造方法を工程順に示す工
程図である。
程図である。
【図２４】従来例を改良した製造方法を工程順に示す工
程図である。
程図である。
【図２５】従来例を工程順に示す工程図である。
【図２６】従来例を工程順に示す工程図である。
【図２７】従来例を工程順に示す工程図である。
１ シリコン基板 ２ 素子分離酸化シリコン膜 ４ Ｐ型ウェル領域 ５ Ｎ型ウェル領域 ６ ゲート酸化シリコン膜 ７ 多結晶シリコン ８ シリサイド ９ ＮＭＯＳゲート電極 １０ ＰＭＯＳゲート電極 １１ ドレインＮ-領域 １２ ソースＮ-領域 １３ 酸化シリコン膜 １４ サイドウォール酸化シリコン膜 １５ ドレインＮ+領域 １６ ソースＮ+領域 １７ ドレインＰ+領域 １８ ソースＰ+領域 １９ ドレインＰ-領域 ２０ ソースＰ-領域 ２１ａ 未完のサイドウォール酸化シリコン膜 ２１ｂ 完成したサイドウォール酸化シリコン膜 ２２ａ ドレインＮ+領域 ２２ｂ ソースＮ+領域 ２３ｂ ソースＮ++領域 ２４ａ ドレインＰ+領域 ２４ｂ ドレインＰ++領域 ２５ａ ソースＰ+領域 ２５ｂ ソースＰ++領域 ２６ 酸化シリコン膜 ２７ａ ドレインＮ+領域 ２８ａ ソースＮ+領域 ２９ａ ドレインＰ+領域 ３０ａ ソースＰ+領域
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/78 H01L 21/336
Claims (3)
- 【請求項１】 ゲート電極を形成する第１の工程と、シ
リコン酸化膜サイドウォールを形成する第２の工程と、
ソース領域及びドレイン領域を形成するイオン注入を行
う第３の工程とを含む半導体装置の製造方法であって、 前記第１の工程は、基板上にＭＯＳトランジスタのゲー
ト電極を形成する工程であり、 前記第２の工程は、 酸化シリコン膜を全面に形成する工程と、 前記ドレイン領域を覆うようにフォトレジストを形成す
る工程と、 前記フォトレジストをマスクにして前記酸化シリコン膜
をエッチバックして、前記ソース領域の前記酸化シリコ
ン膜を除去するとともに、前記ゲート電極のソース側端
部に酸化シリコン膜サイドウォールを形成する工程と、
前記フォトレジストを除去する工程を含み、 前記第３の工程は、前記ドレイン領域の前記酸化シリコ
ン膜及び前記ゲート電極のソース側端部の酸化シリコン
膜サイドウォールをマスクにソース領域及びドレイン領
域を形成するイオン注入を行う工程である ことを特徴と
する半導体装置の製造方法。 - 【請求項２】 前記ＭＯＳトランジスタは、ＮＭＯＳト
ランジスタとＰＭＯＳトランジスタとを含むことを特徴
とする請求項１に記載の半導体装置の製造方法。 - 【請求項３】 前記第２の工程の前に、前記ＮＭＯＳト
ランジスタ領域にソースＮ - 層とドレインＮ - 層とを形成
するイオン注入を行う工程を有することを特徴とする請
求項２に記載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8326831A JP2993448B2 (ja) | 1996-12-06 | 1996-12-06 | 半導体装置の製造方法 |
| KR1019970066326A KR19980063846A (ko) | 1996-12-06 | 1997-12-05 | 깊이가 상이한 소스 영역과 드레인 영역을 갖는 반도체 장치와그의 제조 방법 |
| US09/133,599 US6022780A (en) | 1996-12-06 | 1998-08-13 | Semiconductor device having source and drain regions different in depth from each other and process of fabrication thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8326831A JP2993448B2 (ja) | 1996-12-06 | 1996-12-06 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10173172A JPH10173172A (ja) | 1998-06-26 |
| JP2993448B2 true JP2993448B2 (ja) | 1999-12-20 |
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ID=18192211
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| Country | Link |
|---|---|
| US (1) | US6022780A (ja) |
| JP (1) | JP2993448B2 (ja) |
| KR (1) | KR19980063846A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6524895B2 (en) | 1998-12-25 | 2003-02-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating the same |
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