KR19980063846A - 깊이가 상이한 소스 영역과 드레인 영역을 갖는 반도체 장치와그의 제조 방법 - Google Patents

깊이가 상이한 소스 영역과 드레인 영역을 갖는 반도체 장치와그의 제조 방법 Download PDF

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Abstract

측벽 스페이서 (50k) 와 스페이서층 (54a) 은 상기 측벽 스페이서가 게이트 전극 (50b) 의 일측면상에 있고 상기 스페이서층은 드레인 형성 영역과 게이트 전극의 타측면을 덮는 방식으로 절연층 (59) 으로부터 동시에 형성되어지고, n 형 도펀트 불순물은 드레인 형성 영역 및 소스 형성 영역내로 이온 주입되어져서, 게이트 전극의 양측면상에 얕은 드레인 영역 (50d) 과 깊은 소스 영역 (50c) 을 형성한다.

Description

깊이가 상이한 소스 영역과 드레인 영역을 갖는 반도체 장치와 그의 제조 방법
본 발명은 반도체 장치, 특히 깊이가 상이한 소스 영역과 드레인 영역을 갖는 반도체 장치 및 그의 제조 방법에 관한 것이다.
반도체 집적 회로 장치는 그 집적 밀도에 있어 증가되어왔고, 더 높은 집적 밀도는 회로 성분들을 소형으로 만듦으로써 달성되어 왔다. 전계 효과 트랜지스터는 집적 회로의 중요한 회로 성분으로, 또한 소형화되어왔다. 그런데, 전계 효과 트랜지스터가 소형화되었을 때, 채널 길이가 감소하게 되어, 펀치 스루우 (punch-through) 현상이 드레인 영역과 소스 영역사이에 발생하는 경향이 있다. 전계 효과 트랜지스터의 펀치 스루우 현상을 방지하기 위하여, 소스 영역과 드레인 영역이 LDD (저농도로 도핑된 드레인) 구조내에 형성되어 진다.
도 1a ∼ 1j 는 LDD 구조를 갖고 있는 전계 효과 트랜지스터를 제조하기 위한 종래 기술 방법의 필수적 단계들을 예시하고 있고, 도 1a ∼ 1j 에 나타난 방법 순서들은 하기에서 제 1 종래 기술 방법 으로 언급되어 있다. 실리콘 기판 (1) 의 제작으로 상기 방법은 시작한다. 두꺼운 전계 산화물층 (2) 은 LOCOS (localized oxidation silicon) 기술을 사용함으로써 실리콘 기판 (1) 의 표면부내에 400 나노미터 두께로 선택적으로 커진다. 두꺼운 전계 산화물층 (2) 에 의해 도 1a 에 나타난 것처럼 (1A) 및 (1B) 의 액티브 영역들이 한정되고, 액티브 영역들 (1A 및 1B) 은 각각 n 채널 인핸스먼트형 전계 효과 트랜지스터들과 p 채널 인핸스먼트형 전계 효과 트랜지스터에 할당된다.
계속하여, 포토리지스트 (photo-resist) 용액이 실리콘 기판 (1) 의 주요 표면상에 가해지고, 굳어져 포토리지스트층을 형성하게 된다. 패턴 이미지는 레티클로부터 (도시하지 않음) 포토리지스트층으로 광학적으로 전달되고, 잠재 (latent) 이미지는 포토리지스트층내에 형성되어진다. 잠재 이미지가 전개되고, 포토리지스트 이온 주입 마스크 (3) 가 포토리지스트층으로부터 형성된다. 따라서, 포토리지스트 이온 주입 마스크 (3) 는 포토 리소그래픽 기술들을 통하여 만들어진다. 포토리지스트 이온 주입 마스크 (3) 는 p 채널 인핸스먼트형 전계 효과 트랜지스터에 할당된 액티브 영역 (1b)을 덮는다. 붕소가 도 1b 에 나타난 것처럼 가속 에너지 300 KeV 하에 1×1013∼ 2×1013 cm-2 의 분량으로 액티브 영역 (1A) 에 이온 주입되고, 이온 주입된 붕소는 액티브 영역 (1a) 내에 p 형 웰 (4) 을 형성한다. 채널 도핑이 또한 n 채널 인핸스먼트형 전계 효과 트랜지스터에 대해 수행되어 진다.
포토리지스트 이온 주입 마스크 (3) 는 벗겨지고, 다른 포토리지스트 이온 주입 마스크 (5) 가 포토 리소그래픽 기술들을 사용함으로써 실리콘 기판 (1) 상에 형성되어 진다. 포토리지스트 이온 주입 마스크 (5) 는 액티브 영역 (1A) 을 덮고, 액티브 영역 (1B) 을 노출시킨다. 포토리지스트 이온 주입 마스크 (5) 를 사용하여, 인이 도 1c 에 나타난 것처럼 700 KeV 의 가속 에너지하에 11013 ∼ 21013cm-2 의 분량으로 액티브 영역 (1B) 내로 이온 주입되어진다. 채널 도핑이 또한 p 채널 인핸스먼트형 전계 효과 트랜지스터에 대해 수행되어진다. 이온 주입된 인은 액티브 영역 (1B) 내에 n 형 웰 (6) 을 형성하고, 포토리지스트 이온 주입 마스크 (5) 는 벗겨지게 된다. 결과적인 반도체 구조체가 도 1d 에 나타나 있다.
계속해서, 액티브 영역들 (1A/1B) 이 열적으로 산화되어 8 나노미터 두께의 실리콘 산화물층들 (7a/7b) 을 형성한다. 폴리실리콘은 결과적인 반도체 구조체의 전체 표면에 걸쳐 100 나노미터 두께로 화학적 증기 디포지션을 사용함으로써 증착 되고, 그뒤에는, 티타늄 규화물 또는 텅스텐 규화물같은 내화성 금속 규화물이 스퍼터링의 사용에 의해 폴리실리콘층에 100 나노미터 두께로 증착된다. 따라서, 폴리실리콘층 및 내화성 금속 규화물층이 결과적인 반도체 구조체 상부에 적층되어진다.
포토리지스트 에칭 마스크 (도시하지 않음) 가 포토 리소그래픽 기술들을 사용함으로써 내화성 금속 규화물층상에 형성되고, 이는 게이트 전극들에 대한 내화성 금속 규화물층의 소정의 영역들을 덮는다. 포토리지스트 에칭 마스크를 사용하여, 내화성 금속 규화물층 및 폴리실리콘이 선택적으로 에칭되며, 게이트 전극들 (8) 및 (9) 은 각각 실리콘 산화물층들 (7a/7b) 상에 도 1e 에 나타난 것처럼 형성된다. 게이트 전극들 (8) 및 (9) 은 다면 구조를 가지며, 폴리실리콘 스트립들 (8a/9a) 및 내화성 금속 규화물 스트립들 (8b/9b) 로 이루어져 있다.
계속하여, 포토리지스트 이온 주입 마스크 (10) 가 결과적인 반도체 구조체상에 포토 리소그래픽 기술들을 사용함으로써 형성되며, 이는 n 형 웰 (6) 을 덮는다. 도 1f 에 나타난 것처럼 15 ∼ 25 KeV 의 가속 에너지 하에서 1×1013∼ 2×1013 cm-2 의 분량으로 p 형 웰 (4) 내로 인이 이온 주입되어, 게이트 전극 (8) 과 자기 정합적으로 저농도로 도핑된 n 형 소스/드레인 영역들 (11a/12a) 을 형성한다. 포토리지스트 이온 주입 마스크 (10) 는 벗겨지게 된다.
실리콘 산화물이 화학적 증기 디포지션을 사용함으로써 결과적 반도체 구조체의 전체 표면에 걸쳐 150 나노미터 두께로 증착되고, 두꺼운 전계 산화물층 (2) 과 실리콘 산화물층들 (7a/7b) 및 게이트 전극들 (8/9) 이 도 1g 에 나타난 것처럼 실리콘 산화물층 (13) 으로 덮여져 있다.
실리콘 산화물층 (13) 은 저농도로 도핑된 n 형 소스/드레인 영역들 (11a/12a) 및 n 형 웰 (6) 이 다시 노출되기 전까지 에칭 마스크없이 균등하게 에칭된다. 실리콘 산화물층들 (7a/7b) 은 게이트 절연층들 (14/15) 로 형성되고, 실리콘 산화물층 (13) 은 측벽 스페이서들 (13a/13b) 로 형성되어진다.
포토리지스트 이온 주입 마스크 (16) 는 포토 리소그래픽 기술들을 사용함으로써 결과적인 반도체 구조체상에 형성되고, 측벽 스페이서들 (13b) 로 n 형 웰 (6) 및 게이트 전극 (9) 을 덮는다. 비소는 도 1h 에 나타난 것처럼 30 ∼ 40 KeV 의 가속 에너지하에서 3101551015cm-2 의 분량으로 p 형 웰 (4) 내로 이온 주입되어지고, 이온 주입된 비소는 측벽 스페이서들 (13a) 과 자기 정합적으로 고농도로 도핑된 n 형 소스/드레인 영역들을 형성한다. 포토리지스트 이온 주입 마스크 (16) 는 벗겨지게 된다. 게이트 절연층 (14), 게이트 전극 (8), 측벽 스페이서들 (13a), 저농도로 도핑된 n 형 소스/드레인 영역들 (11a/12a) 및 고농도로 도핑된 n 형 소스/드레인 영역들 (11b/12b) 은 전체로서 n 채널 인핸스먼트형 전계 효과 트랜지스터 (17) 를 형성한다.
포토리지스트 이온 주입 마스크 (18) 는 포토 리소그래픽 기술들을 사용함으로써 결과적인 반도체 구조체상에 형성되며, n 채널 인핸스먼트형 전계 효과 트랜지스터 (17) 를 덮는다. 붕소 이불화물 (BF2) 은 도 1i 에 나타난 것처럼 30 ∼ 50 KeV 의 가속 에너지 하에서 1101521015cm-2 의 분량으로 n 형 웰 (6) 내로 이온 주입되어지고, 이온 주입된 붕수 이불화물은 도 1j 에 나타난 것처럼 측벽 스페이서 (13b) 와 자기 정합적으로 고농도로 도핑된 p 형 소스/드레인 영역들 (19/20) 을 형성한다. 게이트 절연층 (15), 게이트 전극 (9), 측벽 스페이서들 (13b) 및 고농도로 도핑된 n 형 소스/드레인 영역들 (19/20) 은 전체로서 도 1j 에 나타난 것처럼 p 채널 인핸스먼트형 전계 효과 트랜지스터 (21) 를 구성한다.
저농도로 도핑된 n 형 소스/드레인 영역들 (11a/12a) 은 동시에 형성되어지며, 고농도로 도핑된 n 형 소스/드레인 영역들 (11b/12b) 또한 동시에 형성되어 진다. 이런 이유로, 저농도로 도핑된 n 형 소스 영역 (11a) 및 고농도로 도핑된 n 형 소스 영역 (11b) 은 깊이에 있어서 저농도로 도핑된 n 형 드레인 영역 (12a) 및 고농도로 도핑된 n 형 드레인 영역 (12b) 과 각각 같다. 유사하게, 고농도로 도핑된 p 형 소스/드레인 영역들 (19/20) 은 동시에 형성되며, 고농도로 도핑된 p 형 소스 영역 (19) 은 깊이에 있어서 고농도로 도핑된 p 형 드레인 영역 (20) 과 같다.
전계 효과 트랜지스터들 (17/18) 이 더욱 더 축소될 때, 고농도로 도핑된 n 형 소스/드레인 영역들 (11b/12b) 및 고농도로 도핑된 p 형 소스/드레인 영역들 (19/20) 은 더욱 더 얕게 되고, 고농도로 도핑된 n 형 얕은 소스 영역들 (11b) 및 고농도로 도핑된 p 형 얕은 소스 영역들 (19) 은 커다란 저항이라는 문제점에 봉착하게 된다.
그에 대한 해결책이 일본 특허 공개 공보 제 62-176166 호에 제안되어 있고, 여기에 개시된 방법 순서는 하기에 제 2 종래 기술 방법으로 언급되어져 있다. 제 2 종래 기술 방법 순서는 저농도로 도핑된 n 형 소스/드레인 영역들 (11a/12a) 에 대한 이온 주입까지 제 1 종래 기술 방법 순서와 유사하여, 저농도로 도핑된 n 형 소스/드레인 영역들 (11a/12a) 의 형성까지의 단계들은 다음 설명으로부터 생략되어진다.
저농도로 도핑된 n 형 소스/드레인 영역들 (11a/12a) 이 완성되었을 때, 포토리지스트 이온 주입 마스크 (25) 는 결과적 반도체 구조체상에 형성되고, p 형 웰 (4) 상부에 있는 게이트 전극 (8) 과 p 형 웰 (4) 을 덮는다. 붕소는 도 2a 에 나타난 것처럼 15 ∼ 20 KeV 의 가속 에너지하에 1101321013cm-2 의 분량으로 n 형 웰 (6) 내로 이온 주입되어지며, 이온 주입된 붕소는 게이트 전극 (9) 과 자기 정합적으로 저농도로 도핑된 p 형 소스/드레인 영역들 (26a/27a) 을 형성한다.
실리콘 산화물은 화학적 증기 디포지션을 사용함으로써 결과적 반도체 구조체의 전체 표면에 걸쳐 400 ∼ 500 나노미터 두께로 증착되어지며, 실리콘 산화물층들 (7a/7b), 게이트 전극들 (8/9) 및 두꺼운 전계 산화물층 (2) 은 도 2b 에 나타난 것처럼 실리콘 산화물층 (28) 으로 덮여있다.
실리콘 산화물층 (28) 은 50 ∼ 100 나노미터 두께까지 에칭 마스크없이 균등하게 에칭되며, 잔여 실리콘 산화물은 불완전한 측벽층 (28a) 을 형성한다. 불완전한 측벽층들 (28a) 은 각 게이트 전극 (8/9) 의 양측면상에 두꺼운 부분들을 갖는다.
포토리지스트 이온 주입 마스크 (29) 가 포토 리소그래픽 기술들을 사용함으로써 불완전한 넓은 측벽층 (28a) 상에 형성되며, n 형 웰 (6) 을 덮는다. 인 또는 비소는 도 2c 에 나타난 것처럼 50 ∼ 150 KeV 의 가속 에너지하에 5101511016cm-2 의 분량으로 p 형 웰 (4) 내로 이온 주입되어진다. 이온 주입된 n 형 도펀트 불순물은 불완전한 넓은 측벽층 (28a) 의 두꺼운 부분들과 자기 정합적으로 고농도로 도핑된 n 형 소스/드레인 영역들 (30a) 및 (30b) 을 형성하며, 고농도로 도핑된 n 형 소스/드레인 영역들 (30a/30b) 은 저농도로 도핑된 n 형 소스/드레인 영역들 (11a/12a) 보다 더 깊다. 포토리지스트 이온 주입 마스크 (29) 는 벗겨지게 된다.
포토리지스트 이온 주입 마스크 (32) 는 결과적인 반도체 구조체상에 형성되어 지며, p 형 웰 (4) 을 덮는다. 예를 들면 붕소 또는 붕소 이불화물같은 p 형 도펀트 불순물은 도 2d 에 나타난 것처럼 30 ∼ 90 KeV 의 가속 에너지하에 2101541015cm-2 의 분량으로 n 형 웰 (6) 내로 이온 주입되어진다. 이온 주입된 p 형 도펀트 불순물은 불완전한 넓은 측벽 스페이서층 (28a) 의 두꺼운 부분들과 자기 정합적으로 고농도로 도핑된 p 형 소스/드레인 영역들 (26b/27b) 을 형성하고, 고농도로 도핑된 p 형 소스/드레인 영역들 (26b/27b) 은 저농도로 도핑된 p 형 소스/드레인 영역들 (26a/27a) 보다 각각 더 깊다. 포토리지스트 이온 주입 마스크 (32) 는 벗겨지게 된다.
불완전한 넓은 측벽 스페이서층 (28a) 은 고농도로 도핑된 n 형 소스/드레인 영역들 (30a/30b) 및 고농도로 도핑된 p 형 소스/드레인 영역들 (26b/27b) 이 다시 노출될 때까지 반응 이온 에칭 기술을 사용함으로써 에칭 마스크없이 에칭되어지고, 측벽 스페이서들 (33) 은 각 게이트 전극 (8/9) 의 양측면들상에 형성되어진다.
계속하여, 실리콘 기판 (1) 은 섭씨 950 도의 건조한 산화 환경에 놓이게 되고, 실리콘 산화물층들 (34) 은 20 나노미터 두께까지 커진다. 실리콘 산화물층들 (34) 이 열적으로 커지는 동안에, 이온 주입된 n 형 도펀트 불순물 및 이온 주입된 p 형 도펀트 불순물이 활성화되어진다.
계속하여, 포토리지스트 이온 주입 마스크 (37) 가 포토 리소그래픽 기술을 사용함으로써 n 형 웰 (6) 상부에 형성되어지고, 인 또는 비소는 도 2e 에 나타난 것처럼 40 ∼ 50 KeV 의 가속 에너지하에 110161.51016cm-2 의 분량으로 p 형 웰 (4) 내로 이온 주입된다. 인 또는 비소는 게이트 전극 (8) 의 양측면상에 측벽 스페이서들 (33) 과 자기 정합적으로 고농도로 도핑된 소스/드레인 영역들 (38a/38b) 을 형성한다. 고농도로 도핑된 n 형 소스/드레인 영역들 (38a/38b) 은 저농도로 도핑된 n 형 소스/드레인 영역들 (11a/12a) 보다 더 깊지만, 고농도로 도핑된 n 형 소스/드레인 영역들 (30a/30b) 보다는 더 얕다. 따라서, 저농도로 도핑된 n 형 소스/드레인 영역들 (11a/12a), 고농도로 도핑된 n 형 소스/드레인 영역들 (30a/30b) 및 고농도로 도핑된 n 형 소스/드레인 영역들 (35a/35b) 등은 부분적으로 서로 겹쳐있다. 포토리지스트 이온 주입 마스크 (37) 는 벗겨지게 된다.
계속하여, 포토리지스트 이온 주입 마스크 (40) 가 p 형 웰 (4) 상부에 형성되고, 붕소 또는 붕소 이불화물 같은 p 형 도펀트 불순물이 도 2f 에 나타난 것처럼 25 ∼ 30 KeV 의 가속 에너지하에 4101561015cm-2 의 분량으로 n 형 웰 (6) 내로 이온 주입된다. 붕소 또는 붕소 이불화물은 게이트 전극 (9) 의 양측면상에 측면 스페이서들 (33) 과 자기 정합적으로 고농도로 도핑된 p 형 소스/드레인 영역들 (26c/27c) 을 형성한다. 고농도로 도핑된 p 형 소스/드레인 영역들 (26c/27c) 은 저농도로 도핑된 p 형 소스/드레인 영역들 (26a/27a) 보다 더 깊고, 고농도로 도핑된 p 형 소스/드레인 영역들 (26b/27b) 보다 더 얕다. 따라서, 저농도로 도핑된 p 형 소스/드레인 영역들 (26a/27a), 고농도로 도핑된 p 형 소스/드레인 영역들 (26b/27b) 및 고농도로 도핑된 p 형 소스/드레인 영역들 (26c/27c) 은 부분적으로 서로 겹쳐 있다. 포토리지스트 이온 주입 마스크 (40) 은 벗겨지게 된다.
결과적인 반도체 구조체는 20 ∼ 60 분동안에 섭씨 900 ∼ 950 도의 질소 환경에서 어닐링되어지고, 이온 주입된 n 형 도펀트 불순물 및 이온 주입된 p 형 도펀트 불순물이 활성화된다. 저농도로 도핑된 n 형 소스/드레인 영역들 (11a/12a), 고농도로 도핑된 n 형 소스/드레인 영역들 (30a/30b) 및 고농도로 도핑된 n 형 소스/드레인 영역들 (38a/38b) 은 조합하여 n 형 LDD 소스/드레인 영역들 (41a/41b) 을 형성하고, 저농도로 도핑된 p 형 소스/드레인 영역들 (26a/27a), 고농도로 도핑된 p 형 소스/드레인 영역들 (26b/27b) 및 고농도로 도핑된 p 형 소스/드레인 영역들 (26c/27c) 은 전체적으로 도 2g 에 나타난 것처럼 p 형 LDD 소스/드레인 영역들 (42a/42b) 을 구성한다. 게이트 전극 (8), 게이트 전극 (8) 바로 아래의 실리콘 산화물층 및 n 형 LDD 소스/드레인 영역들 (41a/41b) 은 전체적으로 n 채널 인핸스먼트형 전계 효과 트랜지스터 (43) 를 구성하고, 게이트 전극 (9), 게이트 전극 (9) 바로 아래의 실리콘 산화물층 및 p 형 LDD 소스/드레인 영역들 (42a/42b) 은 전체적으로 p 채널 인핸스먼트형 전계 효과 트랜지스터 (44) 를 구성한다.
비록 n 형 LDD 소스/드레인 영역들 (41a/41b) 이 세 개의 이온 주입 단계들을 통하여 형성될지라도, 저농도로 도핑된 n 형 소스 영역 (11a), 고농도로 도핑된 n 형 소스 영역 (30a) 및 고농도로 도핑된 n 형 소스 영역 (38a) 은 각각 저농도로 도핑된 n 형 드레인 영역 (12a), 고농도로 도핑된 n 형 드레인 영역 (30b) 및 고농도로 도핑된 n 형 드레인 영역 (38b) 과 함께 동시에 형성되고, 따라서 저농도로 도핑된 n 형 드레인 영역 (12a), 고농도로 도핑된 n 형 드레인 영역 (30b) 및 고농도로 도핑된 n 형 드레인 영역 (38b) 과 같은 깊이를 갖는다. 이와 유사하게, 저농도로 도핑된 p 형 소스 영역 (26a), 고농도로 도핑된 p 형 소스 영역 (26b) 및 고농도로 도핑된 p 형 소스 영역 (26c) 은 각각 저농도로 도핑된 p 형 드레인 영역 (27a), 고농도로 도핑된 p 형 드레인 영역 (27b) 및 고농도로 도핑된 p 형 드레인 영역 (27c) 과 함께 동시에 형성되고, 따라서, 저농도로 도핑된 p 형 드레인 영역 (27a), 고농도로 도핑된 p 형 드레인 영역 (27b) 및 고농도로 도핑된 p 형 드레인 영역 (27c) 등과 같은 깊이를 갖는다.
고농도로 도핑된 n 형/p 형 소스 영역 (30a/26b) 은 (11b) 및 (19) 와 같은 표준 전계 효과 트랜지스터의 고농도로 도핑된 n 형/p 형 소스 영역들보다 더 깊고, n 형/p 형 LDD 소스 영역들 (41a/42a) 은 축소에 의한 소스 저항의 증가를 억제하는데 효과적이다. 그런데, 펀치 스루우 현상은 제 2 종래 기술 전계 효과 트랜지스터들 (43/44) 들에서 발생하기 쉬우며, 트랜지스터 특성들은 불안정하다. 더구나, 제 2 종래 기술 방법은 복잡하며, 낮은 생산량의 문제점이 있다.
따라서 소스 저항의 증가없이 펀치스루우 현상을 방지하는 전계 효과 트랜지스터를 제공하는 것이 본 발명의 중요한 목적이다.
또한 생산량이 개선되고 단순한 전계 효과 트랜지스터를 제조하기 위한 방법을 제공하는 것도 본 발명의 중요한 목적이다.
본 발명자는 제 2 종래 기술 전계 효과 트랜지스터 및 제 2 종래 기술 방법에 고유한 문제들을 숙고했다. 본 발명자는 LDD 소스/드레인 영역 (41a/41b/42a/42b) 의 불순물 프로파일이 일정하지 않음을 주목했다. 본 발명자는 측벽 스페이서들 (33) 이 두 번 반복되는 반응 이온 에칭에 의해 게이트 전극 (8/9) 의 측면들과 폭에 있어 차이를 나타냄을 발견했다. n 형/p 형 소스 영역과 n 형/p 형 드레인 영역간의 거리가 어떤 제품에서는 짧고, 어떤 제품에서는 길었다. 이것은 불안정한 트랜지스터 특성들 및 펀치 스루우 현상을 초래했다.
도 1a ∼ 1j 는 제 1 종래 기술 방법의 필수적 단계들을 보여주는 단면도들.
도 2a ∼ 2g 는 제 2 종래 기술 방법의 필수적 단계들을 보여주는 단면도들.
도 3 은 본 발명에 따른 반도체 장치의 구조를 보여주는 단면도.
도 4a ∼ 4j 는 본 발명에 따른 방법의 필수적 단계들을 보여주는 단면도들.
도 5 는 본 발명에 따른 또 하나의 반도체 장치의 구조를 보여주는 단면도.
도 6a ∼ 6e 는 본 발명에 따른 또 하나의 방법의 필수적 단계들을 보여주는 단면도들.
※도면의 주요부분에 대한 부호의 설명※
50, 51 : 제 1 전계 효과 트랜지스터
50a, 51a : 제 1 게이트 절연층 50b, 51b : 제 1 게이트 전극
50c, 51c : 제 1 소스 영역 50d, 51d : 제 1 드레인 영역
50e : 저농도로 도핑된 소스 서브 영역
50f : 고농도로 도핑된 소스 서브 영역
50g : 저농도로 도핑된 드레인 서브 영역
50h : 고농도로 도핑된 드레인 서브 영역
상기 목적을 달성하기 위하여, 본 발명은 단일 에칭 단계를 통하여 마스크를 형성하는 것을 제안한다.
본 발명의 일태양에 의하면, 반도체 기판상에 제조되며, 반도체 기판내에 선택적으로 형성되며 반도체 기판의 표면내에 하나 이상의 제 1 액티브 영역을 한정하는 격리 영역과 상기 제 1 액티브 영역에 배당된 제 1 전계 효과 트랜지스터를 포함하고 있는 반도체 장치가 제공되어 있고, 상기 제 1 전계 효과 트랜지스터는 상기 제 1 액티브 영역의 어떤 서브 영역상에 형성된 제 1 게이트 절연층과, 상기 제 1 게이트 절연층상에 형성된 제 1 게이트 전극과, 상기 서브 영역의 일측상에 제 1 액티브 영역내에 형성된 제 1 드레인 영역 및, 그 저면을 형성하며 상기 제 1 드레인 영역의 저면을 형성하는 p-n 접합부보다 더 깊은 p-n 접합부를 가지며 상기 서브 영역의 타측상에 형성된 제 1 소스 영역을 포함한다.
본 발명의 다른 태양에 의하면, a) 제 1 서브 영역, 상기 제 1 서브 영역의 일측상의 제 2 서브 영역 및 상기 제 1 서브 영역의 타측상의 제 3 서브 영역을 갖는 하나 이상의 제 1 액티브 영역을 포함하는 반도체 기판을 제조하는 단계와, b) 상기 서브 영역상에 제 1 게이트 절연층을 형성하는 단계와, c) 상기 제 1 게이트 절연층상에 제 1 게이트 전극을 형성하는 단계와, d) 스페이서층으로 상기 제 2 서브 영역을 덮는 단계 및, e) 상기 제 2 서브 영역 및 제 3 서브 영역내에 제 1 도펀트 불순물을 이온 주입하여 상기 제 2 서브 영역 및 상기 제 3 서브 영역 내에 각각 얕은 드레인 영역과 깊은 소스 영역을 형성하는 단계를 포함하는 반도체 제조 방법이 제공되어 있다.
본 발명의 또 다른 태양에 의하면, a) 제 1 서브 영역과, 상기 제 1 서브 영역의 일측상에 제 2 서브 영역 및, 상기 제 1 서브 영역의 타측상에 제 3 서브 영역을 갖는 하나 이상의 액티브 영역을 포함하는 반도체 기판을 제조하는 단계와, b) 상기 제 1 서브 영역상에 게이트 절연층을 형성하는 단계와, c) 상기 게이트 절연층상에 게이트 전극을 형성하는 단계 및, d) 상기 제 2 서브 영역내에 얕은 드레인 서브 영역 및 상기 제 3 서브 영역내에 깊은 소스 서브 영역을 각각 형성하도록 다른 가속 에너지하에 이온 주입을 반복하는 단계를 포함하는 반도체 장치 제조방법을 제공하고 있다.
반도체 장치 및 방법의 특징들 및 효과들은 첨부 도면들을 고려한 다음 설명들로부터 더욱 더 명확하게 이해될 것이다.
제 1 실시예
도 3 을 참조하면, n 채널형 전계 효과 트랜지스터 (50) 및 p 채널형 전계 효과 트랜지스터 (51) 는 실리콘 기판 (52) 상에 제조되어 진다. p 형 웰 (52a) 과 n 형 웰 (52b) 은 실리콘 기판 (52) 의 표면부내에 형성되어 진다. 두꺼운 전계 절연층 (53) 은 p 형 웰 (52a) 및 n 형 웰 (52b)내에 액티브 영역들을 한정하고, 액티브 영역들은 각각 n 채널형 전계 효과 트랜지스터 (50) 및 p 채널형 전계 효과 트랜지스터 (51) 에 할당되어 있다.
n 채널형 전계 효과 트랜지스터 (50) 는 채널 영역상에 형성된 게이트 절연층 (50a), 게이트 절연층 (50a) 상에 형성된 게이트 전극 (50b), 채널 영역의 일측상에 형성된 n 형 LDD 소스 영역 (50c) 및 채널 영역의 타측상에 형성된 n 형 LDD 드레인 영역 (50d) 을 포함하고 있다. n 형 LDD 소스 영역 (50c) 은 n 형 LDD 드레인 영역 (50d) 보다 더 깊고, 저농도로 도핑된 n 형 소스 서브 영역/고농도로 도핑된 n 형 LDD 소스 서브 영역 (50e/50f) 과 저농도로 도핑된 n 형 드레인 서브 영역 및 고농도로 도핑된 n 형 드레인 서브 영역 (50g/50h) 은 각각 n 형 LDD 소스 영역 (50c) 과 n 형 LDD 드레인 영역 (50d) 을 형성한다. 폴리실리콘 스트립 (50i) 과 내화성 금속 규화물층 (50j) 은 게이트 전극 (50b) 을 구성하고, 내화성 금속 규화물층 (50j) 은 텅스텐 규화물 또는 티타늄 규화물로 형성될 수도 있다. 따라서, 게이트 전극 (50b) 은 규화물 구조를 갖게된다.
저농도로 도핑된 n 형 소스 서브 영역 (50e) 의 내부단과 저농도로 도핑된 n 형 드레인 서브 영역 (50g) 의 내부단은 게이트 전극 (50b) 의 양단면들과 연결되어 있다. 측벽 스페이서 (50k) 는 n 형 LDD 소스 영역 (50c) 상부의 게이트 전극 (50b) 의 일측면상에 형성되어 있고, 고농도로 도핑된 n 형 소스 서브 영역 (50f) 의 내부단은 상기 측벽 스페이서 (50k) 와 대략적으로 연결되어 있다. 실리콘 산화물의 스페이서층 (54a) 은 n 형 LDD 드레인 영역 (50d) 까지 뻗어 있고, 게이트 전극 (50b) 의 타측면과 상부면은 스페이서층 (54a) 으로 덮여있다. 스페이서층 (54a) 은 100 ∼ 150 나노미터 두께를 가지며, p 형 웰 (52a) 내부로 이온 주입된 n 형 도펀트 불순물의 돌출 범위를 소비한다. 게이트 전극 (50b) 측면상의 스페이서층 (54a) 은 충분히 두꺼워서 n 형 이온 주입된 도펀트 불순물로부터 p 형 웰 (52a) 을 막고, 고농도로 도핑된 n 형 드레인 서브 영역 (50h) 의 내부단은 게이트 전극 (50b) 의 타측면상의 스페이서층 (54a) 의 종단면과 연결되어 있다.
p 채널형 전계 효과 트랜지스터 (51) 는 채널 영역상에 형성된 게이트 절연층 (51a), 게이트 절연층 (51a) 상에 형성된 게이트 전극 (51b), 채널 영역의 일측상에 형성된 p 형 소스 영역 (51c) 및 채널 영역의 타측 상에 형성된 p 형 드레인 영역 (51d) 을 포함하고 있다. p 형 소스 영역 (51c) 은 p 형 드레인 영역 (51d) 보다 더 깊다. 폴리실리콘 스트립 (51i) 및 내화성 금속 규화물층 (51j) 은 게이트 전극 (51b) 을 구성하고, 내화성 금속 규화물층 (51j) 은 내화성 금속 규화물층 (50j) 과 같은 물질로 이루어져 있다.
측벽 스페이서 (50k) 는 p 형 소스 영역 (51c) 상부의 게이트 전극 (51b) 의 일측면상에 형성되어 있다. 실리콘 산화물의 스페이서층 (54b) 은 p 형 드레인 영역 (51d) 까지 뻗어있고, 게이트 전극 (51b) 의 타측면과 상부면은 스페이서층 (54b) 으로 덮여있다. 스페이서층 (54b) 은 스페이서층 (54a) 만큼 두껍고, n 형 웰 (52b) 내부로 이온 주입된 p 형 도펀트 불순물의 돌출 범위를 소비한다. 게이트 전극 (51b) 의 일측면상의 스페이서층 (54b) 은 충분히 두꺼워 p 형 이온 주입된 도펀트 불순물로부터 n 형 웰 (52b) 을 막는다.
도 4a ∼ 4j 는 반도체 장치 제조방법을 예시하고 있다. 본 방법은 실리콘 기판 (52) 의 제조로 시작한다. 두꺼운 전계 절연층 (53) 은 LOCOS 기술을 사용함으로써 실리콘 기판 (1) 의 표면부내에 400 나노미터 두께로까지 선택적으로 커진다. 두꺼운 전계 절연층 (53) 은 도 4a 에 나타난 것처럼 액티브 영역들 (52A) 및 (52B) 을 한정하고, 액티브 영역들 (52A) 및 (52B) 은 각각 n 채널형 전계 효과 트랜지스터 (50) 및 p 채널형 전계 효과 트랜지스터 (51) 으로 할당되어 진다.
계속하여, 포토리지스트 이온 주입 마스크 (55) 는 포토 리소그래픽 기술들을 통하여 형성되어진다. 포토리지스트 이온 주입 마스크 (55) 는 p 채널형 전계 효과 트랜지스터 (51) 에 할당된 액티브 영역 (52B) 을 덮는다. 붕소는 도 4b 에 나타난 것처럼 300 KeV 의 가속 에너지하에서 1101321013cm-2 의 분량으로 액티브 영역 (52A) 내로 이온 주입되고, 이온 주입된 붕소는 액티브 영역 (52A) 내에 p 형 웰 (52a) 을 형성한다. 또한 채널 도핑이 n 채널형 전계 효과 트랜지스터 (50) 에 대해 수행되어 진다.
포토리지스트 이온 주입 마스크 (55) 가 벗겨지고, 또 다른 포토리지스트 이온 주입 마스크 (56) 가 포토 리소그래픽 기술들을 사용함으로써 p 형 웰 (52a) 상에 형성되어 진다. 포토리지스트 이온 주입 마스크 (56) 를 사용하여, 인이 도 4c 에 나타난 것처럼 700 KeV 의 가속 에너지하에서 1101321013cm-2 의 분량으로 액티브 영역 (52B) 내로 이온 주입된다. 채널 도핑이 또한 p 채널형 전계 효과 트랜지스터 (51) 에 대해 수행되어 진다. 이온 주입된 인은 액티브 영역 (52B) 내에 n 형 웰 (52b) 을 형성하고, 포토리지스트 이온 주입 마스크 (56) 가 벗겨지게 된다. 결과적인 반도체 구조체가 도 4d 에 나타나 있다.
계속하여, p 형 웰 (52a) 의 표면부 및 n 형 웰 (52b) 의 표면부가 열적으로 산화되어 8 나노미터 두께의 실리콘 산화물층 (57a/57b) 을 형성한다. 폴리실리콘은 화학적 증기 디포지션을 사용함으로써 결과적 반도체 구조체의 전체 표면에 걸쳐 100 나노미터 두께로 증착되어지고, 뒤이어서, 티타늄 규화물 또는 텅스텐 규화물 같은 내화성 금속 규화물이 스퍼터링을 사용함으로써 폴리실리콘층 상부에 100 나노미터 두께로 증착되어진다. 따라서, 폴리실리콘층 및 내화성 금속 규화물층이 결과적인 반도체 구조체 상부에 적층된다. 게이트 전극들 (50b/51b) 바로 아래의 실리콘 산화물층들 (57a/57b) 의 부분들은 게이트 절연층들 (50a/51a) 로서 작용한다.
포토 리지스트 에칭 마스크 (도시하지 않음) 가 포토 리소그래픽 기술들을 사용함으로써 내화성 금속 규화물층상에 형성되고, 게이트 전극들에 대한 배화성 금속 규화물층의 소정의 영역들을 덮는다. 포토 리지스트 에칭 마스크를 사용하여, 내화성 금속 규화물층 및 폴리실리콘층은 선택적으로 에칭되고, 게이트 전극들 (50b) 및 (51b) 이 도 4e 에 나타난 것처럼 실리콘 산화물층들 (57a/57b) 상에 형성된다.
계속하여, 포토리지스트 이온 주입 마스크 (58) 가 포토 리소그래픽 기술들을 사용함으로써 결과적인 반도체 구조체상에 형성되고, n 형 웰 (52b) 을 덮는다. 인이 도 4f 에 나타난 것처럼 15 ∼ 25 KeV 의 가속 에너지하에서 1101321013cm-2 의 분량으로 p 형 웰 (52a) 내로 이온 주입되고, 게이트 전극 (50b) 과 자기 정합적으로 저농도로 도핑된 n 형 소스/드레인 서브 영역들 (50e/50g) 을 형성한다. 포토리지스트 이온 주입 마스크 (58) 는 벗겨지게 된다.
실리콘 산화물이 화학적 증기 디포지션을 사용함으로써 결과적 반도체 구조체의 전체 표면에 걸쳐 100 ∼ 150 나노미터 두께로 증착되어, 두꺼운 전계 절연층 (53), 실리콘 산화물층들 (57a/57b) 및 게이트 전극들 (50b/51b) 이 도 4g 에 나타난 것처럼 실리콘 산화물층 (59) 으로 덮여있게 된다.
포토 리지스트 에칭 마스크 (60) 가 포토 리소그래픽 기술들을 사용함으로써 실리콘 산화물층 (59) 상에 형성되고, p 형 소스 영역에 할당된 n 형 웰 (52b) 의 영역 및 저농도로 도핑된 n 형 소스 서브 영역 (50e) 상부에 개구부 (opening) 를 갖는다. 포토 리지스트 에칭 마스크 (60) 를 사용하여, 실리콘 산화물층들 (59) 및 (57a/57b) 은 저농도로 도핑된 n 형 소스 서브 영역 (50e) 및 n 형 웰 (52b) 이 노출될 때까지 에칭된다. 그다음에는, 측벽 스페이서들 (50k/51k) 이 게이트 전극들 (50b/51b) 의 왼쪽 측면들에 각각 형성되고, 스페이서층들 (54a/54b) 은 도 4h 에 나타난 것처럼 포토 리지스트 에칭 마스크 (60) 아래에 남아있게 된다. 측벽 스페이서들 (50k/51k) 은 80 ∼ 130 나노미터 두께를 갖는다. 측벽 스페이서들 (50k/51k) 및 스페이서층들 (54a/54b) 은 실리콘 질화물로도 형성될 수 있다.
포토 리지스트 에칭 마스크 (60) 가 벗겨지고, 포토리지스트 이온 주입 마스크 (61) 가 n 형 웰 (52b) 상부에 형성된다. 비소가 도 4i 에 나타난 것처럼 130 ∼ 150 KeV 의 가속 에너지하에서 3101551015cm-2 의 분량으로 p 형 웰 (52a) 내로 이온 주입된다. 고농도로 도핑된 n 형 소스 서브 영역 (50f) 이 측벽 스페이서 (50k) 와 자기 정합적으로 형성되고, 고농도로 도핑된 n 형 드레인 서브 영역 (50h) 은 스페이서층 (54a) 의 종단면과 자기 정합적으로 형성된다. 스페이서층 (54a) 은 이온 주입된 비소의 돌출 범위를 소비하고, 이런 이유로, 고농도로 도핑된 n 형 드레인 서브 영역 (50h) 은 고농도로 도핑된 n 형 소스 서브 영역 (50f) 보다 더 얕다. 포토리지스트 이온 주입 마스크 (61) 는 벗겨지게 된다.
포토리지스트 이온 주입 마스크 (62) 가 p 형 웰 (52a) 상에 형성되고, 붕소 이불화물은 도 4j 에 나타난 것처럼 100 ∼ 130 KeV 의 가속 에너지하에서 1101521015cm-2 의 분량으로 n 형 웰 (52b) 내로 이온 주입된다. 이온 주입된 붕소 이불화물은 측벽 스페이서 (51k) 와 자기 정합적으로 고농도로 도핑된 p 형 소스 영역 (51c) 을 형성하고, 또한 게이트 전극 (51b) 측면상의 스페이서층 (54b) 의 부분과 자기 정합적으로 고농도로 도핑된 p 형 드레인 영역 (51d) 을 형성한다. 결과적인 반도체 구조체가 도 3 에 예시되어 있다.
이온 주입된 n 형/p 형 도펀트 불순물들은 그 뒤 열 처리중에 활성화된다.
상기 설명으로 이해될 것으로, n 형 소스 서브 영역 (50f) 과 p 형 소스 영역 (51c) 은 두꺼워서 n 채널형 전계 효과 트랜지스터 (50) 및 p 채널형 전계 효과 트랜지스터 (51) 에 접지 퍼텐셜 및 포지티브 전력 퍼텐셜을 충분히 제공한다. 달리 말하면, 소스 저항이 충분히 낮아서 전계 효과 트랜지스터들 (50/51) 에 지체없이 접지 퍼텐셜 및 포지티브 전력 퍼텐셜을 제공한다.
또한, n 형 LDD 소스/드레인 영역들 (50c/50d) 은 디자인된대로 불순물 프로파일을 가지며, 재생산가능성이 확실히 개선된다. 자세하게는, 측벽 스페이서들 (50k/51k) 및 스페이서층들 (54a/54b) 이 단일 에칭 단계를 통하여 동시에 형성되어, 목표 부피내에 해당하게 된다. 이런 상황에서, 이온 주입은 목표 프로파일들과 조화된 불순물 프로파일들을 발생하며, n 채널형 전계 효과 트랜지스터 (50) 및 p 채널형 전계 효과 트랜지스터 (51) 는 디자인된 트랜지스터 특성들을 달성한다. 디자인된 조건들하에서는 트랜지스터 특성들은 덜 변동하고, 펀치 스루우 현상은 발생하지 않는다.
제 2 실시예
도 5 는 본 발명을 실현하는 또 하나의 반도체 장치의 구조를 예시하고 있다. 본도체 장치는 n 채널형 전계 효과 트랜지스터 (71) 및 p 채널형 전계 효과 트랜지스터 (72) 를 포함하며, n 채널형 전계 효과 트랜지스터 (71) 및 p 채널형 전계 효과 트랜지스터 (72) 는 실리콘 기판 (73) 상에 제조되어 진다. p 형 웰 (73a) 및 n 형 웰 (73b) 이 실리콘 기판 (73) 의 표면부내에 형성되고, 두꺼운 전계 절연층 (74) 은 n 채널형 전계 효과 트랜지스터 (71) 및 p 채널형 전계 효과 트랜지스터 (72) 에 각각 할당된 액티브 영역들을 한정한다.
n 채널형 전계 효과 트랜지스터 (71) 는 채널 영역상에 형성된 게이트 절연층 (71a), 상기 게이트 절연층 (71a) 상에 형성된 게이트 전극 (71b), 채널 영역의 일측 상에 형성된 n 형 LDD 소스 영역 (71c) 및, 채널 영역의 타측 상에 형성된 n 형 LDD 드레인 영역 (71d) 을 포함한다. n 형 LDD 소스 영역 (71c) 은 n 형 LDD 드레인 영역 (71d) 보다 더 깊고, 저농도로 도핑된 n 형 소스 서브 영역/고농도로 도핑된 n 형 LDD 소스 서브 영역 (71e/71f) 과 저농도로 도핑된 n 형 드레인 서브 영역 및 고농도로 도핑된 n 형 드레인 서브 영역 (71g/71h) 은 각각 n 형 LDD 소스 영역 (71c) 및 n 형 LDD 드레인 영역 (71d) 을 형성한다. 폴리실리콘 스트립 (71i) 및 내화성 금속 규화물층 (71j) 은 게이트 전극 (50b) 과 유사한 게이트 전극 (71b) 을 구성한다. 측벽 스페이서들 (71k/71m) 은 게이트 전극 (71b) 의 양측면들 상에 형성되며, 실리콘 산화물 또는 실리콘 질화물로 형성된다.
저농도로 도핑된 n 형 소스 서브 영역 (71e) 의 내부단 및 저농도로 도핑된 n 형 드레인 서브 영역 (71g) 의 내부단은 게이트 전극 (71b) 의 양단면들과 대략적으로 연결되어 있고, 고농도로 도핑된 n 형 소스 서브 영역 (71f) 의 내부단 및 고농도로 도핑된 n 형 드레인 서브 영역 (71h) 은 각각 측벽 스페이서들 (71k/71m) 의 외부단들과 대략적으로 연결되어 있다. 고농도로 도핑된 n 형 소스 서브 영역 (71f) 은 고농도로 도핑된 n 형 드레인 서브 영역 (71h) 보다 더 깊다.
p 채널형 전계 효과 트랜지스터 (72) 는 채널 영역상에 형성된 게이트 절연층 (72a), 상기 게이트 절연층 (72a) 상에 형성된 게이트 전극 (72b), 채널 영역의 일측 상에 형성된 p 형 소스 영역 (72c) 및 채널 영역의 타측 상에 형성된 p 형 드레인 영역 (72d) 을 포함한다. p 형 소스 영역 (72c) 은 p 형 드레인 영역 (72d) 보다 더 깊다. 폴리실리콘 스트립 (72i) 및 내화성 금속 규화물층(72j) 은 게이트 전극 (72b) 을 구성하고, 내화성 금속 규화물층(72j) 은 내화성 금속 규화물층(71j) 과 같은 물질로 형성되어 있다.
측벽 스페이서들 (72k) 및 (72m) 은 게이트 전극 (72b) 의 양측면들 상에 형성되어 있고, 고농도로 도핑된 p 형 소스/드레인 영역들 (72c/72d) 의 내부단들은 각각 측벽 스페이서들 (72k/72m) 의 외부면들과 대략적으로 연결되어 있다. 고농도로 도핑된 소스 영역 (72c) 은 고농도로 도핑된 드레인 영역 (72d) 보다 더 깊다.
도 5 에 나타난 반도체 장치는 하기에 설명되는 방법을 통하여 제조된다. 상기 방법은 실리콘 산화물/질화물층 (59) 이 전체 표면에 걸쳐 증착될 (도 4g 를 보라) 때까지는 상기 제 1 실시예의 방법과 같아서, 다만 상기 방법의 나중 부분만이 도 6a ∼ 6e 를 참조하여 설명되어져 있다.
실리콘 산화물/질화물층 (59) 은 저농도로 도핑된 소스/드레인 서브 영역들 (71e/71g) 및 n 형 웰 (73b) 이 노출될 때까지 마스크 없이 후방으로 에칭되고, 측벽 스페이서들 (75a) 및 (75b) 은 게이트 전극 (71b) 의 양측면들 상에 및 게이트 전극 (72b) 의 양측면들 상에 각각 형성된다. 결과적인 반도체 구조체가 도 6a 에 나타나 있다.
포토리지스트 이온 주입 마스크 (76) 가 결과적인 반도체 구조체 상에 형성되고, 저농도로 도핑된 n 형 드레인 서브 영역 (71g) 및 게이트 전극 (71b) 의 절반 상부에 개구부를 갖는다. 비소는 도 6b 에 나타난 것처럼 30 ∼ 40 KeV 의 가속 에너지 하에서 3101551015cm-2 의 분량으로 p 형 웰 (73a) 의 노출된 영역내로 이온 주입된다. 이온 주입된 비소는 고농도로 도핑된 n 형 드레인 서브 영역 (71h) 을 형성한다.
포토리지스트 이온 주입 마스크 (76) 가 벗겨지고, 포토리지스트 이온 주입 마스크 (77) 가 결과적인 반도체 구조체에 걸쳐 형성되어 진다. 포토리지스트 이온 주입 마스크 (77) 는 저농도로 도핑된 n 형 소스 서브 영역 (71e) 상부 및 게이트 전극 (71b) 의 다른 절반 상부에 개구부를 갖고, 비소는 도 6c 에 나타난 것처럼 130 ∼ 150 KeV 의 가속 에너지 하에서 3101551015cm-2 의 분량으로 p 형 웰 (73a) 의 노출된 영역내로 이온 주입된다. 이온 주입된 비소는 고농도로 도핑된 n 형 소스 서브 영역 (71f) 을 형성한다. 포토리지스트 이온 주입 마스크 (77) 는 벗겨지게 된다.
포토리지스트 이온 주입 마스크 (78) 가 결과적인 반도체 구조체에 걸쳐 형성되고, n 형 웰 (73b) 의 오른쪽 절반 영역에 걸쳐 개구부를 갖는다. 붕소 이불화물은 도 6d 에 나타난 것처럼 30 ∼ 50 KeV 의 가속 에너지하에서 1101521015cm-2 의 분량으로 오른쪽 절반 영역내로 이온 주입된다. 이온 주입된 붕소 이불화물은 p 형 드레인 영역 (72d) 을 형성하며, 포토리지스트 이온 주입 마스크 (78) 는 벗겨지게 된다.
포토리지스트 이온 주입 마스크 (79) 가 결과적인 반도체 구조체에 걸쳐 형성되고, n 형 웰 (73b) 의 왼쪽 절반 영역에 걸쳐 개구부를 갖는다. 붕소 이불화물은 도 6e 에 나타난 것처럼 110 ∼ 130 KeV 의 가속 에너지하에서 1101521015cm-2 의 분량으로 왼쪽 절반 영역내로 이온 주입된다. 이온 주입된 붕소 이불화물은 도 5 에 나타난 것처럼 p 형 소스 영역 (72c) 을 형성한다. 포토리지스트 이온 주입 마스크 (79) 는 벗겨지게 된다.
상기 설명으로 알수 있듯이, 측벽 스페이서들 (75a/75b) 은 단일 에칭 단계를 통하여 형성되고, 소스/드레인 영역들 (71f/71h) 및 (72c/72d) 은 상이한 이온 주입 단계들을 통하여 형성된다. 가속 에너지는 변화되고, 소스 영역들 (71f/72c) 은 드레인 영역들 (71h/72d) 보다 더 깊게 된다. 이런 이유로, 불순물 프로파일은 재생산가능하고, 트랜지스터 특성들은 안정하다.
비록 본 발명의 특정 실시예들이 설명되었지만, 종래 기술에 숙련된 사람들에게는 다양한 변화들 및 변형들이 본 발명의 정신 및 범위를 벗어남이 없이 만들어 질수도 있음이 분명할 것이다.
예를 들면, 게이트 전극은 폴리실리콘 또는 내화성 금속 규화물이나 폴리실리콘만으로 형성될 수도 있다.
p 채널형 전계 효과 트랜지스터의 소스/드레인 영역들은 n 채널형 전계 효과 트랜지스터의 소스/드레인 영역들보다 먼저 형성될 수도 있다.
본 발명에 의하여 소스 저항의 증가없이 전계 효과 트랜지스터의 펀치스루우 현상을 방지할 수 있고, 또한 개선된 생산량을 가지며 간단하게 전계 효과 트랜지스터를 제조할 수 있다.

Claims (16)

  1. 반도체 기판 (52; 73) 상에 형성되는 반도체 장치로서,
    상기 반도체 기판내에 선택적으로 형성되어 상기 반도체 기판 표면내에 하나 이상의 제 1 액티브 영역 (52a/52b; 73a/73b) 을 한정하는 격리 영역 (53;74) 과,
    상기 제 1 액티브 영역의 소정 서브 영역상에 형성된 제 1 게이트 절연층 (50a/51a; 71a/72a) 과, 상기 제 1 게이트 절연층상에 형성된 제 1 게이트 전극 (50b/51b; 71b/72b) 과, 상기 소정 서브 영역의 일측 상의 상기 제 1 액티브 영역내에 형성된 제 1 드레인 영역 (50d/51d; 71d/72d) 및, 상기 소정 서브 영역의 타측 상의 상기 제 1 액티브 영역내에 형성된 제 1 소스 영역 (50c/51c; 71c/72c) 을 구비하고, 상기 제 1 액티브 영역에 할당된 제 1 전계 효과 트랜지스터 (50/51; 71/72) 를 포함하는 반도체 장치에 있어서,
    상기 제 1 소스 영역 (50c/51c; 71c/72c) 은 그 저면을 형성하는 p-n 접합부를 구비하고, 이 접합부가 상기 제 1 드레인 영역의 저면을 형성하는 p-n 접합부보다 더 깊이 있는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 소스 영역 (50c; 71c) 은 저농도로 도핑된 소스 서브 영역 (50e; 71e) 및 고농도로 도핑된 소스 서브 영역 (50f; 71f) 을 구비하고,
    상기 제 1 드레인 영역 (50d; 71d) 은 저농도로 도핑된 드레인 서브 영역 (50g; 71g) 및 상기 고농도로 도핑된 소스 서브 영역보다 더 얕은 고농도로 도핑된 드레인 서브 영역 (50h; 71h) 을 구비하는 것을 특징으로 하는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 제 1 소스 영역 (50c; 71c) 및 상기 제 1 드레인 영역 (50d; 71d) 은 n 형 도펀트 불순물로 도핑되어 있는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 격리 영역에 의해 상기 제 1 액티브 영역으로부터 격리된 제 2 액티브 영역 (52b; 73b) 에 할당되고 상기 제 1 전계 효과 트랜지스터 (50; 71) 와 채널 도전율이 다른 제 2 전계 효과 트랜지스터 (51; 72) 를 더 포함하고,
    상기 제 2 전계 효과 트랜지스터 (51; 72) 는,
    상기 제 2 액티브 영역의 소정 서브 영역상에 형성된 제 2 게이트 절연층 (51a; 72a) 과, 상기 제 2 게이트 절연층상에 형성된 제 2 게이트 전극 (51b; 72b) 과, 상기 소정 서브 영역의 일측상의 상기 제 2 액티브 영역 내에 형성된 제 2 드레인 영역 (51d; 72d) 및, 상기 소정 서브 영역의 타측 상의 상기 제 2 액티브 영역내에 형성되고 저면을 형성하는 p-n 접합부를 가지며 이 접합부가 상기 제 2 드레인 영역의 저면을 형성하는 p-n 접합부보다 더 깊은 제 2 소스 영역 (51c; 72c) 을 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제 4 항에 있어서,
    저농도로 도핑된 소스 서브 영역과, 고농도로 도핑된 소스 서브 영역과, 저농도로 도핑된 드레인 서브 영역 및, 고농도로 도핑된 드레인 서브 영역은 상기 제 1 소스 영역 및 상기 제 1 드레인 영역을 형성하고,
    고농도로 도핑된 불순물 영역들 (51c/51d; 72c/72d) 이 상기 고농도로 도핑된 소스 서브 영역 및 상기 고농도로 도핑된 드레인 서브 영역보다 더 얕은 상기 제 2 소스 영역 및 상기 제 2 드레인 영역으로 작용하는 것을 특징으로 하는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 저농도로 도핑된 소스 서브 영역 (50e; 71e) 과, 상기 고농도로 도핑된 소스 서브 영역 (50f; 71f) 과, 상기 저농도로 도핑된 드레인 서브 영역 (50g; 71g) 및 상기 고농도로 도핑된 드레인 서브 영역 (50h; 71h) 은 n 형 도펀트 불순물로 도핑되고,
    상기 고농도로 도핑된 불순물 영역들 (51c/51d; 71c/71d) 은 p 형 도펀트 불순물로 도핑되는 것을 특징으로 하는 반도체 장치.
  7. 반도체 장치를 제조하는 방법에 있어서,
    a) 제 1 서브 영역과, 상기 제 1 서브 영역의 일측 상의 제 2 서브 영역과, 상기 제 1 서브 영역의 타측 상의 제 3 서브 영역을 구비한 하나 이상의 제 1 액티브 영역 (52A, 52B) 을 포함하는 반도체 기판 (52) 을 준비하는 단계와,
    b) 상기 제 1 서브 영역상에 제 1 게이트 절연층 (50a/51a) 을 형성하는 단계와,
    c) 상기 제 1 게이트 절연층상에 제 1 게이트 전극 (50b/51b) 을 형성하는 단계와,
    d) 상기 제 2 서브 영역을 스페이서층 (54a/54b) 으로 덮는 단계 및,
    e) 제 1 도펀트 불순물을 상기 제 2 서브 영역 및 상기 제 3 서브 영역내로 이온 주입하여 제 1 도전형의 얕은 드레인 영역 (50d/51d) 및 상기 제 1 도전형의 깊은 소스 영역 (50c/51c) 을 상기 제 2 서브 영역 및 상기 제 3 서브 영역내에 각각 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  8. 제 7 항에 있어서, 상기 단계 d) 는,
    d-1) 단계 c) 에서 얻어진 반도체 구조체의 전체 표면에 걸쳐 절연 물질을 증착하여 상기 제 2 서브 영역과, 상기 제 3 서브 영역 및, 상기 게이트 전극의 상부면과 측면들을 절연층 (59) 으로 덮도록 하는 서브 단계와,
    d-2) 상기 절연층 상에 상기 제 3 서브 영역에 걸쳐 개구부를 갖춘 에칭 마스크 (60) 를 형성하는 서브 단계 및,
    d-3) 상기 게이트 전극의 상기 측면들중 일측면상에 형성된 측벽 스페이서 (50k) 로 상기 절연층이 형성될 때까지 상기 절연층을 에칭하여, 상기 스페이서층 (54a) 이 상기 이온 주입 마스크 아래에 남도록 하는 서브 단계를 포함하는 것을 특징으로 하는 방법.
  9. 제 8 항에 있어서,
    상기 단계 d) 는 단계 c) 와 단계 d-1) 사이에 제 2 도펀트 불순물을 상기 게이트 전극 (50b) 과 자기 정합적으로 상기 제 2 서브 영역 및 상기 제 3 서브 영역내로 이온 주입하여 상기 얕은 드레인 영역보다 더 얕은 상기 제 1 도전형의 저농도로 도핑된 드레인 영역 (50g) 및 상기 깊은 소스 영역보다 더 얕은 상기 제 1 도전형의 저농도로 도핑된 소스 영역 (50e) 을 상기 제 2 서브 영역 및 상기 제 3 서브 영역내에 각각 형성하는 서브 단계를 더 포함하고,
    상기 얕은 드레인 영역 (50h) 및 상기 깊은 소스 영역 (50f) 은 상기 저농도로 도핑된 드레인 영역 (50g) 및 상기 저농도로 도핑된 소스 영역 (50e) 과 각각 부분적으로 겹쳐져 있는 것을 특징으로 하는 방법.
  10. 제 9 항에 있어서,
    상기 제 1 도펀트 불순물 및 상기 제 2 도펀트 불순물은 n 도전형을 상기 얕은 드레인 영역 (50h) 과, 상기 깊은 소스 영역 (50f) 과, 상기 저농도로 도핑된 드레인 영역 (50g) 및 상기 저농도로 도핑된 소스 영역 (50e) 에 부여하는 것을 특징으로 하는 방법.
  11. 제 7 항에 있어서,
    상기 단계들 b) 및 c) 에서 제 2 게이트 절연층 (51a) 및 제 2 게이트 전극 (51b) 은 상기 제 1 액티브 영역으로부터 전기적으로 격리된 제 2 액티브 영역 (52b) 의 제 4 서브 영역에 걸쳐 형성되고,
    상기 단계 d) 에서 또 하나의 스페이서층 (54b) 이 상기 제 4 서브 영역의 일측 상의 상기 제 2 액티브 영역의 제 5 서브 영역을 덮고,
    상기 방법은,
    f) 제 2 도펀트 불순물을 상기 제 4 서브 영역의 타측 상의 상기 제 5 서브 영역 및 제 6 서브 영역내로 이온 주입하여, 상기 제 1 도전형과 반대인 제 2 도전형의 얕은 드레인 영역 (51d) 및 상기 제 2 도전형의 깊은 소스 영역 (51c) 을 상기 제 5 서브 영역 및 상기 제 6 서브 영역내에 각각 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  12. 제 11 항에 있어서, 상기 단계 d) 는,
    d-1) 단계 c) 에서 얻어진 반도체 구조체의 전체 표면에 걸쳐 절연 물질을 증착하여 상기 제 2 서브 영역과, 상기 제 3 서브 영역 및 상기 게이트 전극의 상부면과 측면들을 절연층 (59) 으로 덮는 서브 단계와,
    d-2) 상기 절연층 상에 상기 제 3 서브 영역에 걸쳐 개구부를 갖춘 에칭 마스크 (60) 를 형성하는 서브 단계 및,
    d-3) 상기 게이트 전극의 상기 측면들중 일측면상에 형성된 측벽 스페이서 (50k) 로 상기 절연층이 형성될 때까지 상기 절연층을 에칭하여, 상기 이온 주입 마스크 아래에 상기 스페이서층이 남도록 하는 서브 단계를 포함하는 것을 특징으로 하는 방법.
  13. 제 12 항에 있어서,
    상기 단계 d) 는 단계 c) 와 단계 d-1) 사이에 제 3 도펀트 불순물을 상기 게이트 전극 (50b) 과 자기 정합적으로 상기 제 2 서브 영역 및 상기 제 3 서브 영역내로 이온 주입하여 상기 얕은 드레인 영역보다 더 얕은 상기 제 1 도전형의 저농도로 도핑된 드레인 영역 (50g) 및 상기 깊은 소스 영역보다 더 얕은 상기 제 1 도전형의 저농도로 도핑된 소스 영역 (50e) 을 상기 제 2 서브 영역 및 상기 제 3 서브 영역내에 각각 형성하는 서브 단계를 더 포함하고,
    상기 얕은 드레인 영역 및 상기 깊은 소스 영역은 상기 저농도로 도핑된 드레인 영역 및 상기 저농도로 도핑된 소스 영역과 각각 부분적으로 겹쳐져 있는 것을 특징으로 하는 방법.
  14. 제 13 항에 있어서,
    상기 제 1 도펀트 불순물 및 상기 제 3 도펀트 불순물은 n 도전형을 상기 얕은 드레인 영역과, 상기 깊은 소스 영역과, 상기 저농도로 도핑된 드레인 영역 및 상기 저농도로 도핑된 소스 영역에 부여하는 것을 특징으로 하는 방법.
  15. 반도체 장치를 제조하는 방법에 있어서,
    a) 제 1 서브 영역과, 상기 제 1 서브 영역의 일측 상의 제 2 서브 영역과, 상기 제 1 서브 영역의 타측 상의 제 3 서브 영역을 구비한 하나 이상의 액티브 영역 (73a/73b) 을 포함하는 반도체 기판 (73) 을 준비하는 단계와,
    b) 상기 제 1 서브 영역상에 제 1 게이트 절연층 (71a/72a) 을 형성하는 단계와,
    c) 상기 제 1 게이트 절연층상에 제 1 게이트 전극 (71b; 72b) 을 형성하는 단계 및,
    d) 상이한 가속 에너지 하에서 이온 주입을 반복하여 상기 제 2 서브 영역 내에 얕은 드레인 서브 영역 (71d/72d) 을 형성하고 상기 제 3 서브 영역내에 깊은 소스 서브 영역 (71c/72c) 을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  16. 제 15 항에 있어서, 상기 단계 d) 는,
    d-1) 상기 제 2 서브 영역 및 상기 제 3 서브 영역내에 각각 저농도로 도핑된 소스 영역 (71e) 및 저농도로 도핑된 드레인 영역 (71g) 을 형성하기 위하여 상기 게이트 전극 (71b) 과 자기 정합적으로 상기 제 2 서브 영역 및 상기 제 3 서브 영역내로 제 1 가속 에너지하에서 제 1 도펀트 불순물을 이온 주입하는 서브 단계와,
    d-2) 상기 제 1 게이트 전극의 양측면들 상에 측벽 스페이서들 (75a) 을 형성하는 서브 단계와,
    d-3) 상기 제 3 서브 영역에 걸쳐 개구부를 갖는 제 1 이온 주입 마스크 (76) 를 형성하는 서브 단계와,
    d-4) 상기 측벽 스페이서들 (75a) 중 하나와 자기 정합적으로 상기 제 1 가속 에너지보다 더 큰 제 2 가속 에너지하에서 상기 제 3 서브 영역내로 제 2 도펀트 불순물을 이온 주입하여 상기 저농도로 도핑된 드레인 영역 (71g) 과 결합하여 상기 얕은 드레인 영역 (71d) 을 형성하는 고농도로 도핑된 드레인 영역 (71h) 을 상기 제 3 서브 영역내에 형성하는 서브 단계와,
    d-5) 상기 제 1 이온 주입 마스크 (76) 를 제거하는 서브 단계와,
    d-6) 상기 제 2 서브 영역에 걸쳐 개구부를 갖는 제 2 이온 주입 마스크 (77) 를 형성하는 서브 단계와,
    d-7) 상기 측벽 스페이서들 (75a) 중 다른 하나와 자기 정합적으로 상기 제 2 가속 에너지보다 더 큰 제 3 가속 에너지하에서 상기 제 2 서브 영역내로 제 3 도펀트 불순물을 이온 주입하여, 상기 저농도로 도핑된 소스 영역과 결합하여 상기 깊은 소스 영역을 형성하는 고농도로 도핑된 소스 영역 (71f) 을 상기 제 2 서브 영역내에 형성하는 서브 단계 및,
    d-8) 상기 제 2 이온 주입 마스크 (77) 를 제거하는 서브 단계를 포함하는 것을 특징으로 하는 방법.
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