JP2723378B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2723378B2 JP2723378B2 JP3136798A JP13679891A JP2723378B2 JP 2723378 B2 JP2723378 B2 JP 2723378B2 JP 3136798 A JP3136798 A JP 3136798A JP 13679891 A JP13679891 A JP 13679891A JP 2723378 B2 JP2723378 B2 JP 2723378B2
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Description
【０００１】
【産業上の利用分野】この発明は、半導体装置の製造方
法に関し、更に詳しくはＮＶ（不揮発生）ＤＲＡＭのダ
イレクトコンタクトホール部（ＤＫ部）の形成方法に関
するものである。
法に関し、更に詳しくはＮＶ（不揮発生）ＤＲＡＭのダ
イレクトコンタクトホール部（ＤＫ部）の形成方法に関
するものである。
【０００２】
【従来の技術】従来のＮＶＤＲＡＭでは、ＥＥＰＲＯＭ
セルの他に、データの読み書きに使用されるリコールゲ
ート（以下ＲＧという）や動作モードを選択する選択用
トランジスタのゲート（以下ＳＧという）が存在し、Ｒ
Ｇ・ＳＧ間には半導体基板と直接接続するノードポリシ
リコン（ＮＰ）を形成する必要がある。その方法を図７
〜図１３を用いて簡単に説明する。
セルの他に、データの読み書きに使用されるリコールゲ
ート（以下ＲＧという）や動作モードを選択する選択用
トランジスタのゲート（以下ＳＧという）が存在し、Ｒ
Ｇ・ＳＧ間には半導体基板と直接接続するノードポリシ
リコン（ＮＰ）を形成する必要がある。その方法を図７
〜図１３を用いて簡単に説明する。
【０００３】まず、図７に示すように膜厚が３７５Åの
ＳｉＯ2 の第１ゲート酸化膜３１とそれより薄い８０Å
のトンネル酸化膜３２を有するシリコン基板３３上の全
面に膜厚が３０００Åの第１ポリシリコン層３４、それ
の熱酸化で形成される膜厚１２０ÅのＳｉＯ2 膜３５、
膜厚２００ÅのＳｉＮ膜３６及び膜厚１５００ÅのＮＳ
Ｇ膜３７を順次積層した後、ゲート用のレジストパター
ン３８を形成する。続いて、公知のエッチング技術を用
いてトンネル酸化膜領域を含む第１ゲート酸化膜領域に
フローティングゲート（ＦＧ）３９を形成すると共に、
第１ゲート酸化膜領域にリコールゲート（ＲＧ）４０、
セレクトゲート（ＳＧ）４１を形成し、レジストパター
ン３８を除去した後、全面に膜厚１５００ÅのＳｉＮ膜
４２を積層する（図８参照）。次に、ＳｉＮ膜４２をド
ライエッチングして最大厚みが１５００Åのサイドウォ
ール４３を形成する（図９参照）。この際、ＮＳＧ膜３
７も上記ドライエッチングによって幾分除去される。ま
た、半導体基板３３の表面は露出される。続いて、ＮＳ
Ｇ膜３７の残り（ＳｉＯ2 膜）４４を全面剥離する（図
１０参照）。この際、最上層にＳｉＮ膜４５が露出す
る。次に、ＳｉＮ膜４５表面を酸化して膜厚１５〜３０
ÅのＳｉＯ2 膜４６を形成する、いわゆるＴｏｐ酸化を
行って半導体基板表面にも膜厚２５０ÅのＳｉＯ2 膜４
８を形成した後フォトリソグラフィ技術でＤＫ部形成用
のフォトレジスト４９を形成する（図１１参照）。次
に、ＨＦ溶液によるウェットエッチングを行ってＳＧ４
１及びＲＧ４０間にＤＫ部５０を形成する（図１２参
照）。 この際ＳｉＯ2 膜４６の一部とＳｉＯ 2 膜４
７，４８は除去される。フォトレジスト４９を除去した
後、膜厚が１５００Åのノード電極形成用の第２ポリシ
リコン層（ＩＶＰ）を積層し、さらにノード電極形成用
のフォトレジスト５１を形成した後エッチングを行って
ノード電極５２を形成する（図１３参照）。この際、Ｓ
Ｇ４１上方の最上面に残存していたＳｉＯ2 膜４６は除
去される。次に、フォトレジスト５１を除去した後ポリ
シリコン膜５２の表面を酸化して膜厚８０〜１２０Åの
ＳｉＯ2 膜（図示せず）を形成し、さらにそのＳｉＯ2
膜を含む半導体基板３３上の全面に膜厚が１４０ÅのＳ
ｉＮ膜（図示せず）を積層した後フォトリソグラフィ技
術及びエッチングによってノード電極５２を直上に、Ｓ
ｉＯ2 膜、ＳｉＮ膜からなるＯＮ膜を形成し、さらにＳ
ｉＮ膜の表面を熱酸化してＳｉＮ膜上に膜厚１５〜３０
ÅのＳｉＯ2 膜（図示せず）を形成して最終的にノード
電極５２直上にＯＮＯ膜５３を形成する（図１４参
照）。次に、ＯＮＯ膜５３を含む半導体基板上の全面に
膜厚４５００Åの第３ポリシリコン層を積層した後、フ
ォトリソグラフィ技術とエッチングによりＯＮＯ膜５３
上にプレート電極５４を形成する（図１５参照）。最後
に半導体基板上の全面に層間絶縁膜５５を積層した後コ
ンタクトホール５６を形成し、Ｍｅｔａｌ配線５７を行
ってＮＶＤＲＡＭを形成する。
ＳｉＯ2 の第１ゲート酸化膜３１とそれより薄い８０Å
のトンネル酸化膜３２を有するシリコン基板３３上の全
面に膜厚が３０００Åの第１ポリシリコン層３４、それ
の熱酸化で形成される膜厚１２０ÅのＳｉＯ2 膜３５、
膜厚２００ÅのＳｉＮ膜３６及び膜厚１５００ÅのＮＳ
Ｇ膜３７を順次積層した後、ゲート用のレジストパター
ン３８を形成する。続いて、公知のエッチング技術を用
いてトンネル酸化膜領域を含む第１ゲート酸化膜領域に
フローティングゲート（ＦＧ）３９を形成すると共に、
第１ゲート酸化膜領域にリコールゲート（ＲＧ）４０、
セレクトゲート（ＳＧ）４１を形成し、レジストパター
ン３８を除去した後、全面に膜厚１５００ÅのＳｉＮ膜
４２を積層する（図８参照）。次に、ＳｉＮ膜４２をド
ライエッチングして最大厚みが１５００Åのサイドウォ
ール４３を形成する（図９参照）。この際、ＮＳＧ膜３
７も上記ドライエッチングによって幾分除去される。ま
た、半導体基板３３の表面は露出される。続いて、ＮＳ
Ｇ膜３７の残り（ＳｉＯ2 膜）４４を全面剥離する（図
１０参照）。この際、最上層にＳｉＮ膜４５が露出す
る。次に、ＳｉＮ膜４５表面を酸化して膜厚１５〜３０
ÅのＳｉＯ2 膜４６を形成する、いわゆるＴｏｐ酸化を
行って半導体基板表面にも膜厚２５０ÅのＳｉＯ2 膜４
８を形成した後フォトリソグラフィ技術でＤＫ部形成用
のフォトレジスト４９を形成する（図１１参照）。次
に、ＨＦ溶液によるウェットエッチングを行ってＳＧ４
１及びＲＧ４０間にＤＫ部５０を形成する（図１２参
照）。 この際ＳｉＯ2 膜４６の一部とＳｉＯ 2 膜４
７，４８は除去される。フォトレジスト４９を除去した
後、膜厚が１５００Åのノード電極形成用の第２ポリシ
リコン層（ＩＶＰ）を積層し、さらにノード電極形成用
のフォトレジスト５１を形成した後エッチングを行って
ノード電極５２を形成する（図１３参照）。この際、Ｓ
Ｇ４１上方の最上面に残存していたＳｉＯ2 膜４６は除
去される。次に、フォトレジスト５１を除去した後ポリ
シリコン膜５２の表面を酸化して膜厚８０〜１２０Åの
ＳｉＯ2 膜（図示せず）を形成し、さらにそのＳｉＯ2
膜を含む半導体基板３３上の全面に膜厚が１４０ÅのＳ
ｉＮ膜（図示せず）を積層した後フォトリソグラフィ技
術及びエッチングによってノード電極５２を直上に、Ｓ
ｉＯ2 膜、ＳｉＮ膜からなるＯＮ膜を形成し、さらにＳ
ｉＮ膜の表面を熱酸化してＳｉＮ膜上に膜厚１５〜３０
ÅのＳｉＯ2 膜（図示せず）を形成して最終的にノード
電極５２直上にＯＮＯ膜５３を形成する（図１４参
照）。次に、ＯＮＯ膜５３を含む半導体基板上の全面に
膜厚４５００Åの第３ポリシリコン層を積層した後、フ
ォトリソグラフィ技術とエッチングによりＯＮＯ膜５３
上にプレート電極５４を形成する（図１５参照）。最後
に半導体基板上の全面に層間絶縁膜５５を積層した後コ
ンタクトホール５６を形成し、Ｍｅｔａｌ配線５７を行
ってＮＶＤＲＡＭを形成する。
【０００４】
【発明が解決しようとする課題】しかし、図９において
ＳｉＮのサイドウォール４３を形成するに際して、Ｓｉ
Ｎ膜４２の異方性エッチングを行うから、ＳｉＮと、第
１ゲート酸化膜３１のＳｉＯ2 との選択比が小さいので
Ｓｉ基板３３の表面３３ａまでエッチングしてしまうお
それがある。また、ＳｉＮのサイドウォール４３ではＳ
ｉ基板および／又はゲート３９，４０，４１にかかるス
トレスが大きく接合リークの原因となる可能性がある。
ＳｉＮのサイドウォール４３を形成するに際して、Ｓｉ
Ｎ膜４２の異方性エッチングを行うから、ＳｉＮと、第
１ゲート酸化膜３１のＳｉＯ2 との選択比が小さいので
Ｓｉ基板３３の表面３３ａまでエッチングしてしまうお
それがある。また、ＳｉＮのサイドウォール４３ではＳ
ｉ基板および／又はゲート３９，４０，４１にかかるス
トレスが大きく接合リークの原因となる可能性がある。
【０００５】
【課題を解決するための手段】この発明は、（ｉ）ゲー
ト酸化膜を介して複数のゲートを有する半導体基板上の
全面にＳｉＮ膜を所定の膜厚で積層し、 （ｉｉ）さらにＳｉＮ膜上の全面にＳｉＯ2膜を積層
し、 （ｉｉｉ）そのＳｉＯ2膜を異方性ドライエッチング及
びウェットエッチングによって上記各ゲートのサイドウ
ォールのみを残して除去し、 （ｉｖ）さらに上記サイドウォール間のＳｉＮ膜を等方
性ドライエッチングにより除去し、 （ｖ）しかる後ダイレクトコンタクト用のフォトレジス
トパターンを用いて半導体基板上のゲート酸化膜及び上
記ＳｉＯ2膜のサイドウォールをエッチングしてダイレ
クトコンタクトを形成することからなる半導体装置の製
造方法である。
ト酸化膜を介して複数のゲートを有する半導体基板上の
全面にＳｉＮ膜を所定の膜厚で積層し、 （ｉｉ）さらにＳｉＮ膜上の全面にＳｉＯ2膜を積層
し、 （ｉｉｉ）そのＳｉＯ2膜を異方性ドライエッチング及
びウェットエッチングによって上記各ゲートのサイドウ
ォールのみを残して除去し、 （ｉｖ）さらに上記サイドウォール間のＳｉＮ膜を等方
性ドライエッチングにより除去し、 （ｖ）しかる後ダイレクトコンタクト用のフォトレジス
トパターンを用いて半導体基板上のゲート酸化膜及び上
記ＳｉＯ2膜のサイドウォールをエッチングしてダイレ
クトコンタクトを形成することからなる半導体装置の製
造方法である。
【０００６】すなわち、この発明は、サイドウォールを
ＳｉＮ膜とＳｉＯ2膜とで形成し、そのＳｉＯ2 膜の膜
厚分だけＳｉＮ膜を従来より薄くできるようにし、それ
によって半導体基板及び／又は各ゲートにかかるストレ
スを回避できる。
ＳｉＮ膜とＳｉＯ2膜とで形成し、そのＳｉＯ2 膜の膜
厚分だけＳｉＮ膜を従来より薄くできるようにし、それ
によって半導体基板及び／又は各ゲートにかかるストレ
スを回避できる。
【０００７】
【実施例】以下、図に示す実施例に基づいてこの発明を
詳述する。なお、これによってこの発明は限定を受ける
ものではない。ＤＫ部を有するＮＶＤＲＡＭを作製する
には、まず、図１に示すように膜厚が３７５ÅのＳｉＯ
2の第１ゲート酸化膜１とそれより薄い８０Åのトンネ
ル酸化膜２を有するＳｉ基板３上の全面に膜厚が３００
０Åの第１ポリシリコン層４、それの熱酸化で形成され
る膜厚１２０ÅのＳｉＯ2膜５、膜厚２００ÅのＳｉＮ
膜６及び膜厚２００〜５００ÅのＮＳＧ膜７を順次積層
した後、ゲート用のレジストパターン８を形成する。こ
の際、ＮＳＧ膜７の膜厚は２００〜５００Åが好まし
く、ＨＴＯ膜を用いても良い。続いて、公知のエッチン
グ技術を用いてトンネル酸化膜領域を含む第１ゲート酸
化膜領域にフローティングゲート（ＦＧ）９を形成する
と共に、第１ゲート酸化膜領域にリコールゲート（Ｒ
Ｇ）１０、セレクトゲート（ＳＧ）１１を形成し、レジ
ストパターン８を除去した後、ゲート１１，１０，９を
含むＳｉ基板上の全面に薄い２００Åの膜厚ｄのＳｉＮ
膜１２及び膜厚Ｄが１５００ÅのＨＴＯ膜１３を順次積
層する（図２参照）。この際、ＳｉＮ膜１２の膜厚ｄは
１００〜３００Åであれば良い。また、ＨＴＯ膜１３の
膜厚Ｄは１０００〜３０００Åであれば良い。次に、Ｈ
ＴＯ膜１３を異方性ドライエッチング及びウェットエッ
チングを用いてＨＴＯ膜をＳｉＮ膜１２の表面１５まで
除去してＳｉＯ2のサイドウォール１４のみを残存させ
る（図３参照）。この際、各ゲート間に存在しサイドウ
ォール底部に形成されているＳｉＮ膜１２ａがバリア層
となってエッチングによるＳｉ基板３表面の損傷が生じ
ない。続いて、ＳｉＮ膜１２，１２ａを等方性ドライエ
ッチングにより第１ゲート酸化膜表面１ａが露出するま
で除去する（図４参照）。このようにＳｉＮ膜のエッチ
ングを等方性とすることで選択比があがり、エッチング
時のＳｉ基板３に対するバリア層としてのＳｉＯ2膜１
を介してのＳｉ基板３のエッチングの発生を防止でき
る。次に、各ゲート上方の最上層にあるＳｉＯ2膜７を
除去した後、ＳｉＮ膜６の表面を酸化してＳｉＮ膜６上
に膜厚１０〜３０ÅのＳｉＯ2膜１８を形成する、いわ
ゆるＴｏｐ酸化を行う。その後、ＤＫ形成用フォトレジ
ストパターン１９を形成する（図５参照）。次に、パタ
ーン１９をマスクにしてＤＫ形成用領域のサイドウォー
ル１４並びに第１ゲート酸化膜をエッチングしてダイレ
クトコンタクトホール２０を形成する（図６参照）。こ
の際、エッチングはＨＦ溶液で行う。これにより、Ｓｉ
基板表面３ａは露出する訳であるが、Ｓｉ基板３のエッ
チングによる堀れは無い。以後、レジストパターン１９
を除去した後、従来と同様公知の方法でノード電極及び
プレート電極さらにはコンタクトホールを形成し、その
後メタル配線を行ってＮＶＤＲＡＭを形成する。この形
成過程は図１３〜図１６に準じる。このように本実施例
では図４に示したように、ＳｉＮ膜１２を等方性ドライ
エッチングするようにしたので、選択比があがり、Ｓｉ
基板３のエッチングが無くなると同時にＳｉＮ膜が予め
薄く設定できたので、各ゲート９，１０，１１やＳｉ基
板３にかかるストレスを減少でき、接合リークの発生を
防止できる。
詳述する。なお、これによってこの発明は限定を受ける
ものではない。ＤＫ部を有するＮＶＤＲＡＭを作製する
には、まず、図１に示すように膜厚が３７５ÅのＳｉＯ
2の第１ゲート酸化膜１とそれより薄い８０Åのトンネ
ル酸化膜２を有するＳｉ基板３上の全面に膜厚が３００
０Åの第１ポリシリコン層４、それの熱酸化で形成され
る膜厚１２０ÅのＳｉＯ2膜５、膜厚２００ÅのＳｉＮ
膜６及び膜厚２００〜５００ÅのＮＳＧ膜７を順次積層
した後、ゲート用のレジストパターン８を形成する。こ
の際、ＮＳＧ膜７の膜厚は２００〜５００Åが好まし
く、ＨＴＯ膜を用いても良い。続いて、公知のエッチン
グ技術を用いてトンネル酸化膜領域を含む第１ゲート酸
化膜領域にフローティングゲート（ＦＧ）９を形成する
と共に、第１ゲート酸化膜領域にリコールゲート（Ｒ
Ｇ）１０、セレクトゲート（ＳＧ）１１を形成し、レジ
ストパターン８を除去した後、ゲート１１，１０，９を
含むＳｉ基板上の全面に薄い２００Åの膜厚ｄのＳｉＮ
膜１２及び膜厚Ｄが１５００ÅのＨＴＯ膜１３を順次積
層する（図２参照）。この際、ＳｉＮ膜１２の膜厚ｄは
１００〜３００Åであれば良い。また、ＨＴＯ膜１３の
膜厚Ｄは１０００〜３０００Åであれば良い。次に、Ｈ
ＴＯ膜１３を異方性ドライエッチング及びウェットエッ
チングを用いてＨＴＯ膜をＳｉＮ膜１２の表面１５まで
除去してＳｉＯ2のサイドウォール１４のみを残存させ
る（図３参照）。この際、各ゲート間に存在しサイドウ
ォール底部に形成されているＳｉＮ膜１２ａがバリア層
となってエッチングによるＳｉ基板３表面の損傷が生じ
ない。続いて、ＳｉＮ膜１２，１２ａを等方性ドライエ
ッチングにより第１ゲート酸化膜表面１ａが露出するま
で除去する（図４参照）。このようにＳｉＮ膜のエッチ
ングを等方性とすることで選択比があがり、エッチング
時のＳｉ基板３に対するバリア層としてのＳｉＯ2膜１
を介してのＳｉ基板３のエッチングの発生を防止でき
る。次に、各ゲート上方の最上層にあるＳｉＯ2膜７を
除去した後、ＳｉＮ膜６の表面を酸化してＳｉＮ膜６上
に膜厚１０〜３０ÅのＳｉＯ2膜１８を形成する、いわ
ゆるＴｏｐ酸化を行う。その後、ＤＫ形成用フォトレジ
ストパターン１９を形成する（図５参照）。次に、パタ
ーン１９をマスクにしてＤＫ形成用領域のサイドウォー
ル１４並びに第１ゲート酸化膜をエッチングしてダイレ
クトコンタクトホール２０を形成する（図６参照）。こ
の際、エッチングはＨＦ溶液で行う。これにより、Ｓｉ
基板表面３ａは露出する訳であるが、Ｓｉ基板３のエッ
チングによる堀れは無い。以後、レジストパターン１９
を除去した後、従来と同様公知の方法でノード電極及び
プレート電極さらにはコンタクトホールを形成し、その
後メタル配線を行ってＮＶＤＲＡＭを形成する。この形
成過程は図１３〜図１６に準じる。このように本実施例
では図４に示したように、ＳｉＮ膜１２を等方性ドライ
エッチングするようにしたので、選択比があがり、Ｓｉ
基板３のエッチングが無くなると同時にＳｉＮ膜が予め
薄く設定できたので、各ゲート９，１０，１１やＳｉ基
板３にかかるストレスを減少でき、接合リークの発生を
防止できる。
【０００８】
【発明の効果】以上のようにこの発明によれば、ＤＲＡ
Ｍ、ＮＶＤＲＡＭ等、下地の半導体基板へコンタクトす
るＤＫを持つポリシリコン層（ＮＰ）を形成する際、Ｓ
ｉＮ、ＳｉＯ2からなるサイドウォールを用い、セルフ
アラインでＤＫを形成するようにしたので、下地の半導
体基板をエッチングすることなくサイドウォール及びＤ
Ｋを形成できるとともに、サイドウォールをＳｉＯ2膜
とＳｉＮ膜の２層構造にすることでサイドウォールのＳ
ｉＮ膜を従来より薄くでき、これにより半導体基板及び
各ゲートへのストレスの軽減を実現できて接合リークの
発生を抑制できる効果がある。
Ｍ、ＮＶＤＲＡＭ等、下地の半導体基板へコンタクトす
るＤＫを持つポリシリコン層（ＮＰ）を形成する際、Ｓ
ｉＮ、ＳｉＯ2からなるサイドウォールを用い、セルフ
アラインでＤＫを形成するようにしたので、下地の半導
体基板をエッチングすることなくサイドウォール及びＤ
Ｋを形成できるとともに、サイドウォールをＳｉＯ2膜
とＳｉＮ膜の２層構造にすることでサイドウォールのＳ
ｉＮ膜を従来より薄くでき、これにより半導体基板及び
各ゲートへのストレスの軽減を実現できて接合リークの
発生を抑制できる効果がある。
【図１】この発明の一実施例における製造工程の第１ス
テップを示す構成説明図である。
テップを示す構成説明図である。
【図２】上記実施例における製造工程の第２ステップを
示す構成説明図である。
示す構成説明図である。
【図３】上記実施例における製造工程の第３ステップを
示す構成説明図である。
示す構成説明図である。
【図４】上記実施例における製造工程の第４ステップを
示す構成説明図である。
示す構成説明図である。
【図５】上記実施例における製造工程の第５ステップを
示す構成説明図である。
示す構成説明図である。
【図６】上記実施例における製造工程の第６ステップを
示す構成説明図である。
示す構成説明図である。
【図７】従来例の製造工程の第１ステップを示す構成説
明図である。
明図である。
【図８】従来例の製造工程の第２ステップを示す構成説
明図である。
明図である。
【図９】従来例の製造工程の第３ステップを示す構成説
明図である。
明図である。
【図１０】従来例の製造工程の第４ステップを示す構成
説明図である。
説明図である。
【図１１】従来例の製造工程の第５ステップを示す構成
説明図である。
説明図である。
【図１２】従来例の製造工程の第６ステップを示す構成
説明図である。
説明図である。
【図１３】従来例の製造工程の第７ステップを示す構成
説明図である。
説明図である。
【図１４】従来例の製造工程の第８ステップを示す構成
説明図である。
説明図である。
【図１５】従来例の製造工程の第９ステップを示す構成
説明図である。
説明図である。
【図１６】従来例の製造工程の第１０ステップを示す構
成説明図である。
成説明図である。
３ Ｓｉ基板 ４ 第１ポリシリコン ９ フローティングゲート １０ リコールゲート １１ セレクトゲート １２ ＳｉＮ膜 １３ ＨＴＯ膜 １４ ＨＴＯのサイドウォール ２０ ダイレクトコンタクト
Claims (1)
- 【請求項１】 （ｉ）ゲート酸化膜を介して複数のゲー
トを有する半導体基板上の全面にＳｉＮ膜を所定の膜厚
で積層し、 （ｉｉ）さらにＳｉＮ膜上の全面にＳｉＯ2膜を積層
し、 （ｉｉｉ）そのＳｉＯ2膜を異方性ドライエッチング及
びウェットエッチングによって上記各ゲートのサイドウ
ォールのみを残して除去し、 （ｉｖ）さらに上記サイドウォール間のＳｉＮ膜を等方
性ドライエッチングにより除去し、 （ｖ）しかる後ダイレクトコンタクト用のフォトレジス
トパターンを用いて半導体基板上のゲート酸化膜及び上
記ＳｉＯ2膜のサイドウォールをエッチングしてダイレ
クトコンタクトを形成することからなる半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3136798A JP2723378B2 (ja) | 1991-06-07 | 1991-06-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3136798A JP2723378B2 (ja) | 1991-06-07 | 1991-06-07 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04360525A JPH04360525A (ja) | 1992-12-14 |
| JP2723378B2 true JP2723378B2 (ja) | 1998-03-09 |
Family
ID=15183768
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3136798A Expired - Lifetime JP2723378B2 (ja) | 1991-06-07 | 1991-06-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2723378B2 (ja) |
-
1991
- 1991-06-07 JP JP3136798A patent/JP2723378B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04360525A (ja) | 1992-12-14 |
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