KR19990030048A - 자기 정렬 상호접속 통로를 이용하는 이중 다마신법 - Google Patents

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KR19990030048A
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Abstract

자기 정렬 통로들(self aligned vias)을 사용하여 기판 상에 배치된 적층 구조에 이중 다마신 에칭을 수행하는 개선된 방법이 개시되어 있다. 적층 구조는 하부 전도층과 그 위에 놓인 상부 절연층을 포함한다. 이 방법은 아래 공정 단계들을 포함한다. 절연층의 상부 표면 위에 하드 레지스트층의 제 1 개구가 하부 디바이스층 위에 놓이도록 패턴 형성된 하드 레지스트층이 증착된다. 다음, 하드 레지스트의 상부 표면 위에 소프트 레지스트층이 증착되는데, 소프트 레지스트는 제 1 개구와 하부 전도층에 일렬로 정렬되는 제 1 개구보다 작은 제 2 개구를 가진다. 다음, 절연층의 상부 표면에 트렌치가 형성되는데, 트렌치는 하부 디바이스층의 위에 위치되며 트렌치 바닥에 있는 절연 재료에 의해 하부 디바이스층과 분리된다. 다음, 하드 레지스트에 실질적으로 영향을 미치지 않고 소프트 레지스트가 제거된다. 통로는 트렌치 바닥에 있는 절연 재료를 하부 디바이스층까지 에칭함에 의해 형성된다.

Description

자기 정렬 상호접속 통로를 이용하는 이중 다마신법
본 발명은 반도체 디바이스, 특히 자기 정렬 상호접속 통로를 이용하는 이중 다마신법(dual damascene with self aligned via interconnects)을 사용하여 다층 동일평면 금속/절연체 막(multi-level coplanar metal/insulator films)을 형성하는 개선된 방법에 관한 것이다.
반도체 제조업자들은 반도체 디바이스의 크기는 최소화하면서 그 성능은 지속적으로 향상시켜야 한다. 디바이스 크기를 작게 유지하기 위해, 대부분의 반도체 제조업자들은 디바이스의 개별 소자를 최소 크기로 축소시킨다. 나아가, 제조업자들은 소자들에 의해 점유되는 디바이스 면적을 감소시키기 위해 이들 소자들을 단지 수평 집적하는 것이 아니라 점점 더 많은 소자들을 수직 집적하고 있다. 보통 수직 집적은 디바이스에 있는 몇 개의 전도층을 예를 들어 당해 기술분야에서는 통로 또는 상호접속 통로라 알려진 층간접속을 사용하여 상호접속시키는 것에 의해 달성된다.
개별 소자의 크기가 작아지면, 여러 전도층들을 상호접속시키는 것이 점점 더 어려워지게 된다. 여러 전도층들을 상호접속시키는 문제에 대한 최근의 해법에는 당해 기술분야에서 일반적으로 다마신법이라 알려진 연속적 에칭과 마스킹 방법이 포함된다. 이 다마신법은 하나의 절연층에 다수의 트렌치를 형성하는 단계와 이어서 금속으로 트렌치를 채운 다음 절연체의 표면을 마모시켜 바라는 금속패턴을 형성하는 단계를 포함한다. 일반적으로, 이중 다마신법이라 알려진 공정에서는, 상기 금속패턴과 여러 전도층들을 전기적으로 접속하는 상호접속 통로와 상기 설명된 금속 트렌치의 양자가 실질적으로 동시에 채워진다.
통상적인 이중 다마신법에서는, 상호접속 통로는 보통 상부 메탈리제이션(metallization)과 실질적으로 동시에 형성된다. 이 방법에서는, 절연체를 통과하는 구멍들(이 구멍들은 결국 금속 또는 다른 전도성 재료로 채워져서 통로를 형성할 것이다)이 이어지는 메탈리제이션 리소그래피에 사용되는 포토레지스트층의 증착에 앞서 형성되어야 할 필요가 있다.
도 1a는 적층(stacked) 반도체 구조(100)의 횡단면도이다. 적층 반도체 구조(100)는 반도체 기판(118), 그리고 절연층(101) 아래에 놓인 하부 전도층(116)을 포함한다. 여러 동일평면 전도층들을 상호접속시키는데 사용되는 다수의 인접 통로 구멍(via holes)(104)들이 상기 설명된 이중 다마신법에 의해 형성된다. 통상적인 이중 다마신법에서는, 상부 금속 리소그래피는 절연체(101)에 통로구멍들이 형성된 후에 수행된다. 하부 메탈리제이션층(116)에 적절하게 통로구멍들(104)을 정렬시키기 위해 통로구멍들(104)이 하부 메탈리제이션층(116)의 실제 접촉면적보다 더 크게 제작될 수도 있다.
통로구멍들(104)이 형성된 후에, 통상적으로 절연층(101)의 상부 표면상에 비반사 코팅(113)(anti-reflective coating, 이하 ARC)이 증착된다. ARC 증착 공정에서는 ARC 잔류물층(114)이 전도층(116)의 상부 표면상에서 통로구멍(104)내에 대략 거리 t의 높이까지 불가피하게 증착된다. 다음 통상적으로 금속 리소그래피 포토레지스트층이 ARC 층(113)의 상부 표면상에 증착된다. 이어서 포토레지스트는 통상적인 포토레지스트 제거 공정에 의해 현상되고 제거되어 메탈리제이션 레지스트 패턴(102)을 형성한다. 그러나, 통로구멍(104)내의 ARC 재료(114)는 메탈리제이션 포토레지스트 제거 공정에 의해 거의 영향받지 않는다.
도 1b에서, 레지스트 패턴(102)에 의해 보호되지 않는 ARC층(113) 부분은 트렌치(115)가 형성되기 전에 제거된다. ARC층(113)은 적층 반도체 구조(100)에 유기 ARC층(113)을 관통하도록 설계된 제 1 에칭 공정을 행함으로써 제거된다. 이 제 1 관통 에칭에 이어 절연체(101)에 트렌치(115)를 형성하도록 설계된 제 2 이방성 에칭이 금속(116) 또는 다른 전도성 재료가 이어서 증착된 절연체(101)에 행해진다. 한편, 통로구멍(104)내에 남아 있는 ARC잔류물(117)은 여러 에칭 부산물들과 반응하여 측벽(sidewall) 구조를 형성한다. 형성된 측벽 구조는 제 1 ARC 관통 에칭과 트렌치(115)를 형성하기 위한 제 2 산화물 에칭 작용을 실질적으로 억제시켜 당해 기술분야에서 펜스(fence)(218)라 불리는 것을 형성한다. 펜스(218)는 일반적으로 상기 설명된 통로구멍(104)내에 남은 ARC잔류물과 실질적으로 동일한 높이t 이다.
이중 다마신법에 의하면, 금속 역류에 앞서는 금속 증착 공정(예를 들어, 스퍼터링 공정)으로 트렌치(115)내에 금속(116)을 증착시킴에 의해 상부 메탈리제이션 및 관련 통로들이 실질적으로 동시에 형성된다. 당해 기술 분야에 알려진 바와 같이, 적절한 금속 역류는 금속이 증착될 표면의 표면 기하 구조에 크게 의존한다. 통로구멍(104)내의 펜스(218)의 존재는 금속(116) 흐름을 막아 금속(116)이 통로구멍(104)으로 원활하게 흐르지 못하게 한다. 이렇게 금속이 통로구멍(104)으로 흐르는 것을 방해함에 의해 통로구멍(104)내에 공동(117)이 형성되고, 공동의 존재는 바이어스의 전기적 접촉 저항을 실질적으로 증가시킨다. 금속 공동(117)의 존재는 또한 각 통로를 통한 모든 전류 흐름이 통로의 공동이 없는 금속 부분에 의해 운반되어야 하므로 수용 불가한 신뢰도 문제를 일으킨다. 통로의 무공동(unvoided) 부분을 통한 고전류 밀도는 통로 금속의 일렉트로마이그레이션을 일으킨다. 통로 금속의 일렉트로마이그레이션은 결국 수용 불가한 시간고장률(FIT rates)로 귀결된다. 어떤 경우에는, 펜스(218)는 충분한 금속이 통로구멍(104)으로 흐르는 것을 막아 전기적 개방(open)을 형성할 수도 있다.
도 1b와 도 1c에서, 통상적인 이중 다마신법에 관련된 부가적인 문제는 하부 전도층(116)에 적절히 정렬시키기 위해 통로(104)를 너무 크게 만드는 관행에 관한 것이다. 먼저, 도 1b에서, 과대하게 형성된 통로(104)는 인접하는 통로들(104)과 전기적 물리적으로 분리시키는 절연체(101)(인터스페이싱(interspacing)이라고도 함)의 두께 d1을 감소시킬 수 있다. 이 감소된 두께 d1은 통로(104)들 사이에서 절연파괴 또는 누설 전류를 일으킬 수 있고, 이는 제조 공정 검사에서 가려내기 어려운 잠재적 대변동 온도(catastrophic temperature)에 관련된 고장으로 귀결될 수 있다. 상기 설명된 펜스(218)의 존재에 의해 악화되는 통로구멍(104)과 같은 고전류밀도 영역 사이의 작은 거리 때문에 단지 충분히 가속된 고온 신뢰도 검사이후에만 명백한 신뢰도 불량이 존재할 수도 있다.
도 1c는, 도 1b의 절단면 b에 따른 적층 반도체 구조(100)를 표면의 평면도로서 통로들(104) 사이의 근접성을 도시하고 있다. 도시된 구조에서, 통로들(104)의 근접성은 상기 설명된 여러 결함들과 관련하여 중요한 제조 내지 장기적 신뢰도 문제를 일으킬 수 있다.
따라서, 통로구멍 내에 펜스 형성 가능성을 제거하고, 하부 메탈리제이션층과 자기 정렬되는 통로들을 형성하고, 이후의 수율 손실 또는 전계고장(field failures)의 가능성을 수반하지 않고 매우 가까운 인터스페이싱으로 통로들을 형성되는 이중 다마신법이 필요하며, 본 발명은 이러한 방법을 제공하려는 것이다.
도 1a는 종래의 이중 다마신법에 의해 형성된 통로구멍을 가진 절연층과 하부 전도층을 포함하는 적층 반도체 구조의 횡단면도.
도 1b는 이어서 금속 또는 다른 전도성 재료의 증착에 적합한 트렌치의 형성을 도시한 도 1a에 도시된 적층 반도체 구조의 횡단면도.
도 1c는 종래의 다마신법에 의해 형성된 과대(oversized)인접 통로들의 상대적 위치를 나타낸, 도 1b에 도시된 적층 반도체 구조를 횡단면 b로 절단한 개략적 평면도.
도 2는 본 발명에 일 실시예에 따라, 하부 전도층을 포함하는 기판 상에 놓인 절연층을 가지는 적층 반도체 구조의 횡단면도.
도 3은 본 발명의 일 실시예에 따라, 아래에 놓인 기판의 위치와 일직선상에 제 1 개구를 포함하도록 패턴 형성된 하드 레지스트층을 증착한, 도 2의 적층 반도체 구조의 횡단면도.
도 4는 본 발명의 일 실시예에 따라, 하드 레지스트층에 포함된 제 1 개구와 일직선상에 그 보다 작은 제 2 개구를 포함하도록 패턴 형성된 소프트 레지스트층을 증착한, 도 3의 적층 반도체 구조의 횡단면도.
도 5a는 본 발명의 일 실시예에 따라, 적어도 하부 전도층의 약 중간 깊이까지 제 1 트렌치를 에칭한, 도 4의 적층 반도체 구조의 횡단면도.
도 5b는 본 발명의 일 실시예에 따라, 하부 전도층까지 통로를 에칭한, 도 5a의 적층 반도체 구조의 횡단면도.
도 6은 본 발명의 일 실시예에 따라, 상부 메탈리제이션과 하부 전도층을 전기적으로 접속하기 위해 금속 또는 다른 전도성 재료를 증착한, 도 5b의 적층 반도체 구조의 횡단면도.
도 7은 본 발명의 일 실시예에 따라, 절단면 c에 따른 절연 인터스페이싱 영역에 대한 통로들의 상대적 위치를 도시한, 도 6의 적층 반도체 구조의 예시적 평면도
* 도면의 주요부분에 대한 부호의 설명 *
200 : 적층 반도체 구조 201 : 절연층
202 : 상부 표면 204 : 제 2 트렌치
215 : 하드 레지스트층 216 : 하부 전도층
217 : 제 1 개구 218 : 기판
220 : 소프트 레지스트층 224 : 제 1 트렌치
250 : 금속
대체로, 본 발명은 반도체 디바이스 특히 기판 상에 증착된 적층 구조를 통하는 자기 정렬 통로들을 이용하는 이중 다마신 에칭을 수행하는 개선된 방법들에 관한 것이다.
본 발명의 일 실시예에 따르면, 적층 구조는 하부 전도층과 그 위에 증착된 절연층을 포함한다. 이 방법은 아래의 공정 단계들을 포함한다. 하드 레지스트층의 제 1 개구가 하부 디바이스층상에 배치되도록 패턴 형성된 절연층의 상부표면상에 하드 레지스트층이 증착된다. 바람직한 실시예에서는, 하드 레지스트층이 실리콘 옥시니트라이드(oxynitride)로 구성된다. 다음, 소프트 레지스트층이 하드 레지스트층의 상부 표면에 증착되는데, 실리콘 레지스트는 상기 하드 레지스트의 제 1 개구와 일직선상에 상기 제 1 개구보다 작은 제 2 개구를 가진다. 다음, 절연층의 상부 표면에 상기 제 2 개구에 의해 정의되는 트렌치가 형성되는데, 절연층은 트렌치 바닥의 절연 재료에 의해 하부 디바이스층과 분리되어 하부 디바이스층상에 위치한다. 다음, 실질적으로 하드 레지스트에 영향을 주지 않고 소프트 레지스트가 제거된다. 트렌치 바닥의 절연 재료를 관통하여 하부 디바이스층까지 에칭함에 의해 통로가 형성된다.
다른 실시예에서는, 적층 구조의 하부 디바이스층과 상부 전도체를 접속시키기 위한 통로를 형성하는 방법이 개시되어 있는데, 상부 전도체는 절연층에 형성된 트렌치에 배치되며, 트렌치 바닥의 절연 재료에 의해 하부 디바이스층과 분리된다. 이 방법은 아래의 공정 단계들을 포함한다. 먼저, 상기 절연층의 상부 표면에 형성될 트렌치의 위치와 일치하는 제 1 개구를 가진 하드 마스크층을 증착시킨다. 다음, 하드 마스크층의 상부에 형성될 통로의 위치와 일치하는 제 2 개구를 가진 소프트 마스크층을 증착시킨다. 마지막으로, 트렌치 바닥의 절연 재료를 통과하여 적어도 하부 디바이스층까지 에칭함으로써 통로를 형성한다.
본 발명의 다른 양상과 이점들은 첨부 도면을 참조하여 예시적으로 본 발명의 원리를 설명하는 아래의 상세한 설명으로부터 명백해질 것이다.
본 발명은 첨부 도면에서 제한적이 아니라 예시적으로 도시되어 있다. 첨부 도면에서, 이해를 돕기 위해 유사 또는 동일한 구성요소에는 동일한 도면부호를 사용하였다.
아래의 상세한 설명에서는, 본 발명에 대한 완전한 이해를 위해 여러 구체적 세부 사항들이 제시되었다. 그러나, 당업자에게는 명백하겠지만, 본 발명은 그러한 세부 사항들의 일부 또는 전부가 없어도 실시될 수 있다. 어떤 경우에는, 본 발명을 불필요하게 모호하게 하지 않도록 공지의 공정 단계들은 설명하지 않았다.
본 발명은 집적 회로(IC)용 다층 동일평면 금속/절연체 막 형성에 관한 것이다. IC에는, 예를 들어, DRAM, 동기식 DRAM과 같은 RAM 또는 ROM이 포함된다. 또한, ASIC, 조합 DRAM 논리 회로(내장형 DRAM), 또는 다른 논리 회로에도 사용될 수 있다.
통상, 다수의 IC들은 웨이퍼 상에 병렬로 형성된다. 공정이 종료된 후에, 개개의 칩들로 IC들을 분리하기 위해 웨이퍼가 잘려진다. 다음, 이 칩들은 팩키지 되어 예를 들어 컴퓨터 시스템, 셀룰러 폰, PDA, 및 다른 전자 제품과 같은 소비자 제품에 사용되는 최종 생산품이 된다.
본 발명에 따르면, 자기 정렬 통로들을 가진 다층 동일평면 금속/절연체 막을 위한 개선된 방법이 제공된다.
본 발명의 일 실시예에 따르면, 이중 다마신법이 사용되는데, 이는 상부 메탈리제이션 트렌치를 형성하기 위한 제 1 하드 마스크와 상부 메탈리제이션층과 하부 디바이스층을 전기적으로 접속하기 위한 자기 정렬 통로들을 형성하기 위한 소프트 레지스트 마스크를 포함한다.
본 발명의 일 실시예에 따르면, 실리콘 옥시니트라이드로 형성된 하드 마스크를 이용하는 이중 다마신 에칭을 사용하여 절연층을 통해 하부 디바이스층까지 통로가 형성된다. 이 실시예에서, 하드 마스크는 상기 메탈리제이션 트렌치의 형성에 적합한 제 1 개구를 포함한다. 다음 상기 하드 레지스트 마스크 위에 소프트 레지스트 마스크가 증착된다. 소프트 레지스트 마스크는 하드 마스크의 제 1 개구와 일직선상에 제 1 개구보다 더 작은 제 2 개구를 포함한다. 제 2 개구는 하부 전도층과 일직선상에 정렬되며, 적어도 하부 전도층의 중간까지 뻗어 있는 제 1 트렌치를 형성하는데 사용된다. 제 1 트렌치의 형성 이후에, 제 1 하드 레지스트층에 실질적으로 영향을 미치지 않고 소프트 레지스트층이 제거된다. 다음, 제 2 이방성 에칭이 제 2 부분과 통합되어 형성되는 제 1 부분을 가진 제 2 트렌치를 형성한다. 제 1 부분은 제 1 트렌치의 바닥으로부터 적어도 하부 전도층까지 신장되며, 상호접속 통로를 형성하는데 적합한 것이다. 제 2 부분은 하드 마스크의 제 1 개구에 의해 정의되며, 이는 상부 메탈리제이션층을 형성하기 위해 증착된 금속을 받아들이는데 적합하다. 따라서 형성된 통로에는 펜스가 없게 되는데, 이는 제 1 트렌치의 형성 이후에 적층 반도체 구조의 표면상에 어떠한 포토레지스트 또는 ARC도 증착되지 않기 때문이다. 게다가, 통로의 외부 형상을 정의하기 위해 하드 마스크가 사용되므로, 통로들 사이의 거리가 용이하게 조절될 수 있다.
본 발명의 실시예들이 도 2 내지 도 8에 도시되어 있다. 한편, 당업자는 이 실시예들이 단지 예시적인 목적으로 제시된 것이며 본 발명은 이들 제한적 실시예들로 인해 한정되지 않는다는 것을 쉽게 이해할 것이다.
도 2는 본 발명의 일 실시예에 따라, 하부 전도층(216)을 포함하는 기판(218) 위에 놓인 절연층(201)을 가진 적층 반도체 구조(200)의 횡단면도이다. 적층 반도체 구조(200)는 예를 들어 n FET 또는 p FET 같은 통상적인 트랜지스터를 제조하는데 사용되는 적층 반도체 구조일 수 있다. 절연층(201)은 소정의 도전형을 가진 기판(218)상에 증착될 수 있다. 절연체(201)를 증착시키기 위해 CVD 또는 다른 유사 기술이 사용될 수 있으며, 상기 절연체에는 보통 TEOS같은 평탄화된 이산화실리콘, 역류된 인 규산염 유리와 같은 유리 재료 또는 폴리이미드와 같은 폴리머가 포함될 수 있다. 상기 실시예에서, 절연층(201)은 앞서 형성된 기판(218) 상에 형성되는데, 상기 기판은 미리 형성된 전도층(216)을 포함한다. 전도층(216)은 하부 메탈리제이션층의 일부일 수 있다. 대안적으로, 전도층(216)은 고밀도 도핑된 실리콘층, 텅스텐 같은 전도성 재료, 예를 들어 트랜지스터의 소스 또는 드레인 영역같이 임의 형태의 능동 소자의 일부일 수 있다. 이 실시예에서는, 전도층(216)은 약 0.9-2.0 미크론 범위의 두께를 가질 수 있다.
도 3에서, 절연층(201)은 상부 표면(202)을 가지는데, 그 위에 당업자에 공지된 임의의 방법으로 하드 레지스트층(215)이 증착되어 있다. 하드 레지스트는 약 1000 Å의 두께를 가질 수 있으며, 실리콘 니트라이드로 구성될 수 있는 바, 바람직한 실시예에서는 실리콘 옥시니트라이드로 구성된다. 하부 전도층 위에 위치된 제 1 개구(217)의 형성은 당업자에게 공지된 통상적인 포토리소그래피 기술에 의해 수행된다. 일 실시예에서는, 제 1 개구(217)를 형성하는 그런 방법이 에천트 가스로 질소를 사용한 반응성 이온 에칭(RIE)으로 불리기도 한다. 일 실시예에서는, 하드 레지스트층(215)이 실리콘 니트라이드로 구성된다면, ARC라 불리는 유기 비반사 코팅(도시되어 있지 않음)이 하드 레지스트층(215)의 상부 표면에 인가됨이 바람직하다. 한편, 바람직한 실시예에서는, 하드 마스크(215)로 실리콘 옥시니트라이드를 사용하여 ARC를 사용할 필요가 없게 한다. 이 설명을 명쾌하게 하기 위해, 하드 레지스트층(215)이 실리콘 옥시니트라이드로 구성되어 있으며, ARC층은 필요 없는 것으로 가정한다. 그러나, 상기한 바와 같이, 하드 마스크(215)로 실리콘 니트라이드 또는 다른 적절한 화합물을 사용하는 것은 부가적 단계 즉, ARC의 증착 및 제거에 관한 단계들을 요할 수 있다.
일단 하드 레지스트층(215)이 상기한 바와 같이 적절하게 증착되고 알맞게 패턴 형성되면, 약 1000Å 두께의 소프트 레지스트층(220)이 통상적인 증착 공정과 도 4에 도시된 공정을 사용하여 하드 레지스트층(215) 위에 증착된다. 소프트 레지스트층(220)은 도 4에 도시된 바와 같이 하드 마스크(215)의 제 1 개구(217)와 일직선상에 정렬되며 상기 제 1 개구보다 더 작은 제 2 개구(219)를 포함하기 위해 통상적인 포토리소그래피 공정과 절차로 패턴 형성된다.
제 2 개구(219)는 도 5a에 도시된 바와 같이 제 1 트렌치(224)를 형성하기 위해 절연층(201)에서 충분한 절연 재료를 제거하는 제 1 이방성 에칭에 의해 제 1 트렌치(224)를 형성하기 위한 크기로 배치된다. 절연 재료를 제거하는 하나의 방법은 상기 설명된 바와 같이 예를 들어 Ar, C4F8, CO 및/또는 O2를 반응 가스로 사용한 RIE에 의하는 것이다. (상기 실시예에서는 하드 레지스트(215)가 실리콘 옥시니트라이드로 구성되었기 때문에 ARC층이 필요 없으며, 따라서 어떠한 ARC제거 단계도 필요하지 않다는 것에 주목해야 한다.) 설명된 실시예에서, 제 1 트렌치(224) 바닥은 상부 표면(202)과 하부 전도층(216) 사이의 대략 중간 지점에 형성될 수 있다. 다른 실시예에서는, 제 1 트렌치(224)의 바닥이 실질적으로 하부 전도층(216)까지 또는 그 가까이 형성될 수 있다.
통로구멍(224)이 형성된 후에, 하드 레지스트 마스크(215)에 실질적으로 영향이 없도록 통상적인 방법으로 소프트 레지스트층(220)이 제거된다. 이런 방식으로, 궁극적으로 상부 메탈리제이션층을 형성하기 위하여 적절히 배치되는 트렌치를 형성하는데 제 1 개구(217)가 사용될 수 있다. 제 1 트렌치(224)의 형성 이후에 어떠한 ARC나 포토레지스트도 증착되지 않았기 때문에, 상기한 펜스의 형성 가능성이나 그와 관련된 문제들이 생길 여지가 없다.
이제, 도 5b에 대해 설명하면, 바람직한 실시예에서, 제 1 부분(204′)과 제 2 부분(204″)을 가진 제 2 트렌치(204)를 형성하는데 제 2 이방성 에칭이 사용될 수 있다. 제 1 부분(204′)은 실질적으로 하부 전도층(216)까지 신장되며, 제 2 부분(204″)은 원하는 상부 메탈리제이션 패턴을 형성하도록 배열된다. 하부 전도층(216)은 에칭 종료점으로 사용될 수 있으며, 그에 따라 제 2 이방성 에칭 공정에 사용되는 플라즈마에 하부 전도층을 형성하는 구성 재료가 소정량 존재한다면 제 2 이방성 에칭 공정이 종료될 수 있다.
제 2 이방성 에칭이 종료되고, 제 2 트렌치(204)의 최종 형성이 완료된 후에, 통상적 기술에 의해 하드 레지스트층(215)이 제거되어 도 6에 도시된 구조를 형성한다. 이 시점에서, 적절한 메탈리제이션 기술에 의해 금속(250)을 증착시킴에 의해 상부 메탈리제이션층이 형성될 준비가 되게 된다. 메탈리제이션 기술은 당해 기술분야에 공지되어 있으며, 예를 들어 VLSI technology, 2nd Edition, S.M. Sze 1988 McGrawHill Publishing Company에 설명되어 있다. 메탈리제이션층을 형성하기 위한 적절한 금속 및 합금들에는 예를 들어 알루미늄, 구리, 니켈, 몰리브덴, 텅스텐, 백금, 탄탈 디실리사이드, 티타늄 디실리사이드, 및 이들 재료들의 합금들이 포함된다. 알루미늄, 알루미늄 실리콘과 같은 알루미늄 합금, 구리, 및 텅스텐이 상호접속 메탈리제이션을 위한 재료로 자주 선택된다.
금속들은 CVD, PVD, 또는 LPCVD와 같은 공지 기술로 증착될 수 있다. CVD, PVD, 또는 LPCVD의 공정 변수들 및 특정 장비 선택은 반도체 공정 분야의 당업자가 결정할 문제이다. 금속 증착(보통 적층 반도체 구조(200)의 전체 표면을 덮는 담요형으로 행해짐)은 트렌치(204)의 제 1 부분(204′)과 제 2 부분(204″)을 채우고 이에 의해 상부 메탈리제이션층 및 상부 메탈리제이션층과 하부 전도층(216)을 상호접속하는 통로들을 실질적으로 동시에 형성한다.
도 5a 및 도 5b에서, 제 1 이방성 에칭과 제 2 이방성 에칭은 절연층(201)이 제 1 트렌치(224)로 에칭되는 정도에 의해 관련됨이 명백하다. 도시된 바와 같이, 제 1 이방성 에칭이 제 1 트렌치(224)를 하부 전도층(216)의 위치에 가까운 지점까지 신장시킨다면, 제 2 이방성 에칭은 더 적은 절연 재료만이 에칭되어야 하므로 더 짧은 기간 동안 행해져서 수정된 제 1 부분(204′)과 제 2 부분(204″)을 형성할 것이다. 단지 인가된 에칭 시간을 증가 또는 감소시킴에 의해 형성과 형성된 구조를 실질적으로 수정하는 이 방법은 다른 종래 공정들에 비해 실질적인 장점을 제공한다.
도 7은 절연 인터스페이싱 영역과 관련하여 통로들의 상대적 위치를 도시한, 도 6에 도시된 적층 반도체 구조의 예시적 평면도이다. 형성된 통로들의 형상은 하드 마스크(215)에 의해 정의된 절연 인터스페이싱 영역(201)과 일치한다. 따라서, 종래 이중 다마신법에서 분명하게 나타났던 침식 문제를 해결하였다. 도시된 바와 같이 통로들(204)을 배치하는 능력은 증가된 통로간 인터스페이싱(d2)에 의해 증명되는 바와 같이 절연 인터스페이싱 영역(201)의 침식과 관련된 문제들을 감소시킴에 의해 집적 회로 상호접속의 루트를 정하고 이를 배치하는 설계자의 능력을 향상시킨다.
자기 정렬 통로들을 이용하는 이중 다마신법을 사용하여 다층 동일평면 금속/절연체 막을 형성하는 방법이 도 8의 흐름도에 상세히 도시되어 있으며, 이는 아래의 단계들을 포함할 수 있다.
단계(810)에서, 기판 상에 적층구조를 제공한다. 적층구조는 하부 디바이스층과 상기 하부 디바이스층상에 배치된 절연층을 포함한다. 도 2에서, 기판은 기판(218)으로, 하부 디바이스층은 전도층(216)으로 도시되어 있다. 절연층(201)은 기판(218)과 하부 전도층(216) 위에 배치된 것으로 도시되어 있다.
단계(815)에서, 하드 레지스트층이 적층구조의 상부 표면상에 증착된다. 하드 레지스트층은 상부 메탈리제이션층을 정의하도록 패턴 형성된 제 1 개구를 가진다. 제 1 개구는 실질적으로 하부 디바이스층 위에 위치된다. 도 3에서, 하드 레지스트층은 하드 레지스트(215)로 도시되어 있으며, 개구는 제 1 개구(217)로 도시되어 있다.
단계(820)에서, 소프트 레지스트층이 하드 레지스트층 상에 증착된다. 소프트 레지스트는 제 1 개구와 일직선상에 정렬된, 제 1 개구보다는 작은 제 2 개구를 포함하는데, 제 2 개구는 하부 전도층과의 상호접속 통로를 형성하기 위한 것이다. 도 4에서, 소프트 레지스트 마스크는 소프트 레지스트 마스크(220)로 도시되어 있으며, 그 개구는 제 2 개구(222)로 도시되어 있다.
단계(825)에서, 제 1 트렌치는 대략 절연층의 중간 지점까지 형성된다. 도 5a에 도시된 바와 같이, 제 1 트렌치(224)는 하부 전도층(216)과 실질적으로 일직선상에 있으며 절연층(201)의 약 중간까지 신장된다. 그러나, 어떤 경우에는 제 1 트렌치(224)가 하부 전도층(216)까지 또는 그 근처까지 신장될 수 있으며, 오히려 그것이 더 바람직할 수도 있다.
단계(830)에서, 하드 레지스트층에 실질적 영향 없이 소프트 레지스트층을 제거한 후에 제 2 트렌치를 형성하기 위한 제 2 이방성 에칭이 수행된다. 제 2 이방성 에칭은 하부 전도층을 에칭 종료점으로 사용하여 도 5b에 도시된 구조를 형성한다.
단계(835)에서, 하드 레지스트가 제거되고, 상기 트렌치 내에 금속 또는 다른 전도성 재료가 증착되어, 상부 메탈리제이션층 및 그것과 하부 전도층과의 상호접속 통로를 실질적으로 동시에 형성한다.
본 발명의 많은 특징들과 장점들은 상세한 설명으로부터 명백한 바, 따라서 첨부된 청구범위는 본 발명의 그런 모든 특징들과 장점들을 포함하는 것으로 해석된다. 나아가, 당업자에 의해 여러 수정 및 변화가 가능하므로, 본 발명을 도시 및 설명된 바로 그 구조와 공정에 제한시키는 것은 바람직하지 않다. 따라서, 모든 적절한 수정물 및 균등물도 본 발명의 범위 내에 속한다고 보아야 한다.
통로를 형성하기 위해 본 발명의 이중 다마신법을 수행하는 설명된 방법을 사용함에 의해 여러 장점들이 실현될 수 있다. 그런 장점중의 하나는 상기한 바와 같이 자기 정렬 통로들을 사용한 이중 다마신법은 가능한 모든 포토레지스트층과 ARC 재료의 증착 후에 통로구멍들이 형성되므로 펜스가 형성되지 않는다는 것이다.
본 발명의 다른 장점은 통로들의 최종 형상이 절연 인터스페이싱 영역에 의해 형성된 경계와 일치한다는 것이다. 이 일치성은 종래의 다마신법과 관련된 문제들 없이 통로들의 인터스페이싱을 더 가까이 할 수 있도록 한다.

Claims (24)

  1. 기판 위에 배치되어 있으며, 하부 디바이스층과 상기 하부 디바이스층 위에 배치된 절연층을 포함하는 적층 구조에 이중 다마신 에칭을 수행하는 방법에 있어서,
    (a) 상기 절연층의 상부 표면 위에 하드 레지스트층을 증착하는 단계를 포함하는데, 상기 하드 레지스트층은 제 1 개구가 상기 하부 디바이스층의 위에 위치하여 상부 메탈리제이션을 정의하는데 적절하게 상기 하드 레지스트층에 배열되도록 패턴이 형성되며;
    (b) 상기 하드 레지스트층의 상부 표면 위에 소프트 레지스트층을 증착하는 단계를 포함하는데, 상기 소프트 레지스트층은 제 2 개구가 상기 제 1 개구보다 작게 상기 제 1 개구와 일직선상에 형성되어 상기 상부 메탈리제이션층과 상기 하부 디바이스층을 접속시키는 상호접속 통로를 형성하는데 적절하게 상기 소프트 레지스트층에 배열되도록 패턴이 형성되며;
    (c) 상기 제 2 개구를 제 1 마스크 창으로 사용하여 상기 절연층의 상기 상부 표면에 트렌치를 형성하는 단계를 포함하는데, 상기 트렌치는 상기 하부 디바이스층 위에 위치되어 상기 트렌치의 바닥에 있는 절연 재료에 의해 상기 하부 디바이스층과 분리되며;
    (d) 상기 하드 레지스트층이 실질적으로 영향받지 않도록 상기 소프트 레지스트층을 제거하는 단계를 포함하며; 그리고
    (e) 상기 제 1 개구를 제 2 마스크 창으로 사용하여 상기 트렌치의 바닥에 있는 상기 절연 재료를 상기 하부 디바이스층까지 에칭함으로써 통로를 형성하는 단계를 포함하는 것을 특징으로 하는 이중 다마신 에칭 수행 방법.
  2. 제 1 항에 있어서,
    상기 하드 레지스트층은 SiN인 것을 특징으로 하는 이중 다마신 에칭 수행 방법.
  3. 제 2 항에 있어서,
    상기 소프트 레지스트층과 상기 절연 재료를 에칭하는 것을 촉진하기 위해 상기 하드 레지스트층의 상부 표면 위에 비반사층을 증착하는 단계를 더 포함하는 것을 특징으로 하는 이중 다마신 에칭 수행 방법.
  4. 제 3 항에 있어서,
    상기 하드 레지스트층을 에칭하기에 앞서 상기 비반사층을 관통 에칭하는 단계를 더 포함하는 것을 특징으로 하는 이중 다마신 에칭 수행 방법.
  5. 제 4 항에 있어서,
    상기 관통 에칭에서는 N2를 포함하는 에천트 소스 가스를 사용하는 것을 특징으로 하는 이중 다마신 에칭 수행 방법.
  6. 제 3 항에 있어서,
    상기 트렌치 바닥은 상기 절연층의 상부 표면으로부터 소정의 거리까지 신장되는 것을 특징으로 하는 이중 다마신 에칭 수행 방법.
  7. 제 6 항에 있어서,
    선택된 에칭 변수들에 따라 상기 트렌치 바닥에 있는 상기절연 재료를 에칭하는 단계를 더 포함하는 것을 특징으로 하는 이중 다마신 에칭 수행 방법.
  8. 제 7 항에 있어서,
    상기 선택된 변수들 중 적어도 하나는 C4F8을 포함하는 에천트 소스 가스 사용을 포함하는 것을 특징으로 하는 이중 다마신 에칭 수행 방법.
  9. 제 7 항에 있어서,
    상기 선택된 변수들은 다량의 O2에천트 소스 가스를 포함하는 것을 특징으로 하는 이중 다마신 에칭 수행 방법.
  10. 제 1 항에 있어서,
    상기 기판은 실리콘 웨이퍼인 것을 특징으로 하는 이중 다마신 에칭 수행 방법.
  11. 제 1 항에 있어서,
    상기 제 1 개구는 반응성 이온 에칭에 의해 얻어지는 것을 특징으로 하는 이중 다마신 에칭 수행 방법.
  12. 제 1 항에 있어서,
    상기 기판은 집적 회로의 제조에 사용되는 것을 특징으로 하는 이중 다마신 에칭 수행 방법.
  13. 제 1 항에 있어서,
    상기 기판은 DRAM의 제조에 사용되는 것을 특징으로 하는 이중 다마신 에칭 수행 방법.
  14. 적층 구조에서 절연층에 형성된 트렌치에 배치되어 상기 트렌치의 바닥에 있는 절연 재료에 의해 하부 디바이스층과 분리되도록 배열되는, 상부 전도체와 상기 하부 디바이스층을 접속하기 위한 통로를 형성하는 방법에 있어서,
    (a) 상기 절연층의 상부 표면 위에 실리콘 옥시니트라이드로 구성되며 상기 트렌치에 상응하는 제 1 개구를 가지는 하드 마스크층을 증착하는 단계;
    (b) 상기 하드 마스크층의 상부 표면 위에 상기 통로의 위치에 상응하는 제 2 개구를 가진 소프트 마스크층을 증착하는 단계; 그리고
    (c) 상기 트렌치의 바닥에 있는 상기 절연 재료를 적어도 상기 하부 디바이스층까지 에칭함에 의해 상기 통로를 형성하는 단계를 포함하는 것을 특징으로 하는 통로 형성 방법.
  15. 제 14 항에 있어서,
    상기 절연 재료의 에칭은 선택된 에칭 변수들에 따른 상기 트렌치 바닥에 있는 상기 절연 재료의 에칭을 포함하는 것을 특징으로 하는 통로 형성 방법.
  16. 제 15 항에 있어서,
    상기 선택된 변수들 중 적어도 하나는 C4F8을 포함하는 에천트 소스 가스 사용을 포함하는 것을 특징으로 하는 통로 형성 방법.
  17. 제 15 항에 있어서,
    상기 선택된 변수들 중 적어도 하나는 산소를 포함하는 에천트 소스 가스 사용을 포함하는 것을 특징으로 하는 통로 형성 방법.
  18. 제 15 항에 있어서,
    상기 선택된 변수들 중 적어도 하나는 아르곤과 일산화탄소를 포함하는 에천트 소스 가스 사용을 포함하는 것을 특징으로 하는 통로 형성 방법.
  19. 제 14 항에 있어서,
    상기 상부 전도체를 형성하고 상기 상부 전도체와 상기 하부 디바이스층을 전기적으로 접속하기 위해 상기 통로와 상기 트렌치 속에 전도성 재료를 증착하는 단계를 더 포함하는 것을 특징으로 하는 통로 형성 방법.
  20. 제 14 항에 있어서,
    상기 기판은 집적 회로 제조에 사용되는 것을 특징으로 하는 통로 형성 방법.
  21. 적층 구조에서 절연층에 형성된 트렌치에 배치되어 상기 트렌치의 바닥에 있는 절연 재료에 의해 하부 디바이스층과 분리되도록 배열되는, 상부 전도체와 상기 하부 디바이스층을 접속하기 위한 자기 정렬 통로들을 형성하는 방법에 있어서,
    (a) 상기 절연층의 상부 표면 위에 상기 트렌치에 상응하는 제 1 개구를 가지는 하드 레지스트를 증착하는 단계;
    (b) 상기 제 1 개구와 일직선으로 상기 통로의 위치에 상응하는 제 2 개구를 가진 소프트 레지스트를 증착하는 단계;
    (c) 바닥이 상기 절연층의 상부 표면으로부터 상기 절연층의 대략 중간 정도 거리까지 신장되는 제 1 트렌치를 형성하기 위해 상기 절연층을 에칭하는 단계; 그리고
    (c) 상기 제 1 트렌치의 바닥에 있는 상기 절연 재료를 적어도 상기 하부 디바이스층까지 에칭함에 의해 상기 통로를 형성하는 단계를 포함하는 것을 특징으로 하는 자기 정렬 통로 형성 방법.
  22. 제 21 항에 있어서,
    상기 기판은 집적 회로 제조에 사용되는 것을 특징으로 하는 자기 정렬 통로 형성 방법.
  23. 제 21 항에 있어서,
    상기 디바이스층은 전도층인 것을 특징으로 하는 자기 정렬 통로 형성 방법.
  24. 제 21 항에 있어서,
    상기 디바이스층은 도핑된 실리콘층인 것을 특징으로 하는 자기 정렬 통로 형성 방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100387254B1 (ko) * 2000-12-28 2003-06-12 주식회사 하이닉스반도체 반도체 소자의 금속 배선 형성 방법
KR100798166B1 (ko) * 1999-06-04 2008-01-24 가부시키가이샤 히타치세이사쿠쇼 반도체장치 및 그 제조방법

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100424190B1 (ko) * 1998-12-29 2004-06-18 주식회사 하이닉스반도체 반도체소자의금속배선형성방법
US6245669B1 (en) * 1999-02-05 2001-06-12 Taiwan Semiconductor Manufacturing Company High selectivity Si-rich SiON etch-stop layer
DE19927284C2 (de) * 1999-06-15 2002-01-10 Infineon Technologies Ag Verfahren zur Herstellung einer elektrisch leitfähigen Verbindung in einer mikroelektronischen Struktur
KR100349696B1 (ko) * 1999-06-30 2002-08-22 주식회사 하이닉스반도체 화학적 팽창 공정을 이용한 반도체 소자의 금속배선 형성을 위한 대머신 구조 형성방법
KR100708491B1 (ko) * 1999-08-26 2007-04-16 브레우어 사이언스 인코포레이션 듀얼 다마신 공정을 위한 개선된 충전 조성물을 포함하는 기판구조체, 충전조성물의 도포방법, 충전조성물의 적합성 결정방법, 및 전구체 구조체
DE10229188A1 (de) * 2002-06-28 2004-01-29 Infineon Technologies Ag Verfahren zur Herstellung von Kontakten zu Teilen eines in einem Halbleitersubstrat integrierten Bauelementes
JP4516450B2 (ja) 2005-03-02 2010-08-04 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2006135362A (ja) * 2006-02-14 2006-05-25 Renesas Technology Corp 半導体装置の製造方法
JP4566283B2 (ja) * 2010-03-18 2010-10-20 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR101898316B1 (ko) 2012-05-02 2018-09-13 램 리써치 코포레이션 금속 하드마스크 올 인 원 통합된 에칭
TWI475698B (zh) * 2012-09-05 2015-03-01 Giantplus Technology Co Ltd 改善透明導電層斷線之方法
CN113363157B (zh) * 2020-03-06 2023-12-08 华邦电子股份有限公司 半导体装置的制造方法
US11923246B2 (en) 2021-09-15 2024-03-05 International Business Machines Corporation Via CD controllable top via structure

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5173442A (en) * 1990-07-23 1992-12-22 Microelectronics And Computer Technology Corporation Methods of forming channels and vias in insulating layers
US5420067A (en) * 1990-09-28 1995-05-30 The United States Of America As Represented By The Secretary Of The Navy Method of fabricatring sub-half-micron trenches and holes

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100798166B1 (ko) * 1999-06-04 2008-01-24 가부시키가이샤 히타치세이사쿠쇼 반도체장치 및 그 제조방법
KR100387254B1 (ko) * 2000-12-28 2003-06-12 주식회사 하이닉스반도체 반도체 소자의 금속 배선 형성 방법

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KR100554210B1 (ko) 2006-04-21
JPH11163143A (ja) 1999-06-18
EP0908945A2 (en) 1999-04-14
TW408434B (en) 2000-10-11
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