TWI475698B - 改善透明導電層斷線之方法 - Google Patents

改善透明導電層斷線之方法 Download PDF

Info

Publication number
TWI475698B
TWI475698B TW101132423A TW101132423A TWI475698B TW I475698 B TWI475698 B TW I475698B TW 101132423 A TW101132423 A TW 101132423A TW 101132423 A TW101132423 A TW 101132423A TW I475698 B TWI475698 B TW I475698B
Authority
TW
Taiwan
Prior art keywords
film
photoresist
etching
channel layer
transparent conductive
Prior art date
Application number
TW101132423A
Other languages
English (en)
Other versions
TW201411850A (zh
Inventor
Kuo Sheng Sun
Jui Chin Wu
Original Assignee
Giantplus Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Giantplus Technology Co Ltd filed Critical Giantplus Technology Co Ltd
Priority to TW101132423A priority Critical patent/TWI475698B/zh
Priority to CN201210408716.6A priority patent/CN103681483A/zh
Publication of TW201411850A publication Critical patent/TW201411850A/zh
Application granted granted Critical
Publication of TWI475698B publication Critical patent/TWI475698B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02697—Forming conducting materials on a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H01L23/49844—Geometry or layout for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)

Description

改善透明導電層斷線之方法
本發明係一種改善透明導電層斷線之方法，尤指一種應用於改善薄膜電晶體的透明導電層斷線問題之方法。
在顯示面板領域中，薄膜電晶體液晶顯示面板(TFT-LCD)的基本結構為在兩片玻璃基板中間夾住一層液晶，上方的玻璃基板是製作成彩色濾光片，而下方的玻璃基板上則是製作薄膜電晶體(Thin Film Transistor)陣列。
而當此薄膜電晶體在應用為顯示面板元件之一時，其上方係設置有透明導電層，但在沉積透明導電層於薄膜電晶體之上的過程中，透明導電層可能會有不連續之結構產生，而導致斷線的缺陷情況發生。
請參考第一圖，現有技術在製作薄膜電晶體時，在進行蝕刻之前會於氮化矽所組成的底膜22上設置光阻膜，然後將光阻膜之進行圖案化，接著經過蝕刻而形成通孔，但通孔的蝕刻側面61會向兩側延伸而形成倒角結構，使後續所沉積上的透明導電層7在此倒角處產生不連續面，造成前述的斷線狀態。
若要改善此結構上的缺陷，則需要在光阻膜的製備和處理上進行調整。過去曾有透過光阻硬烤的方式來改善光阻形狀，但如 此一來就增加了一道硬烤程序而使製備的時間和成本都相應增加。另外，在製作不同形式的薄膜電晶體時，氮化矽膜的厚度不盡相同，而若氮化矽膜的厚度較厚，則單純只靠改變光阻形狀並不能讓蝕刻後的倒角狀況得到改善。再者，若單純改變光阻形狀，例如將之厚度降低、薄化，在氮化矽膜的厚度固定之下，在蝕刻的過程中可能會造成破孔的問題，也就是光阻膜亦被蝕刻貫穿而喪失功能。
因此，基於薄膜電晶體在製備時可能產生的倒角結構會引致透明導電層的斷線問題，本發明提出一種改善透明導電層斷線之方法，以克服此重要課題。
本發明之主要目的，係提供一種改善透明導電層斷線之方法，其係於薄膜電晶體在製備過程中，調整光阻膜的厚度至較薄形式並提升氮化矽膜的蝕刻速率，以縮短蝕刻時間並使所蝕刻出之通孔結構不會具有倒角。
本發明之另一目的，係提供一種改善透明導電層斷線之方法，其係透過提升氮化矽膜在塗佈光阻材料時的旋轉速度，因而使所形成的光阻膜形狀較和緩且較薄。
本發明之再一目的，係提供一種改善透明導電層斷線之方法，其透明導電層所覆蓋的氮化矽膜經蝕刻後不具有倒角，因此透明導電層不會在沿著經蝕刻而產生的通孔沉積時，與閘極或源極接觸的路徑中產生斷線。
為了達到上述之目的，本發明揭示了一種改善透明導電層斷線之方法，其步驟係包含：旋轉一底膜，使之具有一轉速介於 1000~1350轉/分鐘；塗佈一光阻材料於該底膜之上，以形成一光阻膜於該底膜之上；圖案化該光阻膜，使之包含至少一通孔；調整該底膜與該光阻膜之一蝕刻速率比介於1.6~2.2；蝕刻該底膜，使該底膜具有該通孔，且該通孔之一蝕刻側壁與一蝕刻底面之一夾角係大於90°；移除該光阻膜；以及設置一透明導電層於該底膜之上，並覆蓋該通孔。如此方法處理之下，所形成的薄膜電晶體不會在蝕刻的過程中產生會讓透明導電層產生斷線之倒角結構，因而可以確保最終所製成之面板的品質和良率。
1‧‧‧玻璃基板
21‧‧‧絕緣膜
22‧‧‧底膜
3‧‧‧光阻膜
30‧‧‧光阻材料
31‧‧‧通孔
41‧‧‧通道層
42‧‧‧源極
43‧‧‧汲極
5‧‧‧閘極
51‧‧‧第一閘極
52‧‧‧第二閘極
61‧‧‧蝕刻側壁
62‧‧‧蝕刻底面
63‧‧‧夾角
7‧‧‧透明導電層
第一圖：其係為先前技術之薄膜電晶體結構示意圖；第二圖：其係為本發明之一較佳實施例之步驟流程圖；第三A圖：其係為本發明之一較佳實施例之塗佈光阻材料於底膜上之示意圖；第三B圖：其係為本發明之一較佳實施例之光阻膜形成於底膜上之示意圖；第四圖：其係為本發明之一較佳實施例之通孔示意圖；第五A~五E圖：其係為本發明之一較佳實施例之薄膜電晶體製備流程結構圖；第六圖：其係為本發明之一較佳實施例之蝕刻前示意圖；以及第七圖：其係為本發明之一較佳實施例之蝕刻後示意圖。
為使 貴審查委員對本發明之特徵及所達成之功效有更進一步之瞭解與認識，謹佐以較佳之實施例及配合詳細之說明，說明如後： 由於過往的薄膜電晶體在蝕刻階段的過程中會形成倒角，讓透明導電層在設置後產生斷線的可能，故為了克服該些技術缺陷，提出本發明以改善及解決相關課題。
首先，請參考第二圖，其係為本發明改善透明導電層斷線之方法流程，也就是於製備薄膜電晶體時，使用者可透過此方法而改善透明導電層可能面臨的斷線問題，其步驟係包含：步驟S1：旋轉一底膜，使之具有一轉速介於1000~1350轉/分鐘；步驟S2：塗佈一光阻材料於該底膜之上，以形成一光阻膜於該底膜之上；步驟S3：圖案化該光阻膜，使之包含至少一通孔；步驟S4：調整該底膜與該光阻膜之一蝕刻速率比介於1.6~2.2；步驟S5：蝕刻該底膜，使該底膜具有該通孔，且該通孔之一蝕刻側壁與一蝕刻底面之一夾角係大於90°；步驟S6：移除該光阻膜；以及步驟S7：設置一透明導電層於該底膜之上，並覆蓋該通孔。
於步驟S1中，是先將待蝕刻之底膜進行旋轉，使其達到一個適當的轉速，然後才將光阻材料塗佈於底膜之上，以形成光阻膜於底膜之上。請參考第三A圖，由於底膜22有進行旋轉，因此光阻材料30在塗佈於底膜22的過程中將會有較均勻的分布，其形狀較為圓滑和緩。另由於轉速快，因此厚度可以較薄。在本發明一較佳的實施例中，底膜之厚度係介於7000~10000埃(Å)，而光阻膜之厚度則係介於12000~18000埃。
此光阻材料30為一般半導體製程所使用的材質即可，也就是將感光劑(Sensitizer)、樹脂(Resin)及溶劑混合而成。待如第三B圖形成光阻膜3，且經過軟烤(Soft bake)程序去除溶劑成份 後，接著即是將此光阻膜3進行圖案化處理，也就是藉由顯影製程中的曝光程序，將所要獲得的加工形狀透過曝光的方式，將一光罩的圖案轉移至光阻膜3上。此圖案依欲加工之產品不同而各有差異，但至少包含一通孔之樣式。
而後再通過硬烤等一般程序，移除殘餘的顯影液或清洗液，並減少小孔洞(Pin Hole)的發生以及增加平坦度後，接著就是於步驟S4調整底膜22與光阻膜3之蝕刻速率比。在此，是基於前述已增加了底膜22轉速而使光阻膜3的厚度薄化之下，更進一步在之後的蝕刻過程中能夠增加底膜22與光阻膜3的蝕刻量差異。本發明係將底膜22與光阻膜3的蝕刻速率比調整為1.6~2.2的範圍，且在乾蝕刻(dry etching)製程之下，於此改變蝕刻速率比的方式則是透過變更乾蝕刻氣氛比，也就是調整氧以及六氟化硫或四氟甲烷的比例，進而改變使用諸如電漿蝕刻的過程中的蝕刻速率；另外，也可以透過改變電漿射頻功率的技術手段來達成。
由於底膜22厚度不盡相同且非為製備時的操控條件，因此使用者在應用本方法時，也可以透過改變底膜22在光阻材料30塗佈時的轉速和變化蝕刻速率比之相互搭配，讓本發明所揭示的方法可以彈性地適用於處理不同厚度之底膜22。
接著於步驟S5中，即係進行蝕刻製程，請參考第四圖，其係透過乾蝕刻的手段而讓底膜22被蝕刻出通孔31的結構。由於本案在先前步驟中透過提升底膜22在塗佈光阻材料30時的轉速，因此光阻膜3本身的厚度已被調整至較薄形式，加上在高蝕刻速率比下，底膜22在蝕刻過程中的蝕刻量大於已圖案化的光阻膜3，故能在較短時間完成蝕刻，並且避免了倒角的產生，讓所蝕刻出的通孔31之蝕刻側壁61與蝕刻底面62之夾角63大於90°，而較佳的 蝕刻結果則是讓蝕刻側壁61與蝕刻底面62之夾角63介於135°~110°。
蝕刻完成此通孔31以及移除光阻膜3後，透明導電層即可設置於底膜22之上，並覆蓋通孔31，因此透明導電層會沿著蝕刻側壁61而抵達蝕刻底面62，並透過蝕刻底面62而與位於底膜22下方的層面相接觸。
本案之技術特徵即係在於此方法可讓所形成的通孔31不會產生向蝕刻側壁兩側深入之倒角，因此可以改善及避免位於其上之透明導電層產生斷線的可能。
由於本發明係對於製備薄膜電晶體時改善透明導電層斷線的問題，因此在製備時，也就是塗佈光阻材料30於該底膜22之步驟前還需要先將薄膜電晶體的其他結構元件先行設置完成，如第五A~五E圖之結構所示，此部分的步驟包含：步驟S11：設置複數個閘極於一玻璃基板上；步驟S12：沉積一絕緣膜於該玻璃基板之上，並覆蓋該些閘極；步驟S13：沉積一通道層於該絕緣膜之上，該通道層相隔該絕緣膜而覆蓋於至少一該閘極之上；步驟S14：形成一源極以及一汲極於該通道層之上，該源極以及該汲極係分別覆蓋該通道層，並透過蝕刻而暴露出該通道層之一部分；以及步驟S15：形成該底膜於該絕緣膜之上，並且覆蓋該源極、該汲極以及該通道層。
經形成底膜22於諸如玻璃基板1、閘極5、絕緣膜21、通道層41、源極42、汲極43等結構之上後，接著才會讓底膜22開始旋轉並進行塗佈光阻材料30的程序；如此一來，底膜22經過後續的蝕 刻處理後，才會獲得不具倒角的通孔31，進而讓覆蓋於其上的透明導電層不會產生斷線，而能確實地與其他結構相接觸。於薄膜電晶體中，在此所使用的玻璃基板係為無鹼基板，而底膜22的材質則是氮化矽，係為一絕緣材質。
除了此部分的薄膜電晶體結構之外，當薄膜電晶體用於製備顯示元件時，透明導電層會延伸與驅動IC耦接，此端則是僅具有閘極5和底膜22，而無其他元件存在。
請參考第六圖，其係為蝕刻前的薄膜電晶體結構，如圖所示，其於薄膜電晶體主體之一端係包含已被圖案化光阻膜3覆蓋之底膜22；一源極42和一汲極43相互分離且設置於底膜22之下；一通道層41，設置於源極42和汲極43之下；一絕緣膜21，設置於通道層41之下；以及一第一閘極51，設置於絕緣膜21之下。而位於延伸端的結構中，如前所述，第二閘極52、絕緣膜21以及底膜22依序堆疊於光阻膜3之下。此外，光阻膜3的通孔31皆是位在相對於第一閘極51和第二閘極52的上方。
請一併參考第七圖，其係為經蝕刻處理完成後的薄膜電晶體結構，光阻膜3已在底膜22被蝕刻後移除，並且已設置透明導電層7。在蝕刻的過程中，在薄膜電晶體主體結構的一端，於通道層41所覆蓋之閘極5，也就是第一閘極51之上，源極42因通孔31延伸貫穿底膜22而暴露出，因此透明導電層7藉由貫穿底膜22之通孔31而與源極42相接觸；而在延伸端的結構中，第二閘極52透過通孔31延伸貫穿絕緣膜21與底膜22而暴露出，因此在設置透明導電層7之後，透明導電層7可以藉由通孔31而與第二閘極52相接觸。由於在本發明所揭示的方法中，係為一次性的進行蝕刻，因此在第一閘極51和第二閘極52上方之通孔31係為同時成形，且一 次性的設置透明導電層7於底膜22之上方，並不需要在薄膜電晶體結構的兩端做分別之處理。
透過本發明所揭示的方法及所製備而成的結構，蝕刻側壁與蝕刻底面之間所形成之夾角可控制在大於90°的範圍內，也就是不會形成向蝕刻出之通孔的兩側下方深入之倒角，因而可避免設置於底膜上的透明導電層產生斷線的狀況。在薄膜電晶體的製備品質因本發明所揭示的方法而獲得確保和提升之下，意味著產品之良率受到了保障，故本發明實為提供一具經濟價值之改善透明導電層斷線之方法。
惟以上所述者，僅為本發明之較佳實施例，並非用來限定本發明實施之範圍，舉凡依本發明申請專利範圍所述之形狀、構造、特徵及精神所為之均等變化與修飾，均應包括於本發明之申請專利範圍內。
本發明係實為一具有新穎性、進步性及可供產業利用者，應符合我國專利法所規定之專利申請要件無疑，爰依法提出發明專利申請，祈 鈞局早日賜准專利，至感為禱。
21‧‧‧絕緣膜
22‧‧‧底膜
31‧‧‧通孔
41‧‧‧通道層
42‧‧‧源極
43‧‧‧汲極
51‧‧‧第一閘極
52‧‧‧第二閘極
7‧‧‧透明導電層

Claims (9)

  1. 一種改善透明導電層斷線之方法，其步驟係包含：旋轉一底膜，使之具有一轉速介於1000~1350轉/分鐘；塗佈一光阻材料於該底膜之上，以形成一光阻膜於該底膜之上；圖案化該光阻膜，使之包含至少一通孔；調整該底膜與該光阻膜之一蝕刻速率比介於1.6~2.2；蝕刻該底膜，使該底膜具有該通孔，且該通孔之一蝕刻側壁與一蝕刻底面之一夾角係大於90°；移除該光阻膜；以及設置一透明導電層於該底膜之上，並覆蓋該通孔。
  2. 如申請專利範圍第1項所述之方法，其中於調整該底膜與該光阻膜之該蝕刻速率比之步驟中，係透過改變一乾蝕刻氣氛比或一電漿射頻功率以調整該蝕刻速率比。
  3. 如申請專利範圍第2項所述之方法，其中該乾蝕刻氣氛比之氣氛係包含氧以及選自於六氟化硫以及四氟甲烷所組成之群組其中之一者。
  4. 如申請專利範圍第1項所述之方法，其中該夾角介於135°~110°。
  5. 如申請專利範圍第1項所述之方法，其中於塗佈該光阻材料於該底膜之步驟前，進一步包含步驟：設置複數個閘極於一玻璃基板上；沉積一絕緣膜於該玻璃基板之上，並覆蓋該些閘極； 沉積一通道層於該絕緣膜之上，該通道層相隔該絕緣膜而覆蓋於至少一該閘極之上；形成一源極以及一汲極於該通道層之上，該源極以及該汲極係分別覆蓋該通道層，並透過蝕刻而暴露出該通道層之一部分；以及形成該底膜於該絕緣膜之上，並且覆蓋該源極、該汲極以及該通道層。
  6. 如申請專利範圍第5項所述之方法，其中於蝕刻該底膜之步驟中，不被該通道層所覆蓋之該閘極透過該通孔貫穿該絕緣膜與該底膜而暴露出。
  7. 如申請專利範圍第1項所述之方法，其中該底膜之材質係為氮化矽。
  8. 如申請專利範圍第1項所述之方法，其中該底膜之厚度係介於7000~10000埃。
  9. 如申請專利範圍第1項所述之方法，其中該光阻膜之厚度係介於12000~18000埃。
TW101132423A 2012-09-05 2012-09-05 改善透明導電層斷線之方法 TWI475698B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW101132423A TWI475698B (zh) 2012-09-05 2012-09-05 改善透明導電層斷線之方法
CN201210408716.6A CN103681483A (zh) 2012-09-05 2012-10-19 改善透明导电层断线的方法及其结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW101132423A TWI475698B (zh) 2012-09-05 2012-09-05 改善透明導電層斷線之方法

Publications (2)

Publication Number Publication Date
TW201411850A TW201411850A (zh) 2014-03-16
TWI475698B true TWI475698B (zh) 2015-03-01

Family

ID=50318622

Family Applications (1)

Application Number Title Priority Date Filing Date
TW101132423A TWI475698B (zh) 2012-09-05 2012-09-05 改善透明導電層斷線之方法

Country Status (2)

Country Link
CN (1) CN103681483A (zh)
TW (1) TWI475698B (zh)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030136971A1 (en) * 2001-12-24 2003-07-24 Samsung Electronics Co., Ltd. Thin film transistor array panel for display and manufacturing method thereof
US20040087153A1 (en) * 2002-10-31 2004-05-06 Yan Du Method of etching a silicon-containing dielectric material
US20060250537A1 (en) * 2005-05-04 2006-11-09 Samsung Electronics Co., Ltd. Thin film transistor array panel and liquid crystal display including the same

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5928342A (ja) * 1982-08-09 1984-02-15 Toshiba Corp 半導体装置の製造方法
JPS60178635A (ja) * 1984-02-24 1985-09-12 Fujitsu Ltd 半導体装置の製造方法
US5174857A (en) * 1990-10-29 1992-12-29 Gold Star Co., Ltd. Slope etching process
US5728608A (en) * 1995-10-11 1998-03-17 Applied Komatsu Technology, Inc. Tapered dielectric etch in semiconductor devices
EP0908945A3 (en) * 1997-09-29 2000-09-27 Siemens Aktiengesellschaft Dual damascene with self aligned via interconnects
JP5234301B2 (ja) * 2005-10-03 2013-07-10 Ｎｌｔテクノロジー株式会社 薄膜トランジスタ、薄膜トランジスタアレイ基板、液晶表示装置およびそれらの製造方法
JP5310409B2 (ja) * 2009-09-04 2013-10-09 東京エレクトロン株式会社 プラズマエッチング方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030136971A1 (en) * 2001-12-24 2003-07-24 Samsung Electronics Co., Ltd. Thin film transistor array panel for display and manufacturing method thereof
US20040087153A1 (en) * 2002-10-31 2004-05-06 Yan Du Method of etching a silicon-containing dielectric material
US20060250537A1 (en) * 2005-05-04 2006-11-09 Samsung Electronics Co., Ltd. Thin film transistor array panel and liquid crystal display including the same

Also Published As

Publication number Publication date
TW201411850A (zh) 2014-03-16
CN103681483A (zh) 2014-03-26

Similar Documents

Publication Publication Date Title
US8633066B2 (en) Thin film transistor with reduced edge slope angle, array substrate and having the thin film transistor and manufacturing method thereof
KR101089259B1 (ko) 액정 표시 장치의 어레이 기판의 제조방법
KR101901045B1 (ko) 박막 트랜지스터 및 그 준비 방법, 어레이 기판, 및 디스플레이 장치
WO2018090482A1 (zh) 阵列基板及其制备方法、显示装置
US10797083B2 (en) Array substrate with contact hole having hole walls forming an obtuse angle
WO2015169081A1 (zh) Ito膜层刻蚀方法和包含使用该方法形成的电极层的阵列基板
US10509286B2 (en) Pixel structure and manufacturing method thereof, array substrate and display apparatus
WO2014194605A1 (zh) 阵列基板、其制造方法及显示装置
US8017460B2 (en) Method of manufacturing flat panel display
US20180114854A1 (en) Metal oxide thin film transistor and method of preparing the same
WO2014000361A1 (zh) 一种阵列基板过孔的制作方法及阵列基板制作工艺
WO2014015628A1 (zh) 阵列基板及其制作方法、显示装置
WO2015055030A1 (zh) 阵列基板及其制作方法、显示装置
US9905592B2 (en) Method for manufacturing TFT, array substrate and display device
WO2018214740A1 (zh) 显示基板及其制作方法、显示器件
US20210225903A1 (en) Etching method, manufacturing method of thin film transistor, process device and display device
US20160240558A1 (en) Manufacturing method for array substrate, array substrate and display device
WO2017063476A1 (zh) 阵列基板及其制作方法
TWI475698B (zh) 改善透明導電層斷線之方法
WO2014117444A1 (zh) 阵列基板及其制作方法、显示装置
CN107247376B (zh) Tft基板的制作方法及液晶显示装置的制作方法
TW201631749A (zh) 薄膜電晶體基板及其顯示面板
JP3221240B2 (ja) 表示用基板の製造方法
KR20070001548A (ko) 액정표시장치용 어레이 기판의 제조방법
JP2012242839A (ja) アレイ基板及びその製造方法