TWI463934B

TWI463934B - 積體電路及其製造方法

Info

Publication number: TWI463934B
Application number: TW101136483A
Authority: TW
Inventors: Chia Jung Chiu; Guan Ru Lee
Original assignee: Macronix Int Co Ltd
Priority date: 2012-10-03
Filing date: 2012-10-03
Publication date: 2014-12-01
Also published as: TW201415979A

Description

積體電路及其製造方法

本發明是有關於一種高密度積體電路裝置。特別是有關於一種互連結構用於多層之三維層疊記憶體裝置。

在三維(3D)層疊記憶體裝置中，多層之垂直栓塞被用於成對之多層記憶體單元中以進行電路解碼。3D層疊記憶體裝置中Z方向之解碼(Z解碼)係為一挑戰。而3D層疊記憶體裝置中例如以著落於多層中之垂直向栓塞等方法來進行Z解碼是直接易懂的。然而，因為頂層與底層間的深度差可能會大於幾百至幾千奈米，使得此類方法當層數增加時會減少製程窗口。

本發明欲提供一製造方法用於3D層疊記憶體裝置中之Z解碼，使得相對於習知技術可更加放大製程窗口。

本發明提供一種利用一積體電路裝置之製造方法，該積體電路裝置包括具有複數導電層與複數介電層交疊之一堆疊件。本發明之方法係用於形成夾層連接件，並從一連接件表面延伸至對應之複數導電層。本發明之方法包括形成著落區於堆疊件中之複數導電層上，其中著落區並未完全覆蓋堆疊件中之導電層。本發明之方法形成蝕刻終止層於對應之著落區上。蝕刻終止層之厚度將與對應之著落區之深度相互關聯。本發明之方法係以一介電填充材料填充著落區及蝕刻終止層。利用一圖案化蝕刻製程，本發明之方法係形成複數通孔延伸穿過介電填充材料及蝕刻終止層至複數導電層中之著落區。

本發明之其他層面及長處可藉由閱讀本文後述之圖式、詳細說明、及專利申請範圍而揭示之。

以下將詳細描述本發明提供之實施例並配合圖式第1-32圖作說明。

第1圖繪示一實施例之簡化剖面圖，其中一積體電路裝置100具有位於一矽基材110上之一堆疊件130。堆疊件130包括複數導電層150與複數介電層140相互交疊設置。一絕緣區120將堆疊件130與一陣列邊緣區分離，且陣列邊緣區包括一邊緣多晶矽閘極160。

於本實施例中，於堆疊件130中有8對之介電層140及導電層150。介電層140可為氧化物、氮化物、氮氧化物、矽酸鹽、或其他。其中低介電常數(low-k)之材料之介電常數小於二氧化矽為佳，例如是SiCHO_x 。高介電常數(high-k)之材料其介電常數大於二氧化矽，如HfO_x 、HfON、氧化鋁(AlO_x )、氧化釕(RuO_x )、氧化鈦(TiO_x )等均包括在內。

導電層150可為導電之半導體，包括：重摻雜多晶矽，如摻雜物為砷(As)、磷(P)、硼(B)；矽化物，包括矽化鈦(TiSi)、矽化鈷(CoSi)；氧化半導體，包括InZnO、InGaZnO；以及半導體及矽化物之組合。導電層150亦可為金屬、導電之化合物、或者鋁(Al)、銅(Cu)、鎢(W)、鈦(Ti)、鈷(Co)、(Ni)、氮化鈦(TiN)、氮化鉭(TaN)、氮化鋁鉭(TaAlN)及其他材料之組合。

以下將描述形成夾層連接件(垂直栓塞)並且從一連接件表面延伸至對應之複數導電層之三種製程。增加厚度之蝕刻終止層被用於此製程之中，並且通常包括蝕刻終止材料例如是氮化矽(SiN)可抵抗垂直栓塞之蝕刻。本發明之方法提供較厚之蝕刻終止層於較短之夾層連接件，以及一較薄之蝕刻終止層於較長之夾層連接件中。各個製程均以繪示於第1圖中之積體電路裝置100為基礎。積體電路裝置100係以本發明之一種類之積體電路裝置作為實施例所繪示而成，然亦可能使用其他積體電路裝置。

第2-12圖繪示於第一製程中，以層狀結構形成夾層連接件之方法。三層蝕刻終止層包括具有三種厚度之蝕刻終止層。三種厚度之第一厚度藉由蝕刻終止材料之一層遞增沉積形成。第二厚度藉由蝕刻終止材料之兩層遞增沉積形成，因此厚度約等於第一厚度之兩倍。第三厚度藉由蝕刻終止材料之三層遞增沉積形成，因此厚度約等於第一厚度之三倍。因此，一蝕刻層可由蝕刻終止材料之一、二或三層遞增沉積組合而成。第2圖繪示一第一蝕刻遮罩形成於如第1圖繪示之積體電路裝置100之上。第一蝕刻遮罩包括一第一組遮罩區210以及一第一組間隔開放蝕刻區220分別對應至位於交疊之介電層140及導電層150上選定之著落區(landing areas)之位置。其中選定之著落區將於下文中更加清楚描述之。

第3圖繪示利用第一蝕刻遮罩蝕刻交疊之介電層140及導電層150後之結果。參考第3圖，本發明之方法係移除部份交疊之介電層140及導電層150以形成著落區310、 320於複數導電層150上(第2圖)。著落區310、320並未完全覆蓋堆疊件130中之導電層。位於堆疊件130之頂部之介電層140及導電層150之一第一對315(第1圖)被蝕刻以形成著落區320，並位於第一間隔開放蝕刻區220(第2圖)之下方。第一蝕刻遮罩在形成著落區310、320之後從積體電路裝置100上被移除。

請參考第4圖，本發明之方法係形成蝕刻終止層410之一第一遞增沉積於著落區310、320之上。本發明形成蝕刻終止層之更多之遞增沉積之方法將描述於後文。蝕刻終止層之厚度將與著落區之深度相互關聯。

蝕刻終止層之使用材料具有在選定之蝕刻製程中之蝕刻速度小於介電填充材料之蝕刻速度之特徵，並且當到達用於形成最深處之著落區蝕刻終止層時，至少殘留部分之蝕刻終止層於較淺之著落區之開口。舉例來說，氮化矽通常被用作一蝕刻終止材料，並利用一蝕刻製程例如是乾式蝕刻，以形成穿過氧化矽材料之通孔。一貫穿蝕刻可用於移除於通孔底部之蝕刻終止層，完成著落區之通孔。

第5圖繪示一第二蝕刻遮罩形成於蝕刻終止材料410之第一遞增沉積之上。第二蝕刻遮罩包括一第二組遮罩區510以及一第二組間隔開放蝕刻區520，位於交錯之介電層140以及導電層150之上。

第6圖繪示應用第二蝕刻遮罩於交錯之介電層140及導電層150上之結果。請參考第6圖，本發明之方法可移除蝕刻終止材料410之部份第一遞增沉積，以及部份之交錯之介電層140及導電層150以形成著落區630、640於複數導電層150之上。著落區630、640並未完全覆蓋堆疊件130中之導電層。位於堆疊件130中之介電層140及導電層150之一第二對625及一第三對635個別地被蝕刻以形成著落區630、640，並形成於第二間隔開放蝕刻區520之下方。第二蝕刻遮罩在形成著落區630、640之後被移除。

參考第7圖，本發明之方法係形成蝕刻終止材料710之一第二遞增沉積於著落區310、320、630及640之上。由於蝕刻終止材料410之第一遞增沉積已形成於著落區310、320之上，因此係形成兩層之蝕刻終止材料之遞增沉積於著落區310、320之上，並且係形成一層之蝕刻終止材料之遞增沉積於著落區630、640之上。

第8圖繪示一第三蝕刻遮罩被形成於蝕刻終止材料710之第二遞增沉積之上。第三蝕刻遮罩包括一第三組遮罩區810以及用以形成著落區之一第三組間隔開放蝕刻區820位於交錯之介電層140以及導電層150之上。

第9圖繪示應用第三蝕刻遮罩於交錯之介電層140及導電層150上之結果。請參考第9圖，此方法可移除蝕刻終止材料410之部份第一遞增沉積、蝕刻終止材料710之部份第二遞增沉積、以及部份之交錯之介電層140及導電層150以形成著落區950、960、970、及980於複數導電層150之上。著落區950、960、970、及980並未完全覆蓋堆疊件130中之導電層。位於堆疊件130中之介電層140及導電層150之一第四對945、一第五對955、一第六對965及一第七對975，個別地被蝕刻以形成著落區950、960、970、及980位於第三組間隔開放蝕刻區820之下方。第三蝕刻遮罩在形成著落區950、960、970、及980之後被移除。

請參考第10圖，形成方法蝕刻終止材料1010之一第三遞增沉積於著落區310、320、630、64、及950-980之上。由於蝕刻終止材料410之第一遞增沉積已形成於著落區310、320之上，並且蝕刻終止材料710之第二遞增沉積已形成於著落區310、320及630、640之上，因此係形成三層之蝕刻終止材料其中之遞增沉積於著落區310、320之上；係形成兩層之蝕刻終止材料其中之遞增沉積於著落區630、640之上；係形成一層之蝕刻終止材料其中之遞增沉積於著落區950-980之上。

請參考第11圖，本發明之方法係以一介電填充材料1100填充著落區310、320、630、64、及950-980，並取形成一接觸開口(contact opening,CO)蝕刻遮罩於介電填充材料1100之上。CO蝕刻遮罩包括一組遮罩區1110以及一組間隔開放蝕刻區1120用以形成著落區於交錯之介電層140以及導電層150之上。

請參考第12圖，本發明之方法係利用一圖案化蝕刻製程藉由CO蝕刻遮罩以形成複數通孔1220a-1220h延伸穿過介電填充材料1100以及蝕刻終止層到達複數導電層150中之著落區310、320、630、64、及950-980(第3、6、9圖)。圖案化蝕刻製程包括形成開口向下至蝕刻終止層，接著將開口向下挖以貫穿蝕刻終止層以暴露著落區。

接著，本發明之方法可藉由以導電材料填充通孔1220a-1220h至連接件表面1250之高度以形成夾層連接件。一平面化之製程可施用於複數填充通孔以平面化連接件表面1250。因此夾層連接件會從連接件表面1250延伸形成至對應之導電層。本發明之方法可接著形成圖案化導電線(未圖示)於連接件表面之頂端上，並且連接至對應之夾層連接件。圖案化導電線可為位元線連接至三維層疊記憶體裝置中之一平面解碼器。

如本文中所描述，為移除部份之交錯之介電層及導電層以形成著落區於層疊130之複數導電層上，本發明之方法利用一組N個蝕刻遮罩，其2^N-2 小於W且2^N 大於或等於W，其中W為導電層之數目。舉例來說，參考第1-12圖，其中N=3且W=8。因此，本發明之方法係利用一組三層蝕刻遮罩，其2^N =8相等於W。蝕刻遮罩具有遮罩區及間隔開放蝕刻區對應至選定之著落區，如第2、5、8圖所示。

如本文中所描述，對應各個第n個蝕刻遮罩(其中n之範圍介於1至N)，本發明之方法係蝕刻最多2n-1層或著落區之一半層數之導電層，因此位於複數導電層上之著落區會藉由不同組合之蝕刻遮罩而暴露。舉例來說，當第n個蝕刻遮罩之n=1，本發明之方法會蝕刻一層導電層(2^1-1 =2⁰ =1)，如第3圖所示。當第n個蝕刻遮罩之n=2，本發明之方法會蝕刻兩層導電層(2^2-1 =2¹ =2)，如第6圖所示。當第n個蝕刻遮罩之n=3，本發明之方法會蝕刻四層導電層(2^3-1 =2² =4)，如第9圖所示。在各個例子中，本發明之方法會蝕刻最多四層或之八個著落區之一半之層數。

如文中所描述，在利用N個蝕刻遮罩之各個蝕刻遮罩進行蝕刻之後，本發明之方法會形成一層之蝕刻終止材料，且該層在每個蝕刻遮罩進行蝕刻之後(和利用下一個蝕刻遮罩進行蝕刻之前)係於著落區上形成蝕刻終止層，接著進行下一個蝕刻遮罩的蝕刻步驟。舉例來說，在藉由包含如第2圖所示之遮罩區210及開放蝕刻區220之第一蝕刻遮罩進行蝕刻後；且在利用其他遮罩，例如是包含如第5圖所示之遮罩區510及開放蝕刻區520之第二蝕刻遮罩，進行蝕刻之前，本發明之方法會形成一層之蝕刻終止材料410於著落區上。另外舉例來說，在藉由包含如第5圖所示之遮罩區510及開放蝕刻區520之第二蝕刻遮罩進行蝕刻後；且在利用其他遮罩，例如是包含如第8圖所示之遮罩區810及開放蝕刻區820之第三蝕刻遮罩，進行蝕刻之前，本發明之方法會形成終止材料710之一第二遞增沉積蝕刻於著落區上。

第13-20圖繪示於第二製程中，一種形成具有雙蝕刻終止層之夾層連接件之方法。雙層蝕刻終止層包括兩種厚度之蝕刻終止層，兩種厚度之一第一厚度是由一層蝕刻終止材料之遞增沉積所形成。兩種厚度之一第二厚度是由兩層蝕刻終止材料之遞增沉積所形成，也因此約為第一厚度之兩倍。因此一蝕刻層可由一或二層蝕刻終止材料之遞增沉積之組合形成。於第二製程中之夾層連接件由一連接件表面延伸至各個複數導電層。第二製程係部分地以第1-3圖繪示之積體電路裝置100為基礎，第13-20圖繪示之第二製程則為接續第3圖之圖例。

第13圖繪示一第二蝕刻遮罩形成於著落區310、320 之上。第二蝕刻遮罩包括用於形成著落區之一第二組遮罩區1310及一第二組間隔開放蝕刻區1320於交錯之介電層140及導電層150上。位於堆疊件130之頂端之介電層140及導電層150(第1圖)之一第一對315被蝕刻貫穿以形成著落區310、320(第3圖)。

第14圖繪示應用第二蝕刻遮罩於交錯之介電層140及導電層150上之結果。參考第14圖，本發明之方法可移除部份之交錯之介電層140及導電層150以形成著落區1430、1440於複數導電層150之上。著落區1430、1440並未完全覆蓋堆疊件130中之導電層。位於堆疊件130之介電層140及導電層150之一第二對1425及一第三對1435被蝕刻貫穿以個別形成著落區1430、1440位於第二間隔開放蝕刻區1320之下方。第二蝕刻遮罩在形成著落區1430、1440之後被移除。

參考第15圖，本發明之方法係形成蝕刻終止材料1510之一第一遞增沉積於著落區310、320、1430、及1440之上。於第一製程中，係為二層蝕刻終止材料之遞增沉積形成於著落區310、320之上，且一層蝕刻終止材料之遞增沉積係形成於著落區630、640之上(第7圖)。比較之下，於第二製程中係為一層蝕刻終止材料之遞增沉積形成於著落區310、320、1430、及1440之上。

第16圖繪示一第三蝕刻遮罩被形成於蝕刻終止材料1510之第一遞增沉積上。第三蝕刻遮罩包括一第三組遮罩區1610以及用以形成著落區之一第三組間隔開放蝕刻區1620，位於交錯之介電層140以及導電層150之上。

第17圖繪示應用第三蝕刻遮罩於交錯之介電層140及導電層150上之結果。參考第17圖，本發明之方法可移除蝕刻終止材料1510之部份第一遞增沉積以及部份之交錯之介電層140及導電層150，以形成著落區1750、1760、1770、及1780於複數導電層150之上。著落區1750、1760、1770、及1780並未完全覆蓋堆疊件130中之導電層。位於堆疊件130中之介電層140及導電層150之一第四對1745、一第五對1755、一第六對1765及一第七對1775，個別地被蝕刻貫穿以形成著落區1750、1760、1770、及1780位於第三組間隔開放蝕刻區1620之下方。第三蝕刻遮罩在形成著落區1750、1760、1770、及1780之後被移除。

請參考第18圖，本發明之方法形成蝕刻終止材料1810之一第二遞增沉積於著落區310、320、1430、1440、及1750-1780之上，由於蝕刻終止材料1510之第一遞增沉積已形成於著落區310、320、1430、1440、及1750-1780之上，所以二層蝕刻終止材料之遞增沉積形成於著落區310、320之上；二層蝕刻終止材料其中之遞增沉積係形成於著落區1430、1440之上；以及一層蝕刻終止材料之遞增沉積係形成於著落區1750-1780之上。

請參考第19圖，本發明之方法係以一介電填充材料1900填充著落區310、320、1430、1440、及1750-1780，並且形成一接觸開口(contact opening,CO)蝕刻遮罩於介電填充材料1900上。CO蝕刻遮罩包括一組遮罩區1910以及一組間隔開放蝕刻區1920用以形成著落區位於交錯之介電層140以及導電層150之上。

請參考第20圖，本發明之方法係利用一圖案化蝕刻製程藉由CO蝕刻遮罩以形成複數通孔2020a-2020h延伸穿過介電填充材料1900及蝕刻終止層到達複數導電層150中之著落區310、320、1430、1440、及1750-1780(第3、14、17圖)。圖案化蝕刻製程包括先形成一開口向下至蝕刻終止層，接著將開口向下挖以貫穿蝕刻終止層以暴露著落區。

接著，本發明之方法係藉由導電材料填充通孔2020a-2020h至連接件表面2050之高度以形成夾層連接件。一平面化之製程可施用於複數填充通孔以平面化連接件表面2050。因此夾層連接件會從連接件表面2050延伸至對應之導電層。本發明之方法可接著形成圖案化導電線(未圖示)於連接件表面之頂端上，並且連接至對應之夾層連接件。圖案化導電線可為位元線連接至三維層疊記憶體裝置中之一平面解碼器。

如本文中所描述，為移除部份之交錯之介電層及導電層以形成著落區於堆疊件130之複數導電層中本發明之方法利用一組第N蝕刻遮罩，其2^N-2 小於W且2^N 大於或等於W，其中W為導電層之數目。舉例來說，參考第1-3圖及第13-20圖，在第二製程中，N=3且W=8。因此，本發明之方法係利用一組三蝕刻遮罩，其2^N =8相等於W。蝕刻遮罩具有遮罩區及間隔開放蝕刻區對應至選定之著落區，如第2、13、16圖所示。

如本文中所描述，對應各個第n蝕刻遮罩(其中n之範圍介於1至N)，本發明之方法係蝕刻最多2n-1層或著落區之一半層數之導電層，因此位於複數導電層上之著落區會藉由不同組合之蝕刻遮罩而暴露。舉例來說，當第n蝕刻遮罩之n=1，本發明之方法會蝕刻一層導電層(2^1-1 =2⁰ =1)，如第3圖所示。當第n蝕刻遮罩之n=2，本發明之方法會蝕刻二層導電層(2^2-1 =2¹ =2)，如第14圖所示。當第n蝕刻遮罩之n=3，本發明之方法會蝕刻四層導電層(2^3-1 =2² =4)，如第17圖所示。在各個例子中，本發明之方法會蝕刻最多四層或之八個著落區之一半之層數。

如本文中所描述，在利用至少二蝕刻遮罩進行蝕刻之後，本發明之方法會形成一層之蝕刻終止材料，且該層在利用其他蝕刻遮罩進行蝕刻之前係位於著落區上。舉例來說，在藉由包含如第2圖所示之遮罩區210及開放蝕刻區220之第一蝕刻遮罩，及包含如第13圖所示之遮罩區1310及開放蝕刻區1320之第二蝕刻遮罩進行蝕刻後；且在利用其他遮罩，例如是包含如第16圖所示之遮罩區1610及開放蝕刻區1620之第三蝕刻遮罩，進行蝕刻之前，本發明之方法會形成蝕刻終止材料1510之一第一遞增沉積於著落區上。

於第三製程中，第21-32圖繪示一種形成具有層層相疊之結構及多層蝕刻終止層之夾層連接件之方法。多層蝕刻終止層包括多種厚度之蝕刻終止層。多種厚度之一第一厚度是由一層蝕刻終止材料之遞增沉積所形成。多種厚度之一第二厚度是由兩層蝕刻終止材料之遞增沉積所形成，也因此約為第一厚度之兩倍。通常來說，各個增加之蝕刻終止層，其厚度會因為第一厚度而增加。因此一蝕刻層可由各個多層蝕刻終止材料之遞增沉積之組合形成導致多種厚度。於第三製程中之夾層連接件由一連接件表面延伸至各個導電層。第三製程係以第1圖繪示之積體電路裝置100為基礎，第21-32圖繪示之第二製程則為接續第1圖之圖例。

第21圖繪示一第一蝕刻遮罩形成於積體電路裝置100之上。如第1圖所示，第一蝕刻遮罩包括對應至選定之著落區之一第一組遮罩區2110及一第一組間隔開放蝕刻區2120於交錯之介電層140及導電層150上。選定之著落區將於後文中更加清楚描述。

第22圖繪示應用第一蝕刻遮罩於交錯之介電層140及導電層150上之結果。參考第22圖，本發明之方法可移除部份之交錯之介電層140及導電層150以形成著落區2210、2220於複數導電層150上。著落區2210、2220並未完全覆蓋堆疊件130中之導電層。位於堆疊件之頂部之介電層140及導電層150(第1圖)之一第一對2215被蝕刻貫穿，以形成著落區2210、2220位於第一間隔開放蝕刻區2120(第21圖)之下方。第一蝕刻遮罩在形成著落區2210、2220之後從積體電路裝置100上被移除。

參考第23圖，本發明之方法係形成蝕刻終止材料2310之一第一遞增沉積於著落區2210、2220之上。本發明之形成更多層之蝕刻終止層之遞增沉積之方法將描述於後文。蝕刻終止層之厚度將與著落區之深度相互關聯。

第24圖繪示一第二蝕刻遮罩被形成於蝕刻終止材料2310之第二遞增沉積上。第二蝕刻遮罩包括一第二組遮罩區2410以及用以形成著落區之一第二組間隔開放蝕刻區 2420，位於交錯之介電層140以及導電層150之上。

第25圖繪示應用第二蝕刻遮罩於交錯之介電層140及導電層150上之結果。參考第25圖，本發明之方法可移除蝕刻終止材料2310之部份第一遞增沉積以及部分之交錯之介電層140及導電層150，以形成著落區2530於複數導電層150上。著落區2530並未完全覆蓋堆疊件130中之導電層。位於堆疊件130中之介電層140及導電層150之一第二對2525被蝕刻貫穿以形成著落區2530位於第二間隔開放蝕刻區2420之下方。第二蝕刻遮罩在形成著落區2530之後被移除。

參考第26圖，本發明之方法係形成一層蝕刻終止材料2610之第二遞增沉積於著落區2210、2220、及2530之上。由於一層蝕刻終止材料2310之遞增沉積已形成於著落區2210、2220之上，因此二層蝕刻終止材料其中之遞增沉積係形成於著落區2210、2220之上，且一層蝕刻終止材料其中之遞增沉積係形成於著落區2530之上。

第27圖繪示一第三蝕刻遮罩形成於蝕刻終止材料2610之第二遞增沉積上。第三蝕刻遮罩包括一組遮罩區2710以及一組間隔開放蝕刻區2720用以形成著落區位於交錯之介電層140以及導電層150之上。

第28圖繪示應用第三蝕刻遮罩於交錯之介電層140及導電層150上之結果。參考第28圖，本發明之方法可移除部份蝕刻終止材料2310之第一遞增沉積、部份蝕刻終止材料2610之第二遞增沉積、以及部份之交錯之介電層140及導電層150以形成著落區2840於複數導電層150之上。著落區2840並未完全覆蓋堆疊件130中之導電層。位於堆疊件130中之介電層140及導電層150之一第三對2835被蝕刻貫穿以形成著落區2840位於第三組間隔開放蝕刻區2720之下方。第三蝕刻遮罩在形成著落區2840之後被移除。

參考第29圖，本發明之方法係形成蝕刻終止材料2910之一第三遞增沉積於著落區2210、2220、253、及2840之上。由於蝕刻終止材料2310之第一遞增沉積已形成於著落區2210、2220之上；並且蝕刻終止材料2610之第二遞增沉積已形成於著落區2210、2220、及2530之上，因此，三層蝕刻終止材料之遞增沉積已形成於著落區2210、2220之上；二層蝕刻終止材料之遞增沉積係形成於著落區2530之上；以及一層蝕刻終止材料其中之遞增沉積係形成於著落區2840之上。

第30圖繪示一第四蝕刻遮罩被形成於蝕刻終止材料2910之第三遞增沉積上。第三蝕刻遮罩包括用以形成著落區之一第四組遮罩區3010及一第四組間隔開放蝕刻區3020位於交錯之介電層140以及導電層150之上。

第31圖繪示應用第四蝕刻遮罩於交錯之介電層140及導電層150上之結果。參考第31圖，本發明之方法可移除蝕刻終止材料2310之部份第一遞增沉積、蝕刻終止材料2610之部份第二遞增沉積、蝕刻終止材料2910之部份第三遞增沉積、以及部份之交錯之介電層140及導電層150以形成著落區3150於複數導電層150之上。著落區3150並未完全覆蓋堆疊件130中之導電層。位於堆疊件130中之介電層140及導電層150之一第四對3145，被蝕刻貫穿以形成著落區3150位於第三組間隔開放蝕刻區3020之下方。第三蝕刻遮罩在形成著落區3150之後被移除。

參考第32圖，本發明之方法係形成蝕刻終止材料3210之一第四遞增沉積於著落區2210、2220、2530、2840、及3150之上。由於蝕刻終止材料2310之第一遞增沉積已形成於著落區2210、2220之上；蝕刻終止材料2610之第二遞增沉積已形成於著落區2210、2220、及2530之上；以及蝕刻終止材料2910之第三遞增沉積係形成於著落區2210、2220、2530、及2840之上，因此，四層蝕刻終止材料其中之遞增沉積係形成於著落區2210、2220之上；三層蝕刻終止材料其中之遞增沉積係形成於著落區2530之上；二層蝕刻終止材料其中之遞增沉積係形成於著落區2840之上；一層蝕刻終止材料其中之遞增沉積係形成於著落區3150之上。

依照本發明之圖例之第21-23圖、第24-26圖、第27-29圖、以及第30-32圖繪示藉由對應之各個蝕刻遮罩移除部份之交錯之介電層及導電層以形成著落區之方法，以及具有漸增厚度之第一、第二、第三、以及第四蝕刻終止層之方法。更多之蝕刻終止層可藉由本文所述之層層相疊之結構方法形成。舉例來說，為形成夾層連接件於如第1圖中堆疊件130之8對交錯之介電層140及導電層150內，用以形成各個著落區之七層蝕刻終止層可形成漸增之厚度1、2、3、4、5、6、7、以及7，其中厚度之數字代表位於特定之著落區上之各個蝕刻終止材料之遞增沉積之數字。

於蝕刻終止層形成之後，本發明之方法係填充一介電填充材料於著落區之上，並且形成包含一組遮罩區及一組間隔開放蝕刻區之一接觸開口(contact opening,CO)蝕刻遮罩，以形成著落區且位於交錯之介電層及導電層上。

本發明之方法係利用一圖案化蝕刻製程並藉由CO蝕刻遮罩以形成複數通孔(例如第20圖繪示之通孔2020a-2020h)，並延伸穿過介電填充材料及蝕刻終止層到達複數導電層(例如是導電層150)中之著落區(例如是第32圖繪示之著落區2210、2220、2530、2840、及3150)。圖案化蝕刻製程包括先形成一開口向下至蝕刻終止層以及將該開口向下挖以貫穿蝕刻終止層以暴露著落區。

接著，本發明之方法可藉由以導電材料填充通孔至連接件表面之高度，例如是第20圖繪示之連接件表面2050，以形成夾層連接件。平面化製程可施用於複數填充通孔以平面化連接件表面。因此夾層連接件會從連接件表面延伸形成至對應之導電層。本發明之方法可接著形成圖案化導電線(未圖示)於連接件表面之頂端上，並且連接至對應之夾層連接件。圖案化導電線可為位元線連接至三維層疊記憶體裝置中之一平面解碼器。

如本文中所描述，本發明之方法係利用一組第N蝕刻遮罩移除部份之交錯之介電層及導電層。在利用各個第N蝕刻遮罩進行蝕刻之後，本發明之方法會形成一層之蝕刻終止材料，且該層在利用其他蝕刻遮罩進行蝕刻之前係位於著落區上。舉例來說，在藉由包含如第21圖所示之遮罩區2110及開放蝕刻區2120之第一蝕刻遮罩進行蝕刻後；且在利用其他遮罩，例如是包含如第24圖所示之遮罩區2410及開放蝕刻區2420之第二蝕刻遮罩，進行蝕刻之前，本發明之方法會形成蝕刻終止材料2310之一第一遞增沉積於著落區上。另外舉例來說，在藉由包含如第24圖所示之遮罩區2410及開放蝕刻區2420之第二蝕刻遮罩進行蝕刻後；且在利用其他遮罩，例如是包含如第27圖所示之遮罩區2710及開放蝕刻區2720之第三蝕刻遮罩，進行蝕刻之前，本發明之方法會形成蝕刻終止材料2610之一第二遞增沉積蝕刻於著落區上。

一積體電路包括由本文上述之方法製成之複數夾層連接件。積體電路中之複數導電層連接至對應之3D記憶體陣列之平面。

本發明提供一種具有厚度增加的終止層之多層垂直栓塞結構，該結構包括複數導電層與複數介電層交錯相疊之堆疊件，並且著落區位於堆疊件中複數導電層上。著落區並未完全覆蓋堆疊件130中之導電層。該結構包括蝕刻終止層位於對應之著落區上。蝕刻終止層之厚度將與對應之著落區之深度相互關聯。該結構包括複數通孔延伸貫穿介電填充材料及蝕刻終止層到達複數導電層中之著落區。

該結構包括：夾層連接件，穿過複數通孔連接至堆疊件中之各個導電層；介電結構，位於複數介電結構中且與夾層連接件交錯相疊；以及圖案化導電線，位於連接件表面上剛且連接至對應之各個連接件。圖案化導電線可為位元線並連接至三維層疊記憶體裝置中之平面解碼器。夾層連接件具有增加之深度，範圍從第一夾層連接件之最大之深度至最後之夾層連接件之最淺之深度。介電結構具有增加之深度，範圍從第一介電結構之最大之深度至最後之介電結構之最淺之深度。藉由具有厚度對應夾層連接件的深度之複數蝕刻終止層，使得介電結構與複數介電層中之介電層相互分離。

於第一製程中，複數蝕刻終止層包括N個蝕刻終止層對應N個夾層連接件。第12圖繪示之一實施例中之N等於8，由此可知，有8個夾層連接件形成於通孔1220a-1220h中並與8個介電結構1210a-1210h相互交錯。介電結構1210a-1210h藉由8個蝕刻終止層1230a-1230h與各個介電層相互分離。當n介於1至m1之間時，各個蝕刻終止層n具有一第一厚度約等於蝕刻終止層1之厚度。當n介於(m1+1)至m2之間時，各個蝕刻終止層n具有一第二厚度約等於兩倍之蝕刻終止層1之厚度。當(m2+1)介於(m1+1)至N之間時，各個蝕刻終止層n具有一第三厚度約等於三倍之蝕刻終止層1之厚度。於此製程中，m1大於1且小於m2，並且m2大於m1且小於N。

於第12圖中，m1等於4、m2等於6、以及N等於8。由此可知，各個蝕刻終止層1230a-1230d具有一第一厚度約等於蝕刻終止層1之厚度。各個蝕刻終止層1230e-1230f具有一第二厚度約等於兩倍之蝕刻終止層1之厚度。各個蝕刻終止層1230g-1230h具有一第三厚度約等於三倍之蝕刻終止層1之厚度。

於第二製程中，複數蝕刻終止層包括N個蝕刻終止層對應N個夾層連接件。第20圖繪示之一實施例中之N等於8，由此可知，有8個夾層連接件形成於通孔2020a-2020中並與8個介電結構2010a-2010h相互交錯。介電結構2010a-2010h藉由8個蝕刻終止層2030a-2030h與各個介電層相互分離。當n介於1至m之間時，各個蝕刻終止層n具有一第一厚度約等於蝕刻終止層1之厚度。當n介於(m+1)至N之間時，各個蝕刻終止層n具有一第二厚度約等於兩倍之蝕刻終止層1之厚度。於此製程中，m大於1且小於N。

於第20圖中，m等於4且N等於8。由此可知，各個蝕刻終止層1-4具有一第一厚度約等於蝕刻終止層1之厚度。各個蝕刻終止層5-8具有一第二厚度約等於兩倍之蝕刻終止層1之厚度。

於第三製程中，複數蝕刻終止層包括N個蝕刻終止層對應N個夾層連接件。舉例而言，若N等於8，則有8個夾層連接件與8個介電結構相互交錯。介電結構藉由8個蝕刻終止層與各個介電層相互分離。當n介於1至(N-1)之間時，各個蝕刻終止層n具有一厚度約等於n倍蝕刻終止層1之厚度。而蝕刻終止層N具有一厚度約等於(N-1)倍之蝕刻終止層1之厚度。

若N等於8，則蝕刻終止層1-8之厚度約各別等於1、2、3、4、5、6、7、及7倍蝕刻終止層1之厚度。

本發明已藉由詳細描述較佳實施例揭露如上，然其為用以說明而非限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和後述之專利申請範圍內，當可作各種之更動與組合。

100‧‧‧積體電路裝置

110‧‧‧矽基材

120‧‧‧絕緣區

130‧‧‧堆疊件

140‧‧‧介電層

150‧‧‧導電層

160‧‧‧邊緣多晶矽閘極

210、2110‧‧‧第一組遮罩區

220、2120‧‧‧第一間隔開放蝕刻區

310-320、630-640、950-980、1430-1440、1750-1780、2210-2220、2530、2840、3150‧‧‧著落區

315、2215‧‧‧第一對

410、710、1010、1510、1810、2310、2610、2910、3210‧‧‧蝕刻終止材料

510、1310、2410‧‧‧第二組遮罩區

520、1320、2420‧‧‧第二間隔開放蝕刻區

625、1425、2525‧‧‧第二對

635、1435、2835‧‧‧第三對

810、1610、2710‧‧‧第三組遮罩區

820、1620、2720‧‧‧第三組間隔開放蝕刻區

945、1745、3145‧‧‧第四對

955、1755‧‧‧第五對

965、1765‧‧‧第六對

975、1775‧‧‧第七對

1100、1900‧‧‧介電填充材料

1110、1910‧‧‧遮罩區

1120、1920‧‧‧間隔開放蝕刻區

1210 a-h、2010a-h‧‧‧介電結構

1220 a-h、2020a-h‧‧‧通孔

1230 a-h、2030a-h‧‧‧蝕刻終止層

1250、2050‧‧‧連接件表面

3010‧‧‧第四組遮罩區

3020‧‧‧第四組間隔開放蝕刻區

第1圖繪示一實施例之簡化剖面圖，其中一積體電路裝置具有位於一矽基材上之一堆疊件。

第2-12圖繪示一第一製程中形成具有三層蝕刻終止層之內層連接件的方法。

第13-20圖繪示一第二製程中形成具有雙層蝕刻終止層之內層連接件的方法。

第21-32圖繪示一第三製程中形成具有層層相疊之結構及多層蝕刻終止層之內層連接件的方法。

110‧‧‧矽基材

120‧‧‧絕緣區

160‧‧‧邊緣多晶矽閘極

315‧‧‧第一對

625‧‧‧第二對

635‧‧‧第三對

945‧‧‧第四對

955‧‧‧第五對

965‧‧‧第六對

975‧‧‧第七對

1100‧‧‧介電填充材料

1210 a-h‧‧‧介電結構

1220 a-h‧‧‧通孔

1230 a-h‧‧‧蝕刻終止層

1250‧‧‧連接件表面

Claims

一種積體電路之製造方法，該積體電路包括具有複數導電層及複數介電層交錯相疊之一堆疊件，該製造方法包括：定義複數著落區於該堆疊件中，使一部分該些導電層經由該些著落區暴露於外；形成複數蝕刻終止層於該些導電層暴露於外的部分上，並使該些蝕刻終止層對應該些著落區具有複數厚度將與對應之該些著落區之複數深度相互關聯；形成一介電填充材料於該些蝕刻終止層上，並填充該些著落區；利用一圖案化蝕刻製程形成複數通孔，對應該些著落區延伸穿過該介電填充材料及該些蝕刻終止層至該些導電層；以及形成複數個夾層連接件，穿過該些通孔延伸至該些導電層。
如申請專利範圍第1項所述之製造方法，該圖案化蝕刻製程包括先形成一開口向下至該些蝕刻終止層，接著將該開口向下挖以貫穿該些蝕刻終止層。
如申請專利範圍第1項所述之製造方法，其中形成該些著落區之步驟包括移除該堆疊件中部分之該些導電層及該些介電層。
如申請專利範圍第3項所述之製造方法，其中移除部分之該些導電層及該些介電層之步驟包括：利用該些蝕刻遮罩之一者依序地進行複數個蝕刻步驟，以移除部分之該些導電層及該些介電層；其中N係一正整數，2^N-1 小於W且2^N 大於或等於W，其中W係該些導電層之數目，且每一該些蝕刻遮罩具有一遮罩區及一間隔開放蝕刻區對應至該些著落區之一者，使得各該些導電層被該些著落區之至少一者暴露於外；其中，使用該些蝕刻遮罩中的一第n個蝕刻遮罩所進行的一蝕刻步驟可蝕刻該些導電層的數目最多為2n-1或該些著落區數目的一半，n之範圍介於1至N；以及在進行至少一個該些蝕刻步驟之後還包括，在暴露於外的該些導電層上形成一蝕刻終止層。
如申請專利範圍第1項所述之製造方法，包括以一導電材料填充該些通孔至該連接件表面之高度以形成該些夾層連接件。
如申請專利範圍第1項所述之製造方法，包括形成複數圖案化導電線於該連接件表面之頂端上並且連接至對應之該些夾層連接件。
一種積體電路，包括如申請專利範圍第1項所述方法所製備之積體電路。
如申請專利範圍第7項所述之積體電路，其中該些導電層連接至對應之一3D記憶體陣列之複數平面。
一種積體電路，包括：一堆疊件，包括複數導電層與複數介電層交錯相疊；複數著落區，定義於該堆疊件中用以將該些導電層的一部分暴露於外；複數蝕刻終止層，係位於被暴露於外的該些導電層上，其中該些蝕刻終止層對應該些著落區而具有複數厚度，且該些厚度與對應之該些著落區之複數深度相互關聯；複數通孔，對應該些著落區延伸穿過該些蝕刻終止層至該些導電層；以及複數夾層連接件，形成於該些通孔之中以連接至該些導電層。
如申請專利範圍第9項所述之積體電路，其中該些夾層連接件具有增加之複數深度，範圍從一第一夾層連接件之一最大深度至一最後夾層連接件之一最淺深度。
如申請專利範圍第9項所述之積體電路，更包括複數圖案化導電線，位於該連接件表面上方且連接至對應之該些夾層連接件。
如申請專利範圍第9項所述之積體電路，更包括複數介電結構，與該些夾層連接件交錯相疊。
如申請專利範圍第12項所述之積體電路，其中該些夾層連接件具有增加之複數深度，範圍從一第一夾層連接件之一最大深度至一最後夾層連接件之一最淺深度。
如申請專利範圍第12項所述之積體電路，該些介電結構藉由該些蝕刻終止層與該些介電層相互分離。
如申請專利範圍第9項所述之積體電路，其中：該些蝕刻終止層包括N層蝕刻終止層對應至N個夾層連接件；其中一第n層蝕刻終止層係該些蝕N層蝕刻終止層依照該些著落區之複數深度依序排列的一者；當n介於1至m1之間時，一蝕刻終止層n具有一第一厚度約等於一蝕刻終止層1之一厚度；當n介於(m1+1)至m2之間時，該蝕刻終止層n具有一第二厚度約等於兩倍之該蝕刻終止層1之厚度；當n介於(m2+1)至N之間時，該蝕刻終止層n具有一第三厚度約等於三倍之該蝕刻終止層1之厚度，其中m1大於1且小於m2，並且m2大於m1且小於N。
如申請專利範圍第9項所述之積體電路，其中：該些蝕刻終止層包括N層蝕刻終止層對應至N個夾層連接件；當n介於1至m之間時，一蝕刻終止層n具有一第一厚度約等於一蝕刻終止層1之一厚度；當n介於(m+1)至N之間時，該蝕刻終止層n具有一第二厚度約等於兩倍之該蝕刻終止層1之厚度，其中m大於1且小於N。
如申請專利範圍第9項所述之積體電路，其中：該些蝕刻終止層包括N層蝕刻終止層對應至N個夾層連接件；當n介於1至(N-1)之間時，一蝕刻終止層n具有一第一厚度約等於n倍一蝕刻終止層1之一厚度；而一蝕刻終止層N具有一厚度約等於(N-1)倍之該蝕刻終止層1之厚度。
一種積體電路之製造方法，該積體電路包括具有複數導電層及複數介電層交錯相疊之一堆疊件，該製造方法包括：定義複數著落區於該堆疊件之中，使一部分該些導電層經由該些著落區暴露於外；形成複數蝕刻終止層於該些導電層暴露於外的部分上，並使該些蝕刻終止層對應該些著落區具有複數厚度，且該些厚度與對應之該些著落區之複數深度相互關聯；形成一介電填充材料於該些蝕刻終止層上，並填充該些著落區及該些蝕刻終止層；利用一圖案化蝕刻製程形成複數通孔，對應該些著落區並延伸穿過該介電填充材料及該些蝕刻終止層至該些導電層；以一導電材料填充該些通孔，藉以形成複數夾層連接件，穿過該些通孔延伸至該些導電層；形成複數圖案化導電線連接至對應之該些夾層連接件；其中形成該些著落區之步驟包括移除該堆疊件中部分之該些導電層及該些介電層；以及其中移除部分之該些導電層及該些介電層之步驟包括：利用該些蝕刻遮罩之一者依序地進行複數個蝕刻步驟，以移除部分之該些導電層及該些介電層；其中2N-1小於W且2N大於或等於W，每一該些蝕刻遮罩具有一遮罩區及一間隔開放蝕刻區對應至該些著落區之一者，使得各該些導電層被該些著落區之至少一者暴露於外，其中W係該些導電層之數目；其中使用該些蝕刻遮罩中的一第n個蝕刻遮罩所進行的一蝕刻步驟可蝕刻該些導電層的數目最多為2n-1層或該著落區層數目的一半，n之範圍介於1至N；形成該些蝕刻終止層的步驟，係在進行至少一個該些蝕刻步驟之後，還包括在暴露於外的該些導電層上形成一層之蝕刻終止材料。
如申請專利範圍第18項所述之製造方法，其中以該導電材料填充該些通孔後，平面化該介電填充材料以形成該連接件表面。