KR20040059813A - 반도체 메모리 소자의 제조방법 - Google Patents
반도체 메모리 소자의 제조방법 Download PDFInfo
- Publication number
- KR20040059813A KR20040059813A KR1020020086317A KR20020086317A KR20040059813A KR 20040059813 A KR20040059813 A KR 20040059813A KR 1020020086317 A KR1020020086317 A KR 1020020086317A KR 20020086317 A KR20020086317 A KR 20020086317A KR 20040059813 A KR20040059813 A KR 20040059813A
- Authority
- KR
- South Korea
- Prior art keywords
- landing plug
- region
- drain
- source
- forming
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 29
- 238000000034 method Methods 0.000 title claims abstract description 18
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 15
- 239000010410 layer Substances 0.000 claims abstract description 41
- 239000011229 interlayer Substances 0.000 claims abstract description 25
- 238000002955 isolation Methods 0.000 claims abstract description 15
- 239000000758 substrate Substances 0.000 claims abstract description 15
- 238000005530 etching Methods 0.000 claims abstract description 13
- 239000004020 conductor Substances 0.000 claims description 2
- 238000000151 deposition Methods 0.000 claims description 2
- 238000007517 polishing process Methods 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- 230000010354 integration Effects 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/485—Bit line contacts
Landscapes
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명의 목적은 랜딩 플러그 형성시, 워드 라인의 하드 마스크막 유실을 최소화할 수 있으며, 랜딩 플러그 영역의 노출시, 액티브 영역의 유실을 방지할 수 있는 반도체 메모리 소자의 제조방법을 제공하는 것이다. 본 발명의 반도체 메모리 소자의 제조방법은, (a)반도체 기판의 소정 부분에 소자 분리막을 형성하여 액티브 영역을 한정하는 단계, (b)상기 반도체 기판상에 상기 액티브 영역당 2개가 지날 수 있도록 워드 라인이 지날 수 있도록 워드 라인을 형성하는 단계, (c)상기 워드 라인 사이의 액티브 영역에 소오스 및 드레인 영역을 형성하는 단계, (d)상기 결과물 상부에 제 1 층간 절연막을 증착하는 단계, (e)상기 각 액티브 영역의 드레인 영역 및 상기 드레인 영역과 인접하는 상부 또는 하부의 소자 분리막 영역이 노출되도록 제 1 층간 절연막을 식각하여, 드레인-랜딩 플러그 예정 영역을 한정하는 단계, (f)상기 각 액티브 영역의 소오스 영역이 노출되도록 제 1 층간 절연막을 식각하여, 소오스-랜딩 플러그 예정 영역을 한정하는 단계, 및 (g)상기 드레인-랜딩 플러그 예정 영역 및 소오스-랜딩 플러그 예정 영역에 각각에 도전물을 충진시켜, 드레인-랜딩 플러그 및 소오스-랜딩 플러그를 형성하는 단계를 포함한다.
Description
본 발명은 반도체 메모리 소자의 제조방법에 관한 것으로, 보다 구체적으로는 랜딩 플러그(landing plug)를 갖는 반도체 메모리 소자의 제조방법에 관한 것이다.
최근 반도체 메모리 소자는 대용량을 실현하기 위하여, 집적도가 지속적으로 증가되고 있다. 특히, 메모리 소자 중 하나인 디램의 집적도가 기가비트(giga bit) 이상이 됨에 따라, 디자인 룰이 0.18㎛ 이하로 감소되고 있다. 이와같이 디자인 룰이 0.18㎛ 이하로 감소되면, 수평 방향으로의 간격 예를들어, 디바이스와 디바이스 사이 간격 및 수직 방향 즉, 층과 층을 연결하는 콘택홀 크기와 미스얼라인(misalign) 마진 역시 디자인 룰과 비례하여 감소되어, 콘택 충진 불량 및 미스 얼라인 위험이 초래된다. 현재에는 이러한 문제점을 보완하기 위하여 랜딩 플러그(혹은, 콘택 패드)가 제안되었다.
도 1a 내지 도 1d는 랜딩 플러그를 갖는 반도체 메모리 소자의 제조방법을 설명하기 위한 각 공정별 단면도이다.
도 1a를 참조하여, 반도체 기판(10)의 적소에 소자 분리막(12)을 형성하여, 바 타입(bar-type)의 액티브 영역(14)을 한정한다. 다음, 소자 분리막(12) 및 액티브 영역(14)을 지나도록 워드 라인(16)을 형성한다. 이때, 워드 라인(16)은 도면에 자세히 도시되지 않았지만, 게이트 산화막, 게이트 도전층, 하드 마스크막 및 스페이서를 포함한다. 아울러, 워드 라인(16)은 하나의 액티브 영역(14)당 두개의 워드 라인(16)이 지날 수 배치된다. 워드 라인(16) 양측의 액티브 영역(14)에는 알려진 바와 같이 소오스, 드레인 영역이 형성되는데, 드레인 영역은 인접하는 한쌍의 워드 라인(16) 사이의 액티브 영역(14)에 배치되고, 소오스 영역은 워드 라인(16)의 외측의 액티브 영역(14)에 형성된다.
도 1b에서와 같이, 워드 라인(16)이 형성된 반도체 기판 결과물 상부에 층간 절연막(18)을 형성한다. 다음, 액티브 영역(14) 즉, 소오스, 드레인 영역이 노출되도록 층간 절연막(18)을 식각한다. 이때, 비트 라인이 지나는 영역이 노출될 수 있도록, 드레인 영역(14) 상부(또는 하부)의 소자 분리막(12) 부분 역시 동시에 노출되도록 층간 절연막(18)을 식각한다.
다음, 도 1c에 도시된 바와 같이, 층간 절연막(18) 상부에 노출된 액티브 영역(14) 및 소자 분리막(12) 공간이 충분히 매립되도록 도전층(20)을 증착한다.
그후, 도 1d에 도시된 바와 같이, 도전층(20) 및 층간 절연막(18)을 워드 라인(16), 보다 자세하게는 워드 라인(16)의 하드 마스크막이 노출될때까지 화학적 기계적 연마하여, 워드 라인(16) 양측에 랜딩 플러그(25)를 형성한다. 여기서, 랜딩 플러그(20a)는 드레인 영역과 콘택되고, 랜딩 플러그(20b)는 소오스 영역과 콘택된다. 이때, 랜딩 플러그(25)는 홀(hole) 타입으로 형성된다.
그러나, 종래의 랜딩 플러그를 제조하는 방법은, 워드 라인(16)의 하드 마스크막이 노출될 때까지 화학적 기계적 연마 공정을 진행하여하므로, 화학적 기계적 연마 공정시 하드 마스크막이 일부 제거될 것을 감안하여 하드 마스크막을 후막으로 형성하여야 한다. 그러나, 이와같이 하드 마스크막을 후막으로 형성하게 되면, 워드 라인(16)을 형성하기 위한 패터닝 공정이 매우 어렵게 된다.
또한, 일반적인 화학적 기계적 연마 공정은 필연적으로 디슁(dishing) 현상이 발생하므로, 주변 영역의 길이가 짧은 경우, 하드 마스크막의 손실이 더욱 크게 발생되어, 워드 라인에 필링(peeling) 현상이 발생된다.
또한, 소오스 영역과 콘택되는 랜딩 플러그(20b)와 드레인 영역과 콘택되는 랜딩 플러그(20a)가 상술한 바와 같이 모두 홀 타입으로 형성하게 된다. 이때, 각 랜딩 플러그(20a,20b)의 사이즈가 서로 상이함으로 인하여, 소오스, 드레인 영역을 오픈시키기 위한 공정시, 액티브 영역(14), 즉 소오스 또는 드레인 영역이 일부 유실될 수 있다. 이로 인하여, 반도체 메모리 소자의 리프레쉬(refresh) 특성이 저하된다.
따라서, 본 발명의 목적은 랜딩 플러그 형성시, 워드 라인의 하드 마스크막 유실을 최소화할 수 있는 반도체 메모리 소자의 제조방법을 제공하는 것이다.
또한, 본 발명의 목적은, 랜딩 플러그 영역의 노출시, 액티브 영역의 유실을 방지할 수 있는 반도체 메모리 소자의 제조방법을 제공하는 것이다.
도 1a 내지 도 1d는 랜딩 플러그를 갖는 반도체 메모리 소자의 제조방법을 설명하기 위한 각 공정별 단면도.
도 2a 내지 도 2f는 본 발명의 일실시예에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 각 공정별 단면도.
*도면의 주요 부분에 대한 부호의 설명
100 : 반도체 기판 110 : 소자 분리막
120 : 액티브 영역 130 : 워드 라인
135 : 제 1 층간 절연막 140 : 드레인-랜딩 플러그 예정 영역
160a : 드레인-랜딩 플러그 160b : 소오스-랜딩 플러그
상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 반도체 메모리 소자의 제조방법은, (a)반도체 기판의 소정 부분에 소자 분리막을 형성하여 액티브 영역을 한정하는 단계, (b)상기 반도체 기판상에 상기 액티브 영역당 2개가 지날 수 있도록 워드 라인이 지날 수 있도록 워드 라인을 형성하는 단계, (c)상기 워드 라인 사이의 액티브 영역에 소오스 및 드레인 영역을 형성하는 단계, (d)상기 결과물 상부에 제 1 층간 절연막을 증착하는 단계, (e)상기 각 액티브 영역의 드레인 영역 및 상기 드레인 영역과 인접하는 상부 또는 하부의 소자 분리막 영역이 노출되도록 제 1 층간 절연막을 식각하여, 드레인-랜딩 플러그 예정 영역을 한정하는 단계, (f)상기 각 액티브 영역의 소오스 영역이 노출되도록 제 1 층간 절연막을 식각하여, 소오스-랜딩 플러그 예정 영역을 한정하는 단계, 및 (g)상기 드레인-랜딩 플러그 예정 영역 및 소오스-랜딩 플러그 예정 영역에 각각에 도전물을 충진시켜, 드레인-랜딩 플러그 및 소오스-랜딩 플러그를 형성하는 단계를 포함한다.
상기 (g) 단계 이후에, 상기 반도체 기판 결과물 상부에 제 2 층간 절연막을 형성하는 단계, 상기 드레인-랜딩 플러그의 소정 부분이 노출되도록 제 2 층간 절연막을 식각하는 단계, 및 상기 노출된 드레인-랜딩 플러그와 콘택되도록 비트 라인을 형성하는 단계를 포함하며, 상기 비트 라인은 액티브 영역 사이의 소자 분리막 상에 배치된다.
상기 드레인-랜딩 플러그 예정 영역을 한정하는 단계와, 상기 비트 라인을 형성하기 위하여 드레인-랜딩 플러그를 노출시키는 단계는 동일한 마스크를 이용하여 진행할 수 있다.
상기 (f) 단계에서, 상기 소오스-랜딩 플러그 예정 영역은 홀 타입(hole-type)으로 형성할 수 있으며, 상기 (e) 단계 및 (f) 단계는 그 순서를 바꾸어 진행할 수 있다.
상기 (g) 단계는, 상기 노출된 랜딩 플러그 예정 영역들이 충분히 매립되도록 도전층을 형성하는 단계, 상기 도전층을 워드 라인이 노출되도록 에치백하여, 드레인-랜딩 플러그 및 소오스-랜딩 플러그를 형성하는 단계를 포함할 수 있다.
(실시예)
이하 첨부한 도면에 의거하여, 본 발명의 바람직한 실시예를 설명하도록 한다.
첨부한 도면 도 2a 내지 도 2f는 본 발명의 일실시예에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 각 공정별 단면도이다.
도 2a를 참조하여, 반도체 기판(100)의 적소에 공지의 STI(shallow trench isolation) 방식 또는 국부 산화 방식에 의하여 소자 분리막(110)을 형성하여, 액티브 영역(120)을 한정한다. 액티브 영역(120)은 예를 들어, 바 타입으로 형성될 수 있다. 소자 분리막(110) 및 액티브 영역(120)을 지나도록 워드 라인(130)을 형성한다. 이때, 워드 라인(130)은 도면에 자세히 도시되지 않았지만, 이후 자기 정렬 랜딩 플러그를 형성할 수 있도록, 게이트 산화막, 게이트 도전층, 하드 마스크막 및 스페이서를 포함한다. 워드 라인(130)은 하나의 액티브 영역(120)당 두 개의 워드 라인(16)이 지날 수 배치된다. 그후, 워드 라인(130) 양측의 액티브 영역(120)에, 공지의 이온 주입 방식에 의하여 소오스 영역(S) 및 드레인 영역(D)을 형성한다. 이때, 드레인 영역(D)은 인접하는 한 쌍의 워드 라인(130) 사이의 액티브 영역(120)에 배치되고, 소오스 영역(S)은 워드 라인(130)의 외측의 액티브 영역(120)에 형성된다.
도 2b에서와 같이, 워드 라인(16)이 형성된 반도체 기판 결과물 상부에 제 1층간 절연막(135)을 형성한다. 다음, 드레인 영역(D) 및 이후 비트 라인이 배치될 드레인 영역(D) 상부(또는 하부)가 노출되도록 제 1 층간 절연막(135)을 식각한다. 이때, 제 1 층간 절연막(135)의 식각은 이후 비트 라인 형성시, 비트 라인과 콘택될 랜딩 플러그를 오픈시키는 비트 라인 콘택용 마스크(도시되지 않음)를 이용하여 진행된다. 또한, 반도체 기판(100) 상에는 드레인 영역(D)과 콘택되는 랜딩 플러그가 형성될 영역(140)만이 형성되므로, 식각되는 영역(즉 랜딩 플러그 예정 영역)의 사이즈가 모두 동일하여, 식각시 액티브 영역(120)의 손실등이 발생되지 않는다.
다음, 도 2c를 참조하여, 결과물 상부에 액티브 영역(120) 각각의 소오스 영역(S)만이 노출되도록 마스크 패턴(150)을 형성한다음, 이 마스크 패턴(150)의 형태로 제 1 층간 절연막(135)을 식각한다. 마스크 패턴(150)은 상기 드레인 영역(D)과 콘택되는 랜딩 플러그가 형성될 영역(140) 역시 차폐한다. 아울러, 소오스 영역(S)이 홀 타입으로 노출될 수 있도록 마스크 패턴(150)을 형성함이 바람직하다. 이때도 역시, 반도체 기판(100) 상에는 소오스 영역(S)과 콘택되는 랜딩 플러그가 형성될 영역만이 식각되므로, 식각되는 영역의 사이즈가 모두 동일하여, 식각시 액티브 영역(120)의 손실등이 발생되지 않는다.
도 2d를 참조하여, 마스크 패턴(150)을 공지의 방식으로 제거한다음, 소오스 영역(S) 및 드레인 영역(D)과 각각 콘택되면서, 워드 라인(130) 사이의 공간을 충분히 매립시킬 수 있도록 도전층을 형성한다. 그후, 워드 라인(130)이 노출되도록 에치백하여, 드레인-랜딩 플러그(160a) 및 소오스-랜딩 플러그(160b)를 형성한다.
도 2e에 도시된 바와 같이, 결과물 상부에 제 2 층간 절연막(170)을 형성한다. 이어서, 상기 비트 라인 콘택용 마스크(도시되지 않음)를 제 2 층간 절연막(170) 상부에 형성한다음, 이의 형태로 제 2 층간 절연막(170)을 식각하여, 드레인-랜딩 플러그(160a)를 노출시킨다.
도 2f에서와 같이, 노출된 드레인-랜딩 플러그(160a)와 콘택되도록 비트 라인(180)을 형성한다. 비트 라인(180)은 워드 라인(130)은 절연되면서 서로 직교하도록 배치되고, 액티브 영역(120, 도 2a 참조)들 사이의 공간에 각각 배치된다.
본 실시예에서는 드레인-랜딩 플러그가 형성될 영역을 먼저 형성하고, 그 후에 소오스-랜딩 플러그가 형성될 영역을 형성하였지만, 이에 국한하지 않고 그 순서를 바꾸어 실시하여도 동일한 효과를 발휘한다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 드레인과 콘택되는 랜딩 플러그 예정 영역과 소오스와 콘택되는 랜딩 플러그 예정 영역을 순차적으로 한정하고, 에치백 방식으로 랜딩 플러그를 형성한다. 이에따라, 화학적 기계적 연마 공정을 배제할 수 있으며, 서로 다른 사이즈의 랜딩 플러그를 제작함으로써 발생되는 액티브 영역의 손실을 방지할 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.
전술한 본 발명은 랜딩 플러그 형성시 워드 라인의 하드 마스크막 유실을 최소화할 수 있고, 랜딩 플러그 영역의 노출시 액티브 영역의 유실을 방지할 수 있으며, 이에 따라 반도체 소자의 신뢰도 및 수율을 개선하는 효과를 기대할 수 있다.
Claims (6)
- (a)반도체 기판의 소정 부분에 소자 분리막을 형성하여 액티브 영역을 한정하는 단계;(b)상기 반도체 기판상에 상기 액티브 영역당 2개가 지날 수 있도록 워드 라인이 지날 수 있도록 워드 라인을 형성하는 단계;(c)상기 워드 라인 사이의 액티브 영역에 소오스 및 드레인 영역을 형성하는 단계;(d)상기 결과물 상부에 제 1 층간 절연막을 증착하는 단계;(e)상기 각 액티브 영역의 드레인 영역 및 상기 드레인 영역과 인접하는 상부 또는 하부의 소자 분리막 영역이 노출되도록 제 1 층간 절연막을 식각하여, 드레인-랜딩 플러그 예정 영역을 한정하는 단계;(f)상기 각 액티브 영역의 소오스 영역이 노출되도록 제 1 층간 절연막을 식각하여, 소오스-랜딩 플러그 예정 영역을 한정하는 단계; 및(g)상기 드레인-랜딩 플러그 예정 영역 및 소오스-랜딩 플러그 예정 영역에 각각에 도전물을 충진시켜, 드레인-랜딩 플러그 및 소오스-랜딩 플러그를 형성하는 단계를 포함하는 반도체 메모리 소자의 제조방법.
- 제 1 항에 있어서,상기 (g) 단계 이후에,상기 반도체 기판 결과물 상부에 제 2 층간 절연막을 형성하는 단계;상기 드레인-랜딩 플러그의 소정 부분이 노출되도록 제 2 층간 절연막을 식각하는 단계; 및상기 노출된 드레인-랜딩 플러그와 콘택되도록 비트 라인을 형성하는 단계를 포함하며, 상기 비트 라인은 액티브 영역 사이의 소자 분리막 상에 배치되는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 1 항 또는 제 2 항에 있어서,상기 드레인-랜딩 플러그 예정 영역을 한정하는 단계와, 상기 비트 라인을 형성하기 위하여 드레인-랜딩 플러그를 노출시키는 단계는 동일한 마스크를 이용하여 진행하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 1 항에 있어서,상기 (f) 단계에서, 상기 소오스-랜딩 플러그 예정 영역은 홀 타입(hole-type)으로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 1 항에 있어서,상기 (e) 단계 및 (f) 단계는 그 순서를 바꾸어 진행하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 1 항에 있어서,상기 (g) 단계는,상기 노출된 랜딩 플러그 예정 영역들이 충분히 매립되도록 도전층을 형성하는 단계; 및상기 도전층을 워드 라인이 노출되도록 에치백하여, 드레인-랜딩 플러그 및 소오스-랜딩 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020086317A KR20040059813A (ko) | 2002-12-30 | 2002-12-30 | 반도체 메모리 소자의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020086317A KR20040059813A (ko) | 2002-12-30 | 2002-12-30 | 반도체 메모리 소자의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20040059813A true KR20040059813A (ko) | 2004-07-06 |
Family
ID=37351780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020020086317A KR20040059813A (ko) | 2002-12-30 | 2002-12-30 | 반도체 메모리 소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20040059813A (ko) |
-
2002
- 2002-12-30 KR KR1020020086317A patent/KR20040059813A/ko not_active Application Discontinuation
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100276387B1 (ko) | 반도체 장치의 자기정렬 콘택 형성 방법 | |
| KR101116359B1 (ko) | 매립게이트를 구비한 반도체장치 및 그 제조 방법 | |
| US5866927A (en) | Integrated circuit devices having contact pads which are separated by sidewall spacers | |
| KR20040067315A (ko) | 반도체 장치 및 그 제조방법 | |
| US20020070398A1 (en) | Semiconductor memory device using double layered capping pattern and semiconductor memory device formed thereby | |
| KR20020033486A (ko) | 보이드 영역내에 형성된 국부 식각 저지층이 구비된 비트라인 스터드상의 비트 라인 랜딩 패드와 비경계 콘택을갖는 반도체 소자 및 그의 제조방법 | |
| US6228700B1 (en) | Method for manufacturing dynamic random access memory | |
| US6248654B1 (en) | Method for forming self-aligned contact | |
| KR20040014840A (ko) | 다마신 배선을 이용한 반도체 소자의 제조방법 | |
| KR20030003906A (ko) | 반도체 소자의 콘택 형성방법 및 그에 따라 제조된 반도체메모리 소자 | |
| KR100328810B1 (ko) | 반도체 장치를 위한 콘택 구조 및 제조 방법 | |
| US6352896B1 (en) | Method of manufacturing DRAM capacitor | |
| KR100721185B1 (ko) | 반도체 소자의 비트라인 형성방법 | |
| KR100471410B1 (ko) | 반도체소자의 비트라인 콘택 형성방법 | |
| KR100906646B1 (ko) | 반도체 메모리 소자 및 그 제조방법 | |
| KR20040059813A (ko) | 반도체 메모리 소자의 제조방법 | |
| KR100195234B1 (ko) | 반도체장치의 제조방법 | |
| KR100546145B1 (ko) | 반도체 소자의 콘택 플러그 형성방법 | |
| KR20040008600A (ko) | 반도체 메모리 소자의 콘택홀 형성방법 | |
| KR100506050B1 (ko) | 반도체소자의 콘택 형성방법 | |
| KR20030020554A (ko) | 반도체 메모리 소자의 제조방법 | |
| KR101097474B1 (ko) | 콘택 형성 방법 및 이를 이용하는 수직 채널 트랜지스터를구비한 반도체 소자의 제조 방법 | |
| KR970007821B1 (ko) | 반도체 장치의 콘택 제조방법 | |
| KR20030003306A (ko) | 반도체 장치의 랜딩 플러그 제조 방법 | |
| KR20000025684A (ko) | 반도체 소자의 콘택 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |