KR20000025684A - 반도체 소자의 콘택 형성방법 - Google Patents

반도체 소자의 콘택 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 콘택형성방법에 관한 것으로, 저장전극 콘택 식각 공정에서 하부패턴과의 미스얼라인에 따른 단락의 문제와, 콘택 식각시 식각 중지의 문제 등을 해결할 수 있는 방법에 관한 것으로, 하부패턴과의 오버레이(Overlay) 문제는 서로 작은 미세패턴의 정렬(Align)에 따른 공정 상의 어려움에 기인한 것이므로 종래의 미세 패턴인 콘택 마스크를 사용하는 것이 아니라, 게이트의 1 피치 사이즈인 큰 라인/스페이스 마스크를 사용하여 식각을 진행하고, 미스얼라인에 의한 하부패턴과의 단락의 문제는 질화막과 산화막의 식각 선택비를 이용하여 해결하며, 또한 상대적으로 큰 라인/스페이스 마스크를 이용하여 식각을 진행하므로 종래의 고 면비 콘택 식각공정에 볼 수 있었던 식각중지 등의 문제를 방지 할 수 있어 초 미세팬턴의 저장전극 콘택식각 공정 시 발생하는 여러 문제를 방지할 수 있으므로 향후 1G급 이상의 소자공정 개발에 적용 가능하다.

Description

반도체 소자의 콘택 형성방법
본 발명은 반도체 소자의 콘택 형성방법에 관한 것으로, 질화막 하드마스크 (Nitride Hard Mask) 및 질화막 스페이스(Nitride spacer)를 이용하여 질화막과 산화막의 식각 선택비를 확보하고, 라인/스페이스(Line & Space Pattern)의 마스크를 이용하여 미스얼라인 및 및 식각 중지(Etch Stop)의 문제를 해결할 수 있는 저장전극(Storage Node) 콘택 형성 방법이다.
반도체 소자가 점점 초고집적화 함에 따라 종래의 방법으로 콘택식각을 진행 할 때 즉, 자기정렬 콘택(Self Aligned Contact)방식으로 공정 진행시, 하부패턴과의 중첩 정확도 규격(overlay accuracy spec.)을 매우 정확하게 관리한다고 하더라도 초 미세패턴간의 정렬(Align)은 이미 마스크 장비의 한계를 넘어선 매우 어려운 공정이 되어가고 있다.
그러므로 콘택 식각 공정시 이러한 하부패턴과의 미스얼라인은 액티브 영역(Active region)의 확보를 어렵게 하므로 콘택 오픈 패일(contact open fail)의 직접적인 원인이 된다. 또한 하부패턴과 정렬(align)을 정확하게 유지한다 하더라도, 기존의 게이트(gate)나 비트라인 (bit line)에서 산화막 하드마스크(oxide hard mask) 및 질화막 스페이스(nitride spacer) 공정을 사용했을 때, 식각중지 (etch stop) 및 질화막 펀치쓰루(nitride punch through)를 방지하고 재현성있는 공정을 셋업(set up) 하기는 쉽지 않다. 결국 소자가 초 고집적화 함에 따라 콘택식각 공정에서, 미스얼라인 및 공정상의 난이성 때문에 소자의 패일 및 수율 저하라는 문제를 유발하게 된다.
따라서 본 발명은 콘택식각 공정에서 상기한 종래의 문제인 미스얼라인 또는 질화막 펀치쓰루에 의한 패턴간의 단락 문제와 콘택 식각시 식각중지 등의 문제를 해결할 수 있는 방법에 관한 것으로써, 우선 하부패턴과의 얼라인 문제는 서로 작은 미세패턴의 정렬(align)에 따른 공정 상의 어려움에 기인한 것으로 종래의 미세한 패턴의 콘택마스크를 사용하는 것이 아니라 게이트의 1 피치 사이즈인 라인/스페이스 마스크(line/space mask)를 사용하여 마스크 공정을 쉽게 진행하고, 이에 따른 미스얼라인과 이에 따른 패턴간의 단락의 문제는 게이트와 비트라인 식각공정시, 질화막 하드마스크(nitride hard mask) 및 질화막 스페이스 (nitride spacer)를 형성하므로써 질화막과 산화막의 식각 선택비를 이용하여 해결할 수 있고, 이에 따라 마스크 공정 시 오버레이 마진(overlay margin)을 충분히 확보할 수 있고 미스얼라인에 대한 부담을 갖지않는 쉬운 공정으로 진행 할 수 있으며, 또한 콘택 식각공정 시 식각중지의 문제는 종래의 미세한 콘택패턴 보다 상대적으로 큰 패턴을 식각함에 의해 쉽게 해결할 수 있는 반도체 소자의 콘택형성방법을 제공함에 그 목적이 있다.
도 1 내지 도 8 은 본 발명의 방법에 따른 반도체 소자의 콘택 형성 공정단계를 도시한 도면으로,
상기 각 도면의 (a)는 평면도이고, (b)는 단면도임
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 기판 3 : 게이트
5 : 하드 마스크 7 : 질화막
9 : 폴리-2 콘택 플러그 11 : 폴리-3 콘택 플러그
13 : IPO 15 : 액티브 영역
상기 목적을 달성하기 위한 본 발명의 방법은,
반도체 소자의 콘택 형성방법에 있어서,
반도체 기판상에 소자분리 영역을 정의한 후, 액티브 영역위에 게이트를 형성하는 공정과
상기 게이트 상부에 질화막 하드마스크를 형성하는 공정과,
상기 게이트의 양측벽에 질화막 스페이스를 형성하는 공정과,
전체구조 상부에 IPO 를 증착하고, 게이트 상부의 질화막을 정지층으로 하여 평탄화를 실시하는 공정과,
상기 평탄화 공정 후 폴리-2, 폴리-3 플러그 콘택 식각을 진행하고, 폴리 증착 및 폴리 연마를 진행하여 폴리-2 플러그와 폴리-3 플러그를 형성하는 공정과
전체구조 상부에 산화막을 증착한 후, 폴리-2 콘택 식각을 실시하는 공정과,
형성된 폴리-2 콘택 상부에 비트라인 형성물질 및 질화막을 증착하고, 비트라인 마스크를 이용하여 질화막 하드 마스크를 가진 비트라인을 형성하는 공정과,
상기 비트라인내에 질화막 스페이스를 형성하는 공정과,
상기 비트라인 상부에 제 2 IPO를 증착한 후, 연마하여 평탄화하는 공정과,
게이트의 제 1 피치 사이즈인 라인/스페이스 마스크를 이용하여 저장전극 콘택을 형성하는 공정과,
상기 저장전극 콘택 상부에 질화막을 증착한 후, 식각하여 질화막 스페이스를 형성하는 공정과,
상기 저장전극 콘택 상부에 플러그 물질을 증착하고 연마에 의해 폴리-3 플러그를 형성하는 공정을 포함한 구성됨을 특징으로 한다.
이하 첨부된 도면을 참조하여 본 발명에 대한 상세한 설명을 하기로 한다.
도 1 내지 도 8 은 본 발명의 방법에 따른 반도체 소자의 콘택홀 형성 공정단계를 도시한 단면도이다.
도 1을 참조하면, 반도체 기판(1)상에 소자분리 공정으로 소자분리 영역을 정의한 후, 액티브 영역위에 질화막 하드마스크(5)와 질화막 스페이스(7)를 사용한 게이트(3)를 형성한다.
이때 상기 게이트 상부의 질화막 두께는 1000Å∼13000Å로 증착한다.
도 2를 참조하면, 전체구조 상부에 층간 절연막(IPO : Inter Poly Oxid)(13)을 증착하고, 게이트 상부의 질화막(5)을 정지층(stopping layer)로하여 CMP(Chemical Mechanical Polish)를 진행함으로써 평탄화 공정을 진행한다.
상기 평탄화 공정 후 폴리-2, 폴리-3 플러그 콘택 식각을 진행하고, 폴리 증착 및 폴리 CMP를 진행하여 폴리-2 플러그(9)와 폴리-3 플러그(11)를 형성한다.
이때 상기와 같은 플러그 형성공정은 패턴 미세화에 따른 면비(aspect ratio)증가에 의해 콘택이 오픈되지 않는 문제를 해결하기 위해 하부에 미리 폴리 패드를 형성한 것이다.
또한 상기 저장전극 콘택 식각시 질화막에 대한 산화막의 식각 선택비를 이용하여 패턴간의 단락을 막고, 이를 위해 식각비가 10:1∼15:1 의 식각조건을 갖도록 하며, 상기 폴리-2 플러그(9), 폴리-3 플러그(11) 물질의 증착두께는 2500Å∼5000Å범위로 한다. 그리고 상기 폴리-2 플러그(9), 폴리-3 플러그(11) 물질을 폴리실리콘 증착 또는 에피택셜에 의해 형성할 수도 있다.
도 3을 참조하면, 폴리-2 플러그(9) 위에 폴리-2 콘택 식각을 진행한 결과를 도시한 도면인데, 콘택홀(10) 밑에 폴리-2 플러그(9)가 드러나 있음을 알 수 있다.
도 4 는 비트라인 형성을 도시한 도면인데, 오픈된 폴리-2 플러그 콘택위에 폴리, 텅스텐실리사이드(WSix) 및 질화막을 증착한 후, 비트라인 마스크를 이용하여 질화막 및 폴리사이드 식각을 진행하면, 질화막 하드마스크가 형성된 비트라인(15)이 형성된다.
이때 질화막 전면 증착후, 마스크 없이 전면 식각을 진행하면 질화막 스페이스가 형성된다. 그리고 IPO(13) 증착 후 비트라인(15) 상부의 하드 마스크 질화막을 정지층으로 하여 산화막 CMP를 진행함으로써 평탄화 공정을 진행한다.
도 5 및 도 6 은 본 발명의 특징에 대해 설명하고 있다.
즉, 저장전극 노드 콘택형성 시 종래의 미세한 콘택 마스크를 사용하는 것이 아니라, 상대적으로 큰 패턴인 게이트-1 피치 사이즈의 라인/스페이스 마스크(Line/Space Mask)를 사용하므로, 식각진행시 식각중지 문제를 해결할 수 있고, 하부 패턴과의 미스얼라인이 발생하였다 하더라도 게이트와 비트라인에 형성된 하드마스크 질화막과 질화막 스페이스에 의해 패턴 사이의 단락을 막을 수 있으므로, 질화막과 산화막의 식각선택비를 이용하여 콘택을 형성하는 전형적인 자기정렬콘택(self aligned contact)공정의 예라고 할 수 있다.
도 7 은 형성된 저장전극 노드 콘택에 질화막을 전면 증착하고 마스크 없이 전면 식각을 진행하여 콘택내부에 질화막 스페이스를 형성한 도면으로서, 심한 하부 패턴과의 미스얼라인에 의해 혹시 발생 할 수도 있는 패턴사이의 단락을 막을 수 있으므로 콘택 식각 공정시 미스얼라인에 대한 충분한 공정마진을 확보할 수 있다.
도 8 은 형성된 콘택패턴에 폴리를 전면 증착하고, 비트라인 상부의 질화막을 정지층으로 하여 CMP를 진행한 후의 도면으로서, 저장전극 콘택 내부에 폴리 플러그가 형성되었음을 알 수 있다.
이상 상술한 바와 같이, 본 발명은 저장전극 콘택 식각 공정에서 하부패턴과의 미스얼라인에 따른 단락의 문제와, 콘택 식각시 식각 중지의 문제 등을 해결할 수 있는 방법에 관한 것으로, 하부패턴과의 오버레이(Overlay) 문제는 서로 작은 미세패턴의 정렬(Align)에 따른 공정 상의 어려움에 기인한 것이므로 종래의 미세 패턴인 콘택 마스크를 사용하는 것이 아니라, 게이트의 1 피치 사이즈인 큰 라인/스페이스 마스크를 사용하여 식각을 진행하고, 미스얼라인에 의한 하부패턴과의 단락의 문제는 질화막과 산화막의 식각 선택비를 이용하여 해결하였다.
즉, 게이트와 비트라인 상부와 측벽을 감싸고 있는 질화막은 미스얼라인 시에도 산화막 식각에 대한 식각장벽 역할을 하므로 패턴사이의 단락을 방지할 수 있다. 또한 상대적으로 큰 라인/스페이스 마스크를 이용하여 식각을 진행하므로 종래의 고 면비 콘택(High Aspect Ratio Contact) 식각공정에 볼 수 있었던 식각중지 등의 문제를 방지 할 수 있다. 따라서 본 발명은 초 미세팬턴의 저장전극 콘택식각 공정 시 발생하는 여러 문제를 방지할 수 있으므로 향후 1G급 이상의 소자공정 개발에 적용 가능하다.

Claims (5)

  1. 반도체 소자의 콘택 형성방법에 있어서,
    반도체 기판상에 소자분리 영역을 정의한 후, 액티브 영역위에 게이트를 형성하는 공정과
    상기 게이트 상부에 질화막 하드마스크를 형성하는 공정과,
    상기 게이트의 양측벽에 질화막 스페이스를 형성하는 공정과,
    전체구조 상부에 제 1 층간 절연막을 형성하고, 게이트 상부의 질화막을 정지층으로 하여 평탄화를 실시하는 공정과,
    상기 평탄화 공정 후 폴리-2, 폴리-3 플러그 콘택 식각을 진행하고, 폴리 증착 및 폴리 연마를 진행하여 폴리-2 플러그와 폴리-3 플러그를 형성하는 공정과
    전체구조 상부에 산화막을 증착한 후, 폴리-2 콘택 식각을 실시하는 공정과,
    형성된 폴리-2 콘택 상부에 비트라인 형성물질 및 질화막을 증착하고, 비트라인 마스크를 이용하여 질화막 하드 마스크를 가진 비트라인을 형성하는 공정과,
    상기 비트라인내에 질화막 스페이스를 형성하는 공정과,
    상기 비트라인 상부에 제 2 층간 절연막을 증착한 후 평탄화하는 공정과,
    게이트의 제 1 피치 사이즈인 라인/스페이스 마스크를 이용하여 저장전극 콘택을 형성하는 공정과,
    상기 저장전극 콘택 상부에 질화막을 증착한 후, 식각하여 질화막 스페이스를 형성하는 공정과,
    상기 저장전극 콘택 상부에 플러그 물질을 증착하고 연마에 의해 폴리-3 플러그를 형성하는 공정을 포함하는 반도체 소자의 콘택형성방법.
  2. 제 1 항에 있어서,
    상기 게이트 상부의 질화막 두께는 1000Å∼13000Å로 증착하는 것을 특징으로 하는 반도체 소자의 콘택형성방법
  3. 제 1 항에 있어서,
    상기 저장전극 콘택 식각시 질화막에 대한 산화막의 식각 선택비를 이용하여 패턴간의 단락을 막고, 이를 위해 식각비가 10:1∼15:1 의 식각조건을 갖는 것을 특징으로 하는 반도체 소자의 콘택형성방법
  4. 제 1 항에 있어서,
    상기 폴리-2, 폴리-3 플러그 물질 증착두께는 2500Å∼5000Å로 하는 것을 특징으로 하는 반도체 소자의 콘택형성방법
  5. 제 1 항에 있어서,
    상기 폴리-2, 폴리-3 플러그 물질을 폴리실리콘 증착 또는 에피택셜에 의해 형성하는 것을 특징으로 하는 반도체 소자의 콘택형성방법
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100653983B1 (ko) * 2000-09-26 2006-12-05 주식회사 하이닉스반도체 스토리지 노드 콘택 형성방법
KR100734083B1 (ko) * 2001-06-28 2007-07-02 주식회사 하이닉스반도체 반도체 소자의 콘택홀 형성방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3200974B2 (ja) * 1992-06-05 2001-08-20 ソニー株式会社 半導体記憶装置の製造方法
JPH08167700A (ja) * 1994-12-09 1996-06-25 Lg Semicon Co Ltd 半導体装置の製造方法
KR100367493B1 (ko) * 1995-12-15 2003-03-06 주식회사 하이닉스반도체 반도체소자의제조방법
KR100207535B1 (ko) * 1996-12-11 1999-07-15 윤종용 반도체장치의 비트라인 형성방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100653983B1 (ko) * 2000-09-26 2006-12-05 주식회사 하이닉스반도체 스토리지 노드 콘택 형성방법
KR100734083B1 (ko) * 2001-06-28 2007-07-02 주식회사 하이닉스반도체 반도체 소자의 콘택홀 형성방법

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