CN110534525B - 半导体装置及其形成方法 - Google Patents

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Abstract

本发明公开一种半导体装置及其形成方法，该半导体装置包含基底与材料层。基底具有第一区域，材料层则是设置在基底上。材料层包含呈阵列排列的多个第一图案、多个第二图案与两个第三图案，其中，第一图案设置在第一区域，第二图案设置在第一区域的两相对外侧，而第三图案设置在第一区域的另两相对外侧且部分合并于部分的各个第一图案与部分的各个第二图案。

Description

半导体装置及其形成方法
技术领域
本发明涉及一种半导体装置的制作工艺，特别是涉及一种利用多重图案化(multiple patterning)制作工艺来形成半导体装置的制作工艺。
背景技术
在半导体制作工艺中，一些微结构的制造，需要在半导体基材/膜层、介电材料层或金属材料层等适当的基材或材料层中，利用光刻及蚀刻等制作工艺，形成具有精确尺寸的微小图案。为达到此目的，在传统的半导体技术中，在目标材料层之上形成掩模层(masklayer)，以便先在该掩模层中形成/定义这些微小图案，随后将该等图案转移至目标膜层。一般而言，掩模层例如是通过光刻制作工艺形成的图案化光致抗蚀剂层，和/或利用该图案化光致抗蚀剂层形成的图案化掩模层。
随着集成电路的复杂化，这些微小图案的尺寸不断地减小，所以用来产生特征图案的设备就必须满足制作工艺分辨率及叠对准确度(overlay accuracy)的严格要求，单一图案化(single patterning)方法已无法满足制造微小线宽图案的分辨率需求或制作工艺需求。是以，如何改良该些微结构的现有制作工艺即为本领域现今的重要课题之一。
发明内容
本发明的一目的在于提供一种半导体装置的形成方法，其是利用多重图案化制作工艺，例如是侧壁图案转移(sidewall image transfer,SIT)技术，分别形成相互交错的图案。由此，可在简化制作工艺与节省掩模数的前提下，形成布局相对密集且尺寸相对微小的半导体结构。
为达上述目的，本发明的一实施例提供一种半导体装置，其包含一基底与一材料层。该基底具有一第一区域，而该材料层则是设置在该基底上。该材料层包含呈阵列排列的多个第一图案、多个第二图案与两个第三图案，其中，该第一图案设置在该第一区域内，该第二图案设置在该第一区域的两相对外侧，且各该第三图案设置在该第一区域的另两相对外侧且部分合并于一部分的各该第一图案与一部分的各该第二图案。
为达上述目的，本发明的一实施例提供一种半导体装置的形成方法，其包含以下步骤。首先，提供一基底，该基底具有一第一区域。并且，于该基底上形成一材料层。然后，图案化该材料层以形成呈阵列排列的多个第一图案与多个第二图案、与两个第三图案，其中，该第一图案形成在该第一区域，该第二图案形成在该第一区域的两相对外侧，且各该第三图案形成在该第一区域的另两相对外侧且部分合并于一部分的各该第一图案与一部分的各该第二图案。
整体来说，本发明是利用多重图案化制作工艺，例如是侧壁转移技术与双重图案化制作工艺，形成相互交叠的牺牲图案，并通过各图案间彼此相交而重叠处在一目标层上形成对应的图案。在此状况下，即可调整形状或交叠方向各不同的各牺牲图案，配合侧壁转移技术与双重图案化制作工艺来形成布局相对密集且尺寸相对微小的微结构等，进而达到制作工艺简化与成本节省的目的。由此，本发明的形成方法可实际应用于半导体制作工艺中，例如用于一动态随机处理存储器(dynamic random access memory,DRAM)装置的制作工艺，以形成其内电连接各存储节点(storage node contact,SNC)的接触垫。
附图说明
图1至图6为本发明第一优选实施例中半导体装置的形成方法的步骤示意图；其中
图1为第一优选实施例中该形成方法的光掩模示意图；
图2为一半导体装置于形成光致抗蚀剂结构后的上视示意图；
图3为一半导体装置于形成光致抗蚀剂结构后的剖面示意图；
图4为一半导体装置于进行一图案化制作工艺后的剖面示意图；
图5为一半导体装置于进行另一图案化制作工艺后的上视示意图；
图6为一半导体装置于形成图案后的上视示意图；
图7至图8为本发明第二优选实施例中半导体装置的形成方法的步骤示意图；其中
图7为第二优选实施例中形成方法的光掩模示意图；
图8为一半导体装置于形成图案后的上视示意图；
图9至图11为本发明第三优选实施例中半导体装置的形成方法的步骤示意图；其中
图9为第三优选实施例中形成方法的光掩模示意图；
图10为一半导体装置于形成掩模图案后的上视示意图；
图11为一半导体装置于形成图案后的上视示意图；
图12为第三优选实施例中图案形成后的另一样态图。
图13至图14为本发明第四优选实施例中半导体装置的形成方法的步骤示意图；
图13为第四优选实施例中形成方法的光掩模示意图；
图14为一半导体装置于形成图案后的上视示意图；
图15为本发明第五优选实施例中半导体装置的形成方法的步骤示意图。
主要元件符号说明
100 基底
100a 第一区域
100b 第二区域
113、123 图案
127 图案
129a、129b、129c、129d 图案
110 材料层
130 硬掩模层
150 掩模层
170 掩模层
171 掩模图案
172、174 开口
173 掩模图案
175 掩模图案
176 沟槽
177 掩模图案
179、179a、179b 掩模图案
190 光致抗蚀剂结构
191 图案化光致抗蚀剂
191a 牺牲图案
193 抗反射层
195 牺牲层
229a、229b、279a、279b 图案
201、203、205 光掩模
201a、203a 虚框图案
301、303、305 光掩模
301a、303a、305a 光掩模图案
301b、303b 虚框图案
311、312、331、332 实体部分
401、403 光掩模
401a、403a 光掩模图案
401b、403b 虚框图案
501、503 光掩模
501a、503a 光掩模图案
501b、503b 虚框图案
C10、C11、C12、C13、C14、C15、C16、C17、C18、C19 第一列
C21、C22 第二列
D1、D2、D3、D4 方向
P1、P2、P3、P4、P5、P6、P9、P8 间隔
θ 夹角
具体实施方式
为使熟悉本发明所属技术领域的一般技术者能更进一步了解本发明，下文特列举本发明的数个优选实施例，并配合所附的附图，详细说明本发明的构成内容及所欲达成的功效。
请参照图1至图6，所绘示者为本发明第一优选实施例中，一半导体装置的形成方法的步骤示意图，其中，图1为该形成方法所使用的光掩模示意图；图2、图5、图6为该半导体装置于形成阶段的上视示意图，图3与图4则为该半导体装置于形成阶段中沿着图2中切线A-A’的剖面示意图。
首先，提供一基底(substrate)100，其例如是一半导体基底(未绘示)，如硅基底(silicon substrate)、含硅基底(silicon-containing substrate)、外延硅基底(epitaxial silicon substrate)、硅覆绝缘基底(silicon-on-insulator substrate)等。基底100上定义有一第一区域100a，例如是一核心区域(core region)，如一存储器区(memory region)，而第一区域100a外的部分则定义为一第二区域(未绘示)，例如是一周边区(periphery region)。在一实施例中，基底100上还进一步形成有由下而上依序堆叠的一材料层110，一硬掩模层130例如包含氮化硅(SiN)等，掩模层150例如包含硅(Si)等，以及掩模层170例如包含氮氧化硅(SiON)等，覆盖在基底100的第一区域100a上，如图2、图3所示。其中，材料层110即是欲通过该形成方法而图案化的一目标层(target layer)，其可包含任何合适的材料，例如可以是包含钨(W)、铜(Cu)、铝(Al)等金属材质的一导电层(conductivelayer)，也可以是包含氧化硅、氮化硅等介电材质的一介电层，但不以此为限。
接着，依序利用如图1所示的光掩模401、403，在基底100的第一区域100a上形成相应的光致抗蚀剂结构，以图案化下方的各堆叠层(包含掩模层170、150、硬掩模层130)。举例来说，光掩模401定义出朝向一方向D1延伸的多个光掩模图案401a，先利用光掩模401可在基底100上形成一光致抗蚀剂结构190，其包含由下而上依序堆叠的一牺牲层195、一抗反射层193以及一图案化光致抗蚀剂191，图案化光致抗蚀剂191包含对应于光掩模图案401a的数个牺牲图案(mandrels)191a。利用牺牲图案191a进行一侧壁图案转移(sidewall imagetransfer,SIT)技术，其包含进行沉积及蚀刻制作工艺，于各光致抗蚀剂图案191a的侧壁形成一间隙壁(未绘示)，其形成位置例如是如光掩模401上的虚框图案401b所示，然后完全去除图案化光致抗蚀剂191，并利用该些间隙壁进行一图案化制作工艺，即可在下方掩模层170上形成多个沿着方向D1的掩模图案171，各掩模图案171被多个沿着方向D1的沟槽172分隔，如图4所示。
另一方面，光掩模403定义出朝向垂直于方向D1的另一方向D2延伸的多个光掩模图案403a，利用光掩模403在基底100上形成另一光致抗蚀剂结构(未绘示)，其同样包含由下而上依序堆叠的一牺牲层(未绘示)、一抗反射层(未绘示)以及一图案化光致抗蚀剂(未绘示)，且该图案化光致抗蚀剂包含对应于光掩模图案403a的数个牺牲图案(未绘示)。利用该些牺牲图案再进行一侧壁图案转移技术，其包含进行沉积及蚀刻制作工艺，在各该牺牲图案的侧壁形成一间隙壁(未绘示)，其形成位置例如是如光掩模403上的虚框图案403b所示，然后完全去除该图案化光致抗蚀剂，并利用该些间隙壁进行一图案化制作工艺，即可形成多个沿着方向D2的沟槽174，而将掩模层170进一步图案化为多个呈矩形的掩模图案173，其是形成一阵列排列(array arrangement)，如图5所示。需注意的是，前述步骤虽是以依序利用光掩模401、403通过侧壁图案转移技术与双重图案化与双重蚀刻制作工艺(double-patterning and double-etching,2P2E)在掩模层170上，形成对应图案与沟槽，但其实际操作时序并不以此为限，而可依据产品需求调整光掩模401、403的使用时序，或者是改用双重图案化与单次蚀刻制作工艺(double-patterning and one-etching,2P1E)。
之后，将掩模图案173依序转移至下方的掩模层150、硬掩模层130与材料层110，即可在材料层110上形成对应于掩模图案173的多个图案113，如图6所示。详细来说，图案113同样是形成一阵列排列，使得各图案113相互分隔且规则地排列而在方向D1上具有相同的间隔(pitch)P1，其例如是约为75至80纳米(nm)，而在方向D2上则同样具有相同的间隔P2，例如是约为78至85纳米，但不以此为限。
由此，即完成本发明第一优选实施例的制作工艺。本发明的制作工艺主要是利用如图1所示的光掩模401、403，依序在掩模层170上形成朝向不同方向D1、D2延伸的开口172、174，而将掩模层170图案化为呈矩阵排列的掩模图案173，再将掩模图案173转移至下方的材料层110，形成图案113。需注意的是，光掩模401所定义的光掩模图案401a与光掩模403定义的光掩模图案403a是分别朝着相互垂直的两方向D1、D2延伸，因而彼此相交而使得其重叠处即对应形成后续的图案113。在此状况下，即可利用操作两次的侧壁转移技术配合双重图案化与双重蚀刻制作工艺来形成布局相对密集且尺寸相对微小的微结构等，进而达到制作工艺简化与成本节省的目的。
本领域通常知识者也应了解，本发明的形成方法并不限于前述的步骤或操作顺序，也可通过其他方式达成。举例来说，在一实施例中，可选择省略前述的硬掩模层130而直接图案化材料层；或者是前述的光掩模亦可依据实际产品需求具有其他态样，以配合实际产品形成合适的图案。因此，下文将针对本发明形成方法的其他实施例或变化型进行说明。且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本发明的各实施例中相同的元件以相同的标号进行标示，以利于各实施例间互相对照。
请参照图7至图8，所绘示者为本发明第二优选实施例中，一半导体装置的形成方法的步骤示意图，其中，图7为该形成方法所使用的光掩模示意图；图8为该半导体装置于形成阶段的上视示意图。本实施例的具体操作步骤大体上与前述第一优选实施例相同，于此不在赘述。本实施例的制作工艺与前述实施例的主要差异在于，本实施例的形成方法是利用如图7所示的光掩模501、503搭配侧壁转移技术与双重图案化与双重蚀刻制作工艺，而在如前述基底100的第一区域100a上形成相应的牺牲图案(未绘示)，来图案化下方的各堆叠层(包含掩模层170、150、硬掩模层130)。
具体来说，光掩模501定义出朝向不同于方向D1、D2的一方向D3延伸的多个光掩模图案501a，而光掩模503定义出朝向垂直于不同于方向D1、D2、D3的一方向D4延伸的多个光掩模图案503a，其中，方向D3较佳是不与方向D4垂直，两者之间的夹角θ例如是约为40度至60度，但不以此为限。然后，先利用光掩模501可在基底100上形成一光致抗蚀剂结构(未绘示)，其包含由下而上依序堆叠的一牺牲层(未绘示)、一抗反射层(未绘示)以及一图案化光致抗蚀剂(未绘示)，该图案化光致抗蚀剂包含对应于光掩模图案501a的数个牺牲图案(未绘示)。利用该些牺牲图案进行一侧壁图案转移技术，其包含进行沉积及蚀刻制作工艺，在各该牺牲图案的侧壁形成一间隙壁(未绘示)，其形成位置例如是如光掩模501上的虚框图案501b所示，然后完全去除该图案化光致抗蚀剂，并利用该些间隙壁进行一图案化制作工艺，即可在下方掩模层170上形成多个沿着方向D3的掩模图案(未绘示)与沟槽(未绘示)。接着，利用光掩模503在基底100上形成另一光致抗蚀剂结构(未绘示)，其同样包含由下而上依序堆叠的一牺牲层(未绘示)、一抗反射层(未绘示)以及一图案化光致抗蚀剂(未绘示)，且该图案化光致抗蚀剂包含对应于光掩模图案503a的数个牺牲图案(未绘示)。利用该些牺牲图案再进行一侧壁图案转移技术，其包含进行沉积及蚀刻制作工艺，在各该牺牲图案的侧壁形成一间隙壁(未绘示)，其形成位置例如是如光掩模503上的虚框图案503b所示，然后完全去除该图案化光致抗蚀剂，并利用该些间隙壁进行一图案化制作工艺，即可形成多个沿着方向D4的沟槽(未绘示)，进一步图案化掩模层170而形成多个掩模图案(未绘示)。
而后，将该些掩模图案依序转移至下方的掩模层150、硬掩模层130与材料层110，即可在材料层110上形成对应于该些掩模图案的多个图案123，如图8所示。详细来说，图案123同样是形成一阵列排列，使得各图案123相互分隔且规则地排列而在方向D3上具有相同的间隔P3，其例如是约为65至70纳米，并且也在方向D4上具有相同的间隔P4，例如是约为65至70纳米，但不以此为限。
由此，即完成本发明第二优选实施例的制作工艺。需注意的是，本实施例所形成的该些掩模图案虽同样是呈现规则的矩阵排列，但该些掩模图案是对应数个相互相交而不垂直的虚框图案501b、503b而形成，而呈现菱形，同时对应形成同样呈菱形且形成矩阵排列的图案123。在此状况下，同样可利用操作两次的侧壁转移技术配合双重图案化与双重蚀刻制作工艺来形成布局更为密集且尺寸更为微小的微结构等，进而达到制作工艺简化与成本节省的目的。
然而，本实施例所形成的各图案123中，位于第一区域100a边界处的图案123易受限于其形状与第一区域100a的范围限制而呈现不完整的轮廓。在此情况下，位于第一区域100a边界处的图案123的实际功能与应用亦可能受到影响，而损害该半导体装置的整体效能。
请参照图9至图11，所绘示者为本发明第三优选实施例中，一半导体装置的形成方法的步骤示意图，其中，图9为该形成方法所使用的光掩模示意图；图10、图11为该半导体装置于形成阶段的上视示意图。本实施例的具体操作步骤大体上与前述第一优选实施例相同，于此不在赘述。本实施例的制作工艺与前述实施例的主要差异在于，本实施例的形成方法是利用如图9所示的光掩模301、303、305在如图10所示基底100上的第一区域100a与第二区域100b上分别形成相应且相交的牺牲图案(未绘示)，来图案化下方的各堆叠层(包含掩模层170、150、硬掩模层130)。
具体来说，光掩模301定义出多个相互平行排列的光掩模图案301a，各光掩模图案301a包含沿着方向D4延伸的实体部分311以及沿着方向D2延伸的实体部分312，而方向D2与D4之间的夹角例如是约为40至60度。其中，实体部分311是位于第一区域100a内，而实体部分312则是位于第二区域100b内，并且邻接实体部分311的两侧，如图9所示。另一方面，光掩模303同样定义出多个相互平行排列的光掩模图案303a，且各光掩模图案303a包含沿着方向D3延伸的实体部分331以及沿着方向D2延伸的实体部分332。其中，实体部分331是位于第一区域100a内，而实体部分332则是位于第二区域100b内，并且邻接实体部分331的两侧，如图9所示。光掩模305则定义出相互平行排列的两光掩模图案305a，如图9所示。
然后，先利用光掩模301可在基底100上形成一光致抗蚀剂结构(未绘示)，其包含由下而上依序堆叠的一牺牲层(未绘示)、一抗反射层(未绘示)以及一图案化光致抗蚀剂(未绘示)，该图案化光致抗蚀剂包含对应于光掩模图案301a的数个牺牲图案(未绘示)。利用该些牺牲图案进行一侧壁图案转移技术，其包含进行沉积及蚀刻制作工艺，在各该牺牲图案的侧壁形成一间隙壁(未绘示)，其形成位置例如是如光掩模301上的虚框图案301b所示，然后完全去除该图案化光致抗蚀剂，并利用该些间隙壁进行一图案化制作工艺，即可在下方掩模层170上形成多个平行排列的掩模图案175与沟槽176，如图10所示。
接着，利用光掩模303在基底100上形成另一光致抗蚀剂结构(未绘示)，其同样包含由下而上依序堆叠的一牺牲层(未绘示)、一抗反射层(未绘示)以及一图案化光致抗蚀剂(未绘示)，且该图案化光致抗蚀剂包含对应于光掩模图案303a的数个牺牲图案(未绘示)。利用该些牺牲图案再进行一侧壁图案转移技术，其包含进行沉积及蚀刻制作工艺，在各该牺牲图案的侧壁形成一间隙壁(未绘示)，其形成位置例如是如光掩模303上的虚框图案303b所示，然后完全去除该图案化光致抗蚀剂，并利用该些间隙壁进行一图案化制作工艺，即可进一步图案化掩模图案175而形成多个掩模图案179，如图10所示。其中，各掩模图案179是对应数个相互相交而不垂直的各虚框图案301b、303b而形成，并且对应各虚框图案301b、303b沿着方向D2延伸的部分相互重叠而形成尺寸相对较大、并呈现矩形的掩模图案179b，而对应各虚框图案301b、303b沿着方向D3、D4延伸的部分则相互重叠而形成尺寸相对较小、而呈现菱形的掩模图案179a，如图10所示。由此，可避免在第一区域100a边界处形成轮廓不完整的图案；而其余可能形成不完整轮廓的图案的位置，则已被对应光掩模图案305a而形成的掩模图案177所遮蔽，掩模图案177的尺寸明显大于掩模图案179a、179b。
而后，将掩模图案177、179依序转移至下方的掩模层150、硬掩模层130与材料层110，即可在材料层110上形成对应的多个图案127、129a、129b，例如是如图11所示。详细来说，图案129a是对应于掩模图案179a，而形成一阵列排列，使得各图案129a相互分隔且规则地排列而在方向D3、D4上具有相同的间隔P5，其例如是约为65至70纳米，但不以此为限。如图11所示，图案129a是规则地沿着方向D1而排列成多个第一列(column)C11、C12、C13、C14、C15、C16、C17、C18、C19、C10，各第一列在方向D2上则是交替排列。举例来说，排列在相邻第一列C1、C2的各图案179a之间彼此错位排列，例如是在方向D1上错位二分之一的间距P5，如图11所示，但不以此为限。
另一方面，图案129b是对应于掩模图案179b而形成，各图案129b相互分隔且规则地沿着方向D1排列于图案129a的两相对外侧而形成第二列C21、C22，并且各图案129b在方向D1上具有相同的间隔P6，其例如是约为75至80纳米，但不以此为限。如图11所示，位于第二列C21、C22上的各图案129b彼此对位排列，并与相邻的第一列C11、C10上的各图案129a错位排列，例如是在方向D1上错位二分之一的间距P6，但不以此为限。而图案127则是对应于掩模图案177而形成，其是沿着方向D2形成在图案129a的另两相对外侧。需注意的是，因光掩模305的光掩模图案305a部分重叠于光掩模301、303的光掩模图案301a、303a，当其对应图案同时转移至材料层110时，图案127会与一部分的图案129a与一部分的图案129b合并。举例来说，位于图案129a一侧(例如是上侧)的图案127会与分别位于第二列C21、C22内的一个图案129b合并，并且还会与分别位于偶数列的第一列C2、C4、C6、C8、C10内的一个图案129a合并，如图11所示。然而，本领域者应可轻易理解，图案127的合并图案129a、129b并不现于前述举例，而可依据实际元件需求调整光掩模301、303、305的相对位置，而使得各图案127、129a、129b之间有不同的合并关系。在另一实施例中(未绘示)，亦可选择使各图案127除了与分别位于第二列C21、C22内的一个图案129b合并，还会与分别位于奇数列的第一列C1、C3、C5、C7、C9内的一个图案129a合并。
由此，即完成本发明第三优选实施例的制作工艺。需注意的是，本实施例所形成的掩模图案179a、179b与图案129a、129b虽同样是呈现规则的矩阵排列，但因掩模图案179a、179b与图案129a、129b是对应数个相互相交而不垂直、包含延伸方向不同的两部分的虚框图案301b、303b而形成，故能同时呈现形状不同、尺寸不同的各图案。在此状况下，同样可利用操作两次的侧壁转移技术配合双重图案化与双重蚀刻制作工艺，形成布局相对密集且尺寸相对微小的微结构等，进而达到制作工艺简化与成本节省的目的。并且。本实施例的方法是使得位于各虚框图案301b、303b两侧的部分可以相互重叠并形成后续的掩模图案179b与图案129b，并且掩模图案179b与图案129b是位于第一区域100a以外的第二区域100b内，由此避免邻近于第一区域100a两相对侧边边界的掩模图案179a或图案129a发生轮廓不完整的问题。而邻近于第一区域100a另两相对侧边边界的掩模图案179a或图案129a，则是通过对应于光掩模图案305a所形成的掩模图案177与图案127，遮蔽位于第一区域100a之外的掩模图案179a或图案129a，进而避免前述问题的发生。因此，本实施例的方法更有利于在简化制作工艺的前提下，形成布局更为完整的微结构，并配合产品需求而使特定区域内所形成的图案或结构具有相对较大的尺寸、间隔及/或形状。
此外，还需注意的是，本实施例的掩模图案179a或图案129a虽是以呈现菱形的形状作为实施样态进行说明，但在实际制作工艺时，也可调整所经过的曝光、显影、蚀刻等制作工艺的条件，使得各掩模图案179a或图案129a圆角化，而形成约略成圆形或椭圆形的图案279a/229a，如图12所示。同样地，本实施例的掩模图案179b或图案129b虽是以呈现矩形的形状作为实施样态进行说明，但在实际制作工艺时，同样可调整所经过的曝光、显影、蚀刻等制作工艺的条件，使得各掩模图案179b或图案129b形成约略成椭圆形的图案279b/229b，如图12所示。
请参照图13至图14，所绘示者为本发明第四优选实施例中，一半导体装置的形成方法的步骤示意图，其中，图13为该形成方法所使用的光掩模示意图；图14为该半导体装置于形成阶段的上视示意图。本实施例的具体操作步骤大体上与前述第三优选实施例相同，于此不在赘述。本实施例的制作工艺与前述实施例的主要差异在于，在本实施例的形成方法使各光掩模201、203、205的两侧相对于前述实施例中的各光掩模301、303、305保留额外的空间，如图13所示，并利用如图13所示的光掩模201、203、205在基底100上的第一区域100a与第二区域100b上分别形成相应的牺牲图案(未绘示)，以图案化下方的各堆叠层(包含掩模层170、150、硬掩模层130)。
具体来说，光掩模201同样定义出多个相互平行排列的光掩模图案301a，光掩模203同样定义出多个相互平行排列的光掩模图案303a，而光掩模205则同样定义出相互平行排列的两光掩模图案305a。然后，依序利用光掩模201、203在基底100上形成对应的光致抗蚀剂结构(未绘示)，使各光致抗蚀剂结构包含由下而上依序堆叠的一牺牲层(未绘示)、一抗反射层(未绘示)以及一图案化光致抗蚀剂(未绘示)，各该图案化光致抗蚀剂包含对应于光掩模图案301a、303a的数个牺牲图案(未绘示)。利用该些牺牲图案分别进行一侧壁图案转移技术，即可于各该牺牲图案的侧壁形成一间隙壁(未绘示)，其形成位置例如是如光掩模201、203上的虚框图案201a、203a所示，然后完全去除各该图案化光致抗蚀剂，再如前述实施例所述进行一图案化制作工艺，在对应各虚框图案201a、203a的重叠部分(未绘示)的掩模层170上形成多个掩模图案(未绘示)，再将该些掩模图案依序转移至下方的掩模层150、硬掩模层130与材料层110，即可在材料层110上形成对应的多个图案127、129a、129c，例如是如图14所示。
需注意的是，在本实施例中所进行的两次侧壁图案转移技术中，是将完整的该等间隙壁转移至下方的各个堆叠层中(如掩模层170、150等)，而避免移除该等间隙壁两侧的连接部分。也就是说，在前述实施例(包含第一、第二与第三实施例)所进行的侧壁图案转移技术中，需额外对所形成的该些间隙壁进行一裁切制作工艺，以形成仅位于各光掩模图案301a、303a、401a、403a、501a、503a且对应各虚框图案301b、303b、401b、403b、501b、503b的两分离间隙壁(未绘示)，但在本实施例所进行的侧壁图案转移技术则省略该裁切制作工艺，使得所形成的该些间隙壁直接保留环绕光掩模图案301a、303a的态样，如图13的各虚框图案201a、203a所示。
由此，对应各虚框图案201a、203a两侧重叠部分则可在材料层110上形成尺寸更大、并呈现U字形的图案129c；而对应各虚框图案201a、203a沿着方向D3、D4延伸的重叠部分则同样可在材料层110上形成尺寸相对较小、而呈现菱形的图案129a，如图14所示。各图案129c同样是相互分隔且规则地沿着方向D1排列于图案129a的两相对外侧而形成第二列C21、C22，并且各图案129c在方向D1上具有相同的间隔P7，其例如是约为150至160纳米，但不以此为限。并且，位于第二列C21、C22上的各图案129c彼此对位排列，并与相邻的第一列C11、C10上的各图案129a错位排列，如图14所示。而图案127同样是对应于光掩模图案305a而形成，并沿着方向D2位于图案129a的另两相对外侧。由此，使得图案127会与一部分的图案129a与一部分的图案129c合并。
由此，即完成本发明第四优选实施例的制作工艺。本实施例所形成的图案129a、129c虽同样是呈现规则的矩阵排列，但因侧壁图案转移技术的操作差异而使图案129c可相较于前述第三实施例具有更大的尺寸、间隔P7与特殊的形状。由此，本实施例的方法仍有利于在简化制作工艺的前提下，形成布局更为完整的微结构，并进一步配合产品需求而使特定区域内所形成的图案或结构具有相对较大的尺寸、间隔及/或不同的形状。
请参照图15，所绘示者为本发明第五优选实施例中，一半导体装置的形成方法的步骤示意图，其中，图15为该半导体装置于形成阶段的上视示意图。本实施例的具体操作步骤大体上与前述第三优选实施例相同，于此不在赘述。本实施例的制作工艺与前述实施例的主要差异在于，在本实施例的形成方法是调整光掩模301、303上光掩模图案301a、303a的相对位置，使得光掩模301、303所定义的各光掩模图案301a、303a沿着方向D2延伸的实体部分仅能部分重叠，而不能完成重叠。由此，通过侧壁图案转移技术所形成的各间隙壁(未绘示)沿着方向D2延伸的部分也仅能部分重叠，而不能完成重叠。
在此设置下，通过本实施例的方法对应各间隙壁两侧重叠部分则在材料层110上形成尺寸较小的矩形图案129d，如图15所示。各图案129d同样是相互分隔且规则地沿着方向D1排列于图案129a的两相对外侧而形成第二列C21、C22，并且各图案129d在方向D1上具有相同的间隔P8，其例如是约为65至70纳米，但不以此为限。并且，位于第二列C21、C22上的各图案179d彼此对位排列，并与相邻的第一列C11、C10上的各图案179a错位排列。
由此，即完成本发明第五优选实施例的制作工艺。本实施例所形成的图案129a、129d虽同样是呈现规则的矩阵排列，但因调整各光掩模图案之间相对位置而使图案129d可相较于前述第三实施例的图案129b具有较小的尺寸、间隔P8。使得本实施例所形成的图案129d在方向D1上具有小于图案129b尺寸，但不以此为限。在其他实施例中，亦可通过调整各光掩模图案之间相对位置而使所形成的图案(未绘示)在方向D2具有小于图案129b尺寸。由此，本实施例的方法仍有利于在简化制作工艺的前提下，形成布局更为完整的微结构，并进一步配合产品需求而使特定区域内所形成的图案或结构具有相对较大的尺寸、间隔及/或形状。
整体来说，本发明是利用多重图案化制作工艺，例如是侧壁转移技术与双重图案化制作工艺，形成相互交叠的牺牲图案，并通过各图案间彼此相交而重叠处在一目标层上形成对应的图案。在此状况下，即可调整形状或交叠方向各不同的各牺牲图案，配合侧壁转移技术与双重图案化制作工艺来形成布局相对密集且尺寸相对微小的微结构等，进而达到制作工艺简化与成本节省的目的。因此，本发明前述的形成方法可实际应用于半导体制作工艺中，例如用于一半导体存储装置，例如是一动态随机处理存储器(dynamic randomaccess memory,DRAM)装置，以形成其内电连接各存储节点(storage node contact,SNC)的接触垫。也就是说，在一实施例中，在进行前述制作工艺之前，可先在基底100内形成多个埋藏式栅极(未绘示)作为字符线(word line,WL,未绘示)，并使基底100的第一区域100a作为一存储器区，而环绕第一区域100a的第二区域100b则作为一周边区。并且，在基底100上的一介电层(未绘示)内进一步形成多个位线(bit line,BL,未绘示)与插塞(未绘示)。然后，使材料层110形成在该介电层上，并包含钨(tungsten,W)、铝(aluminum,Al)或铜(copper,Cu)等低阻值金属材质。由此，即可利用本发明前述的形成方法图案化材料层110，形成各图案127、129a、129b、129c、129d，使得位于第一区域100a内的各图案129a可直接连接下方的该些插塞，而各该插塞即能由此电连接至该半导体存储装置的一晶体管元件(未绘示)，而作为一存储节点(storage node contact,SNC)。另一方面，位于第二区域100b的各图案127、129b、129c、129d不连接至该些插塞，或是连接至虚设的插塞。然而，本发明的实际应用应不限于前述实施样态，在其他实施例中，也可选择应用于其他半导体制作工艺，以在制作工艺简化与成本节省的前提下，形成布局相对密集且尺寸相对微小的半导体结构。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (20)

1.一种半导体装置，其特征在于，包含：
基底，具有第一区域；
材料层，设置在该基底上，该材料层包含呈阵列排列的多个第一图案与多个第二图案，与两个第三图案，其中，该第一图案设置在该第一区域内，该第二图案设置在该第一区域的两相对外侧，且各该第三图案设置在该第一区域的另两相对外侧且部分合并于一部分的各该第一图案与一部分的各该第二图案，其中，合并于该第三图案的各该第一图案具有相同的面积，且合并于该第三图案的各该第二图案具有相同的面积，
其中，该材料层是利用多重图案化制作工艺形成相互交叠的牺牲图案，并通过该牺牲图案图案化一目标层来形成。
2.依据权利要求1所述的半导体装置，其特征在于，各该第二图案的尺寸大于各该第一图案的尺寸。
3.依据权利要求1所述的半导体装置，其特征在于，各该第三图案的尺寸大于各该第二图案的尺寸。
4.依据权利要求1所述的半导体装置，其特征在于，各该第一图案相互分隔且规则排列成沿着一方向的多个第一列，各该第一列中的各该第一图案在垂直于该方向的另一方向上彼此交替排列。
5.依据权利要求4所述的半导体装置，其特征在于，该第二图案相互分隔且规则排列成沿着该方向的多个第二列，各该第二列中的各该第二图案在该另一方向上彼此对位排列。
6.依据权利要求5所述的半导体装置，其特征在于，各该第一图案与相邻的各该第二图案在该另一方向上彼此交替排列。
7.依据权利要求4所述的半导体装置，其特征在于，各该第三图案与该些第一列中的奇数列中的该些第一图案合并。
8.依据权利要求4所述的半导体装置，其特征在于，各该第三图案与该些第一列中的偶数列的该些第一图案合并。
9.依据权利要求1所述的半导体装置，其特征在于，该基底还包含环绕该第一区域的第二区域，且该第二图案与该第三图案都设置在该第二区域。
10.依据权利要求1所述的半导体装置，其特征在于，还包含：
多个位线，设置在该基底上，位于该材料层下方；以及
多个插塞，设置在该基底上，各该第一图案连接各该插塞。
11.一种半导体装置的形成方法，其特征在于，包含：
提供一基底，该基底具有第一区域；
在该基底上形成一材料层；以及
图案化该材料层以形成呈阵列排列的多个第一图案、多个第二图案与两个第三图案，其中，该第一图案形成在该第一区域，该第二图案形成在该第一区域的两相对外侧，且各该第三图案形成在该第一区域的另两相对外侧且部分合并于一部分的各该第一图案与一部分的各该第二图案，其中，合并于该第三图案的各该第一图案具有相同的面积，且合并于该第三图案的各该第二图案具有相同的面积，
其中，图案化该材料层是利用多重图案化制作工艺形成相互交叠的牺牲图案，并通过该牺牲图案来对该材料层图案化。
12.依据权利要求11所述的半导体装置的形成方法，其特征在于，还包含：
在该材料层上形成多个第一光掩模图案，各该第一光掩模图案包含沿着第一方向延伸的第一部分以及沿着不垂直于该第一方向的第二方向延伸的第二部分；
在该材料层上形成多个第二光掩模图案，各该第二光掩模图案包含沿着该第一方向延伸的第三部分以及沿着不垂直于该第一方向的第三方向延伸的第四部分；
在该材料层上形成两个第三光掩模图案，各该第三光掩模图案部分重叠于一部分的各该第一光掩模图案与一部分的各该第二光掩模图案；以及
利用该些第一光掩模图案、该些第二光掩模图案与该些第三光掩模图案图案化该材料层。
13.依据权利要求12所述的半导体装置的形成方法，其特征在于，各该第一光掩模图案的该第一部分与各该第二光掩模图案的该第三部分完全重叠。
14.依据权利要求12所述的半导体装置的形成方法，其特征在于，各该第一光掩模图案的该第一部分与各该第二光掩模图案的该第三部分部分重叠。
15.依据权利要求12所述的半导体装置的形成方法，其特征在于，该第一方向与该第二方向之间的夹角为40至60度。
16.依据权利要求12所述的半导体装置的形成方法，其特征在于，该第二方向与该第三方向之间的夹角为60至80度。
17.依据权利要求12所述的半导体装置的形成方法，其特征在于，该些第一光掩模图案的该第二部分彼此平行，且该些第二光掩模图案的该第四部分彼此平行。
18.依据权利要求12所述的半导体装置的形成方法，其特征在于，各该第一光掩模图案的该第二部分横跨各该第二光掩模图案的该第四部分。
19.依据权利要求11所述的半导体装置的形成方法，其特征在于，还包含：
在该基底上形成多个位线，该些位线位于该材料层下方；以及
在该基底上形成多个插塞，该些插塞与该些位线在该基底上交替设置，且该些第一图案分别接触该些插塞。
20.依据权利要求11所述的半导体装置的形成方法，其特征在于，该基底还包含环绕该第一区域的第二区域，该第二图案与该第三图案形成在该第二区域。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110707005B (zh) 2018-08-03 2022-02-18 联华电子股份有限公司 半导体装置及其形成方法
US20220254785A1 (en) * 2019-09-27 2022-08-11 Fujian Jinhua Integrated Circuit Co., Ltd. Electrical Contact Structure
CN112670245B (zh) * 2019-10-15 2022-07-05 长鑫存储技术有限公司 半导体元件的制作方法
CN112885781B (zh) * 2019-11-29 2022-06-24 长鑫存储技术有限公司 有源区的制备方法及半导体器件
CN116133374A (zh) 2021-08-20 2023-05-16 长鑫存储技术有限公司 半导体结构及掩膜板结构

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101118862A (zh) * 2006-08-02 2008-02-06 联华电子股份有限公司 虚置图案的设置布局方法
CN101207037A (zh) * 2006-12-22 2008-06-25 海力士半导体有限公司 利用双重曝光技术在半导体器件中形成图案的方法
KR20080088951A (ko) * 2007-03-30 2008-10-06 주식회사 하이닉스반도체 반도체 소자의 트렌치 형성방법
CN101859697A (zh) * 2009-04-09 2010-10-13 旺宏电子股份有限公司 图案化的方法及集成电路结构
CN107818980A (zh) * 2016-09-12 2018-03-20 联华电子股份有限公司 有源区域结构以及其形成方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101520599A (zh) * 2008-02-26 2009-09-02 上海天马微电子有限公司 掩模及其设计方法、和使用该掩模制造阵列基板的方法
KR20160085043A (ko) * 2015-01-07 2016-07-15 에스케이하이닉스 주식회사 패턴 형성 방법
KR102504258B1 (ko) * 2016-05-04 2023-02-28 삼성전자주식회사 반도체 소자 및 이의 제조방법
CN107863377B (zh) 2016-09-22 2019-10-25 联华电子股份有限公司 半导体元件及其制造方法
KR102587891B1 (ko) * 2016-12-22 2023-10-12 삼성전자주식회사 반도체 소자

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101118862A (zh) * 2006-08-02 2008-02-06 联华电子股份有限公司 虚置图案的设置布局方法
CN101207037A (zh) * 2006-12-22 2008-06-25 海力士半导体有限公司 利用双重曝光技术在半导体器件中形成图案的方法
KR20080088951A (ko) * 2007-03-30 2008-10-06 주식회사 하이닉스반도체 반도체 소자의 트렌치 형성방법
CN101859697A (zh) * 2009-04-09 2010-10-13 旺宏电子股份有限公司 图案化的方法及集成电路结构
CN107818980A (zh) * 2016-09-12 2018-03-20 联华电子股份有限公司 有源区域结构以及其形成方法

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