CN101118862A - 虚置图案的设置布局方法 - Google Patents

虚置图案的设置布局方法 Download PDF

Info

Publication number
CN101118862A
CN101118862A CN 200610108420 CN200610108420A CN101118862A CN 101118862 A CN101118862 A CN 101118862A CN 200610108420 CN200610108420 CN 200610108420 CN 200610108420 A CN200610108420 A CN 200610108420A CN 101118862 A CN101118862 A CN 101118862A
Authority
CN
China
Prior art keywords
aluminium
dummy pattern
those
pattern
dummy
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN 200610108420
Other languages
English (en)
Other versions
CN100508150C (zh
Inventor
侯信铭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
United Microelectronics Corp
Original Assignee
United Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by United Microelectronics Corp filed Critical United Microelectronics Corp
Priority to CN 200610108420 priority Critical patent/CN100508150C/zh
Publication of CN101118862A publication Critical patent/CN101118862A/zh
Application granted granted Critical
Publication of CN100508150C publication Critical patent/CN100508150C/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

一种虚置图案的设置方法,用来增加铝垫层的图案密度。此方法例如是提供一基底,于基底上形成一层铝垫材料层,然后图案化铝垫材料层,而形成铝垫层,铝垫层由多个铝垫与多个虚置图案所组成,这些虚置图案分布于铝垫之间的空旷处。另外,铝垫层中还可以设置有绕线,则虚置图案即分布于铝垫之间、铝垫与绕线之间,或是绕线之间的空旷处。

Description

虚置图案的设置布局方法
技术领域
本发明涉及一种虚置图案的设置布局方法,且特别是涉及铝垫层中,虚置图案的设置布局方法。
背景技术
一般而言,半导体工艺可粗分为前段工艺与后段工艺,前段工艺包括基底的形成、膜层的沉积、光刻、蚀刻、离子注入、金属内连线等工艺;而后段工艺则是封装工艺。在进入后段工艺之前,会在半导体基底上形成焊垫,以作为信号接点,藉此将集成电路的电路信号传输到外界。
目前,焊垫的制作是选用铝、铜或其合金为其材料。其中,铜焊垫具有低电阻、优选的抗电致迁移能力且较能配合目前元件的高集成度等优点。然而,由于其硬度较低,在进行测试时容易被戳坏,此外,铜的活性较强,容易产生氧化、挤压(extrusion)、污染(contamination)或扩散(diffusion)等情形,而在打线(bonding)的步骤中制造问题,或是需要额外的清洗步骤。因此,业界大多还是选择铝作为焊垫的材料。
在现有技术中,铝垫的形成是先形成一层铝薄膜,再以等离子体蚀刻的方式形成多个铝垫。而铝垫占整层铝薄膜的比值约是在3%~6%之间,这也就是说,需要使用相当大量的等离子体气体,藉以移除大面积的铝薄膜。由于铝垫的图案密度低,而一般工艺中所使用的蚀刻机器大多是设计来蚀刻图案密度极高的膜层,因此,在蚀刻铝垫的过程中会出现蚀刻的工艺空间(process window)不足的问题。结果便是导致游离的等离子体气体聚集在铝垫图案附近,造成铝的腐蚀以及可靠度的问题。
尤有甚者,由于铝垫的材料往往为含微量铜的铝铜合金,当蚀刻移除的铝薄膜越多,铜金属析出的几率也会大大地提升,而使得晶片上的缺陷(defect)增多。请参照图1,其绘示了现有铝垫蚀刻完成后的晶片上视图。图1中,在等离子体蚀刻之后所形成的铝垫,其图案密度约为4.96%,而晶片100的中央与边缘则产生了相当多的点缺陷(dot defect)。
发明内容
有鉴于此,本发明的目的就是在提供一种虚置图案的设置方法,在铝垫与铝垫之间,设置虚置图案,已解决蚀刻的工艺空间不足,导致铝垫受到腐蚀的问题。
本发明的另一目的是提供一种虚置图案的设置方法,在铝垫与铝垫之间、铝垫与绕线之间,或绕线与绕线之间,设置虚置图案,以提高铝垫层中的图案密度。
本发明的再一目的是提供一种虚置图案的布局方法,提供已知的明暗比值,判断是否于铝垫层中设置虚置图案。
本发明提出的一种虚置图案的设置方法,用来增加铝垫层的图案密度,此方法例如是提供一基底,于基底上形成一层铝垫材料层,然后图案化铝垫材料层,而形成铝垫层,铝垫层由多个铝垫与多个虚置图案所组成,这些虚置图案分布于铝垫之间的空旷处。
上述虚置图案的设置方法,其中这些虚置图案均匀分布于铝垫之间,且与这些铝垫间隔适当距离。
上述虚置图案的设置方法,其中铝垫材料层的材料包括铝、铝铜合金或铝硅铜合金。
上述虚置图案的设置方法,其中基底中包括一射频元件、一电容与一电感。
上述虚置图案的设置方法,其中这些虚置图案与射频元件、电容或电感间隔适当距离。
上述虚置图案的设置方法,在铝垫与铝垫之间的空旷处,形成了虚置图案,不但可以避免蚀刻的工艺空间不足的情形,而防止铝垫层受到腐蚀,还能够降低点缺陷发生的机率。
本发明提出另一种虚置图案的设置方法,用来增加一铝垫层的图案密度,此方法包括提供一基底,于基底上形成一铝垫材料层。然后图案化铝垫材料层,而形成铝垫层,铝垫层由多个铝垫、多个绕线与多个虚置图案所组成,这些虚置图案分布于铝垫与铝垫之间、绕线与绕线之间,以及铝垫与绕线之间的空旷处。
上述虚置图案的设置方法,其中这些虚置图案均匀分布于铝垫与铝垫之间、绕线与绕线之间,以及铝垫与绕线之间的空旷处,且与这些铝垫及这些绕线间隔适当距离。
上述虚置图案的设置方法,其中铝垫材料层的材料包括铝、铝铜合金或铝硅铜合金。
上述虚置图案的设置方法,其中基底中包括一射频元件、一电容与一电感。
上述虚置图案的设置方法,其中这些虚置图案与射频元件、电容或电感间隔适当的距离。
上述虚置图案的设置方法,于铝垫与铝垫之间的空旷处、铝垫与绕线之间的空旷处或是绕线与绕线之间的空旷处设置虚置图案,能够免除蚀刻的工艺空间不足的问题,防止铝垫层受到腐蚀,且可以降低铜析出的机率,减少点缺陷的形成。
本发明提出一种虚置图案的布局方法,适用于增加一铝垫层的图案密度,铝垫层设置于一基底上,且预定设置有多个图案,使铝垫层具有一预定图案密度,此方法包括提供一已知的明暗比值,其中已知的明暗比值为铝垫层中的图案面积与整个铝垫层面积的比值;然后比较预定图案密度与此已知的明暗比值的大小,若预定图案密度大于等于此已知的明暗比值,则无须设置虚置图案;若预定图案密度小于此已知的明暗比值,则于这些图案之间的空旷处形成虚置图案。
上述虚置图案的布局方法,其中,这些虚置图案均匀分布于这些图案之间的空旷处,且与这些图案相隔适当距离。
上述虚置图案的布局方法,其中预定设置的图案包括多个铝垫。
上述虚置图案的布局方法,其中预定设置的图案还包括一绕线。
上述虚置图案的布局方法,其中的已知的明暗比值大于或等于30%。
上述虚置图案的布局方法,还包括将基底划分为多个区域,比较各区域的预定图案密度与此已知的明暗比值的大小。
上述虚置图案的布局方法,还包括以棋盘状、同心圆状或棋盘状结合同心圆状,将基底划分为多个区域。
上述虚置图案的布局方法,其中基底中包括一射频元件、一电容与一电感。
上述虚置图案的布局方法,其中这些虚置图案与射频元件、电容或电感间隔适当的距离。
上述虚置图案的布局方法,其中铝垫层的材料包括铝、铝铜合金或铝硅铜合金。
上述虚置图案的布局方法,透过已知的明暗比值,判断是否应设置虚置图案,可以更有系统地达到蚀刻的工艺空间的需求。此外,将基底划分为多个区域,判定各区域将有利于提高各区域所需设置的虚置图案数目的多寡,可以更进一步提高基底上图案的均匀度(uniformity),增进元件的整体效能。
为让本发明的上述和其它目的、特征和优点能更明显易懂,下文特举优选实施例,并配合附图,作详细说明如下。
附图说明
图1是绘示现有铝垫蚀刻完成后的晶片上视图。
图2A是本发明一实施例的一种设置有虚置图案的铝垫层的制造流程剖面图。
图2B是绘示本发明一实施例的一种设置有虚置图案的铝垫层的上视图。
图3是绘示本发明另一实施例的一种设置有虚置图案的铝垫层的上视图。
图4A是绘示本发明一实施例的一种虚置图案的布局方法。
图4B是绘示本发明另一实施例的一种虚置图案的布局方法。
图4C是绘示本发明又一实施例的一种虚置图案的布局方法。
简单符号说明
100:晶片
200、300:基底
210:铝垫材料层
220:光致抗蚀剂层
223:铝垫光致抗蚀剂层
225:虚置图案光致抗蚀剂层
230、310:铝垫层
233、313、405:铝垫
235、317:虚置图案
315:绕线
400:晶方
411、412、413、414、415、416、417、418、419、431a、431b、431c、431d、432a、432b、432c、432d、433a、433b、433c、433d、434a、434b、434c、434d:区域
405:预定形成的铝垫
421:中央圆形区
422、423、424:环状区域
具体实施方式
图2A是本发明一实施例的一种设置有虚置图案的铝垫层的制造流程剖面图。图2B是绘示本发明一实施例的一种设置有虚置图案的铝垫层的上视图。
请参照图2A,本发明的虚置图案的设置方法,用来增加铝垫层的图案密度。此方法例如是先提供基底200,基底200中例如是已形成有其它元件(未绘示),如MOS、存储器、电阻、电容、金属内连线等。这些元件上方例如是设置有一层介电材料以作为保护层(未绘示),保护层之中例如是设置有一层金属内连线,而得以与后续形成的铝垫层电连接。
接着,在基底200上形成一层铝垫材料层210。铝垫材料层210的材料例如是纯铝或含有微量铜的铝铜合金,或是铝硅铜合金等含铝金属。
之后,图案化铝垫材料层210,而形成铝垫层230。图案化的方法例如是先形成光致抗蚀剂层220,再以此光致抗蚀剂层220为掩模,移除部分铝垫材料层210,之后移除光致抗蚀剂层220而完成之。
其中,光致抗蚀剂层220的形成方法例如是以旋转涂布(spin coating)的方式于铝垫材料层210上形成一层光致抗蚀剂材料层(未绘示),然后利用经过设计的光掩模进行曝光,以及图案的显影而形成光致抗蚀剂层220。
光致抗蚀剂层220例如是由铝垫光致抗蚀剂层223以及虚置图案光致抗蚀剂层225所组成的,虚置图案光致抗蚀剂层225例如是设置于铝垫光致抗蚀剂层223之间。
接着,请参照图2A与图2B,以此光致抗蚀剂层220为掩模,移除部分铝垫材料层210,进而形成具有铝垫233与虚置图案235的铝垫层230。移除部分铝垫材料层210的方法例如是进行等离子体蚀刻如反应性离子蚀刻。
基底200(铝垫层230前层)中可以形成有多种元件,若是虚置图案235与射频(RF)元件、电容、电感等元件的距离过近,将会造成金属屏蔽效应。因此,基底200中若设置有射频(RF)元件、电容或电感,则虚置图案235的设置,应与这些元件保持适当距离,以避免产生金属屏蔽效应。
另外,值得一提的是,图2B中,虚置图案的上视剖面为矩形,然而,虚置图案的上视剖面形状也可以是其它几何图形,如三角形、四边形、圆形等,其中优选者例如为圆形。
上述虚置图案的设置方法,由于在铝垫233之间的空旷处,形成了虚置图案235,如此一来,不但可以避免蚀刻的工艺空间不足的情形,而防止铝垫层受到腐蚀,还能够降低点缺陷发生的机率。
在另一实施例中,铝垫层除了设置有铝垫之外,还可能会有绕线(routing),以下即说明虚置图案在此种铝垫层中的设置方法。图3是绘示本发明另一实施例的一种设置有虚置图案的铝垫层的上视图。
请参照图3,本发明例如是先提供基底300,基底300中例如是已形成有其它元件(未绘示),如MOS、存储器、电阻、电容、金属内连线等。这些元件上方例如是设置有一层介电材料以作为保护层(未绘示),保护层之中例如是设置有一层金属内连线,而得以与后续形成的铝垫层电连接。
接着,在基底300上形成一层铝垫材料层(未绘示)。铝垫材料层的材料例如是纯铝或含有微量铜的铝铜合金,或是铝硅铜合金等含铝金属。
之后,图案化铝垫材料层,而形成铝垫层310。图案化铝垫材料层的方法例如是先以旋转涂布(spin coating)方式于铝垫材料层上形成一层光致抗蚀剂材料层(未绘示),然后利用经过设计的光掩模进行曝光,以及图案的显影而形成光致抗蚀剂层(未绘示)。继而,利用光致抗蚀剂层为掩模,形成具有铝垫313、绕线315与虚置图案317的铝垫层310。
其中,虚置图案317例如是设置于铝垫313与铝垫313之间的空旷处、铝垫313与绕线315之间的空旷处或是绕线315与绕线315之间的空旷处。虚置图案317的设置可以免除蚀刻工艺空间不足的问题,防止铝垫层受到腐蚀,且可以降低铜析出的机率,减少点缺陷的形成。
图3的虚置图案317的上视剖面为矩形,惟虚置图案317的上视剖面形状也可以是其它几何图形,如三角形、四边形、圆形等,并非以矩形为限,其中优选的图形例如为圆形。
特别注意的是,为了避免造成电容效应,虚置图案317与绕线315之间,应保持适当的距离。再者,与上一实施例相同的是,由于基底300(铝垫层310前层)中包括了各种元件,若是虚置图案317与射频(RF)元件、电容或电感等元件的距离过近,将会导致金属屏蔽效应。因此,基底300中若设置有射频(RF)元件、电容或电感,则虚置图案317的设置,应与之保持适当距离,以避免产生金属屏蔽效应。
以下进一步说明虚置图案设置布局的方式。图4A是绘示本发明一实施例的一种虚置图案的布局方法。图4B是绘示本发明另一实施例的一种虚置图案的布局方法。图4C是绘示本发明又一实施例的一种虚置图案的布局方法。
本发明提出一种虚置图案的布局方法,用来增加铝垫层的图案密度。铝垫层设置于基底上,且预定设置有多个图案(如铝垫,或是铝垫加上绕线),使铝垫层具有一预定图案密度。
此虚置图案的布局方法例如是提供一已知的明暗比值,此明暗比值可以是依照元件的设计以及蚀刻的工艺空间而计算出来的比值,此已知的明暗比值为铝垫层中的图案面积与整个铝垫层面积(即上述的整个铝垫材料层面积)的比值,此比值会因为蚀刻条件不同而有异。在一实施例中,已知的明暗比值例如是大于或等于30%。
若是铝垫层的预定图案密度,大于或等于此已知的明暗比值,则铝垫层中就不需要设置虚置图案。若铝垫层的预定图案密度,小于此已知的明暗比值,则铝垫层中便需要设置虚置图案。
在一实施例中,其例如是比较一整个晶方上,铝垫层的预定图案密度与此已知的明暗比值的大小。以明暗比值30%为例,在一整个晶方上,铝垫层的预定图案密度若小于30%,那么,在整个晶方上铝垫与铝垫之间、铝垫与绕线之间、绕线与绕线之间的空旷处,便需要形成多个虚置图案,以避免因需要蚀刻移除的区域过大,而导致蚀刻的工艺空间不足,造成铝腐蚀的问题。至于虚置图案的设置方法,请参照上述二实施例,于此不再赘述。
虚置图案的设置与否,除了如上一实施例中所述,可以从一整个晶方的角度来观察以外,更可以将一个晶方划分成多个区域来考虑各个区域的图案密度,以决定是否设置虚置图案。在下面的叙述中,将有更详细的说明。
请参照图4A,在一实施例中,其例如是将一个晶方400划分成棋盘状的多个区域411、412、413、414、415、416、417、418、419。此时,应以铝垫层于区域411~419中的各个区域,预定形成的铝垫405图案密度与已知的明暗比值作比较,若任一区域的预定图案密度小于此明暗比值,则于此区域中,便需要设置虚置图案。图4A是将晶方划分成9格为例作说明,当然,晶方400也可以是依棋盘状划分成4格、16格或其它数目的方格。
除了以棋盘状的方式来划分多个区域,还可以是以同心圆的方式将晶方划分成多个区域。
请参照图4B,在一实施例中,其例如是由内而外将一个晶方400划分成同心圆中央圆形区421以及多个环状区域422、423、424。在本实施例中,应以铝垫层于各区域(中央圆形区421与环状区域422、423、424)中,预定形成的铝垫405图案密度与已知的明暗比值作比较,若任一区域的预定图案密度小于此明暗比值,则于此区域中,便需要设置虚置图案。当然,以同心圆方式将晶方划分成多个区域,并不以图4B所示的4个区域为限,也可以划分成多个区域,其端视设计上的需求而定。
上述实施例分别是以棋盘状与同心圆状将晶方划分为多个区域,当然,也可以是将两种图形结合,将晶方区分为如图4C所示的多个区域。
请参照图4C,本实施例结合棋盘状与同心圆状的划分方式,将晶方400分为431a、431b、431c、431d、432a、432b、432c、432d、433a、433b、433c、433d、434a、434b、434c、434d共16个区域。同样地,若其中任一区域预定设置的铝垫405图案密度小于已知的明暗比值,则应于此区域中,设置虚置图案。当然,区域的划分并非以16个区域为限,所划分的区域个数可视需要而定。
上述实施例中,图4A、图4B与图4C虽然是以具有预定形成的铝垫405的铝垫层为例作说明,然而,依照元件设计的不同,铝垫层中还可以另外设置有绕线。在具有绕线与铝垫的铝垫层中,其预定图案密度,应以所有预定形成的铝垫与绕线来计算,比较此预定图案密度与已知的明暗比值。至于其余比较预定图案密度与明暗比值的方法,以及将晶方区分为多个区域的方法已说明如上,于此不赘述。
上述实施例中,虽然是以棋盘状、同心圆状以及两者的组合的方式,将晶方划分成多个区域。然而,区域的划分方式并不限于棋盘状或同心圆状,也可以是长条状、菱形区块等等多种形式。再者,铝垫层的预定图案密度还可以是从一整个晶片的角度来看,而以棋盘状、同心圆状等方式将晶片划分为多个区域。
以上这些区域的划分,可以判别虚置图案于各区域所需设置的数目多寡,进一步提高各晶方或晶片上图案的均匀度(uniformity)。如此一来,将可以避免铝垫层在某些区域因图案过于稀松而导致蚀刻的工艺空间不足的问题,而能避免铝垫层受到腐蚀。
综上所述,本发明提出的虚置图案设置、布局的方法,在铝垫层中的空旷处(例如是铝垫与铝垫之间、绕线与绕线之间或铝垫与绕线之间)形成虚置图案,可以避免因蚀刻的工艺空间不足,导致铝垫受到腐蚀的问题,进而提高元件的可靠度。
此外,由于在铝垫层中设置有虚置图案,因此,需要移除的铝薄膜减少,可以降低铜金属析出的机率,减少点缺陷的发生。
再者,本发明将芯片或晶片划分成各个区域,计算各区域的图案密度,以决定虚置图案设置数目的多寡。此种虚置图案的布局方式,可以更进一步提高铝垫层整体的均匀度,而增进元件的效能,且对于蚀刻空间也可获致优选的调节。
虽然本发明以优选实施例揭露如上,然而其并非用以限定本发明,本领域的技术人员在不脱离本发明的精神和范围内,可作些许的更动与润饰,因此本发明的保护范围应当以后附的权利要求所界定者为准。

Claims (20)

1.一种虚置图案的设置方法,用来增加铝垫层的图案密度,该方法包括:
提供基底;
于该基底上形成铝垫材料层;以及
图案化该铝垫材料层,而形成该铝垫层,该铝垫层由多个铝垫与多个虚置图案所组成,该些虚置图案分布于该些铝垫之间的空旷处。
2.如权利要求1所述的虚置图案的设置方法,其中该些虚置图案均匀分布于该些铝垫之间,且与该些铝垫间隔适当距离。
3.如权利要求1所述的虚置图案的设置方法,其中该铝垫材料层的材料包括铝、铝铜合金或铝硅铜合金。
4.如权利要求1所述的虚置图案的设置方法,其中该基底中包括射频元件、电容与电感。
5.如权利要求4所述的虚置图案的设置方法,其中该些虚置图案与该射频元件、该电容或该电感间隔适当距离。
6.一种虚置图案的设置方法,用来增加铝垫层的图案密度,该方法包括:
提供基底;
于该基底上形成铝垫材料层;以及
图案化该铝垫材料层,而形成该铝垫层,该铝垫层由多个铝垫、至少一绕线与多个虚置图案所组成,该些虚置图案分布于该些铝垫与该些铝垫之间、该绕线之间,以及该些铝垫与该绕线之间的空旷处。
7.如权利要求6所述的虚置图案的设置方法,其中该些虚置图案均匀分布于该些铝垫与该些铝垫之间、该绕线之间,以及该些铝垫与该绕线之间的空旷处,且与该些铝垫及该绕线间隔适当距离。
8.如权利要求6所述的虚置图案的设置方法,其中该铝垫材料层的材料包括铝、铝铜合金或铝硅铜合金。
9.如权利要求6所述的虚置图案的设置方法,其中该基底中包括射频元件、电容与电感。
10.如权利要求9所述的虚置图案的设置方法,其中该些虚置图案与该射频元件、该电容或该电感间隔适当距离。
11.一种虚置图案的布局方法,适用于增加铝垫层的图案密度,该铝垫层设置于基底上,且预定设置有多个图案,使该铝垫层具有预定图案密度,该方法包括:
提供已知的明暗比值,其中该已知的明暗比值为该铝垫层中的图案面积与整个该铝垫层面积的比值;以及
比较该预定图案密度与该已知的明暗比值的大小,其中,
若该预定图案密度大于等于该已知的明暗比值,则无须设置该些虚置图案;
若该预定图案密度小于该已知的明暗比值,则于该些图案之间的空旷处形成该些虚置图案。
12.如权利要求11所述的虚置图案的布局方法,其中,该些虚置图案均匀分布于该些图案之间的空旷处,且与该些图案相隔适当距离。
13.如权利要求11所述的虚置图案的布局方法,其中该些图案包括多个铝垫。
14.如权利要求13所述的虚置图案的布局方法,其中该些图案还包括绕线。
15.如权利要求11所述的虚置图案的布局方法,其中该已知的明暗比值大于等于30%。
16.如权利要求11所述的虚置图案的布局方法,还包括将该基底划分为多个区域,比较各该区域的预定图案密度与该已知的明暗比值的大小。
17.如权利要求16所述的虚置图案的布局方法,还包括以棋盘状、同心圆状或棋盘状结合同心圆状,将该基底划分为多个区域。
18.如权利要求11所述的虚置图案的布局方法,其中该基底中包括射频元件、电容与电感。
19.如权利要求18所述的虚置图案的布局方法,其中该些虚置图案与该射频元件、该电容或该电感间隔适当的距离。
20.如权利要求11所述的虚置图案的布局方法,其中该铝垫层的材料包括铝、铝铜合金或铝硅铜合金。
CN 200610108420 2006-08-02 2006-08-02 虚置图案的设置布局方法 Active CN100508150C (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN 200610108420 CN100508150C (zh) 2006-08-02 2006-08-02 虚置图案的设置布局方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN 200610108420 CN100508150C (zh) 2006-08-02 2006-08-02 虚置图案的设置布局方法

Publications (2)

Publication Number Publication Date
CN101118862A true CN101118862A (zh) 2008-02-06
CN100508150C CN100508150C (zh) 2009-07-01

Family

ID=39054892

Family Applications (1)

Application Number Title Priority Date Filing Date
CN 200610108420 Active CN100508150C (zh) 2006-08-02 2006-08-02 虚置图案的设置布局方法

Country Status (1)

Country Link
CN (1) CN100508150C (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110534525A (zh) * 2018-05-24 2019-12-03 联华电子股份有限公司 半导体装置及其形成方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110534525A (zh) * 2018-05-24 2019-12-03 联华电子股份有限公司 半导体装置及其形成方法
CN110534525B (zh) * 2018-05-24 2022-04-19 联华电子股份有限公司 半导体装置及其形成方法

Also Published As

Publication number Publication date
CN100508150C (zh) 2009-07-01

Similar Documents

Publication Publication Date Title
Tolpygo et al. Advanced fabrication processes for superconductor electronics: Current status and new developments
US9059174B2 (en) Method to reduce metal fuse thickness without extra mask
US7952167B2 (en) Scribe line layout design
US5854125A (en) Dummy fill patterns to improve interconnect planarity
JP3249317B2 (ja) パターン作成方法
JP3556647B2 (ja) 半導体素子の製造方法
US10325846B2 (en) Fuse structure and method of manufacturing the same
CN100508150C (zh) 虚置图案的设置布局方法
US7659195B2 (en) Method for forming metal line of semiconductor device
JP2000252281A (ja) 半導体装置の製造方法及び露光用マスク
US20080124910A1 (en) Method of disposing and arranging dummy patterns
US8487404B2 (en) Fuse patterns and method of manufacturing the same
CN102779835B (zh) 形成凸出结构的方法
CN101308829B (zh) 半导体器件和用于制造boac/coa的方法
KR100871389B1 (ko) 반도체 소자의 퓨즈 및 그의 형성방법
CN100437935C (zh) 芯片型低介电常数介电层和平面电感元件的制作方法
CN109830459B (zh) 一种熔丝结构的形成方法
KR100998947B1 (ko) 퓨즈 및 패드를 구비하는 반도체 소자의 제조 방법
CN103515301A (zh) 沟槽的形成方法
KR100557958B1 (ko) 반도체 장치의 퓨즈 박스 형성 방법
TWI300586B (en) Method of disposing and arranging dummy patterns
KR100967020B1 (ko) 반도체 소자 및 그 형성 방법
TW529147B (en) Structure of metal fuse of semiconductor device
KR100632623B1 (ko) 반도체 소자의 금속배선 형성 방법
KR0141176B1 (ko) 웨이퍼의 엣지 처리방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant